本申請要求于2015年6月16日在韓國知識產(chǎn)權局提交的韓國專利申請No.10-2015-0085210的優(yōu)先權，其全部公開內(nèi)容通過引用合并于此。

技術領域

本發(fā)明構思的各示例實施例涉及半導體器件和/或其制造方法，并且具體涉及具有場效應晶體管的半導體器件和/或其制造方法。

背景技術：

由于小尺寸以及多功能和/或低成本的特性，半導體器件廣泛用作電子工業(yè)中的重要元件。半導體器件可分類為用于存儲數(shù)據(jù)的存儲器器件、用于處理數(shù)據(jù)的邏輯器件以及包括存儲器元件和邏輯元件兩者的混合器件中的至少一種。在某些情況下，為了使電子器件具有快速和/或低功耗，增加了半導體器件的復雜程度和/或集成密度，以提供具有高可靠性、高性能和/或多功能的半導體器件。

技術實現(xiàn)要素：

本發(fā)明構思的各示例實施例提供一種半導體器件，其中提供了具有改進的電學特性的場效應晶體管。

本發(fā)明構思的一些示例實施例提供一種制造半導體器件的方法，其中提供了具有改進的電學性能的場效應晶體管。

根據(jù)本發(fā)明構思的一些示例實施例，一種半導體器件可包括：包括有源圖案的襯底；以及穿過所述有源圖案的柵極結構。所述柵極結構可以包括：柵電極；所述柵電極上的蓋圖案；與所述柵電極的相對的側壁平行地延伸的間隔件；以及所述蓋圖案與所述間隔件之間的 低k介電層。所述蓋圖案可以具有第一介電常數(shù)，所述低k介電層可以具有第二介電常數(shù)。每個低k介電層的底表面可以位于高于所述柵電極的底表面的水平高度處，并且所述第二介電常數(shù)可以大于或等于1并且可以小于所述第一介電常數(shù)。

在一些示例實施例中，所述半導體器件還可以包括覆蓋所述柵極結構的層間絕緣層。每個低k介電層可以被所述層間絕緣層、所述間隔件中的分離的間隔件、所述蓋圖案以及所述柵電極包圍。

在一些示例實施例中，每個低k介電層可以與所述蓋圖案和所述間隔件中的分離的間隔件直接接觸。

在一些示例實施例中，所述蓋圖案、所述間隔件和所述低k介電層可以具有共面的頂表面。

在一些示例實施例中，所述柵極結構還可以包括所述襯底與所述柵電極之間的柵極介電圖案，所述柵極介電圖案可以包括在垂直于所述襯底的頂表面的方向上延伸的第一延伸部分，并且所述柵電極可以覆蓋所述第一延伸部分的頂表面。

在一些示例實施例中，所述柵極結構還可以包括所述襯底與所述柵電極之間的勢壘圖案，所述勢壘圖案可以包括在垂直于所述襯底的頂表面的方向上延伸的第二延伸部分，并且所述柵電極可以覆蓋所述第二延伸部分的頂表面。

在一些示例實施例中，所述勢壘圖案可以包括順序地堆疊在所述襯底上的第一勢壘層和第二勢壘層，并且所述第一勢壘層和所述第二勢壘層可以包括不同的材料。

在一些示例實施例中，所述柵電極的上部的寬度可以大于所述柵電極的下部的寬度。

在一些示例實施例中，所述柵電極可以包括第一功函數(shù)金屬圖案以及所述第一功函數(shù)金屬圖案的上部上的電極圖案，并且所述電極圖案的寬度可以小于所述第一功函數(shù)金屬圖案的所述上部的寬度。

在一些示例實施例中，所述低k介電層可以覆蓋所述電極圖案的相對的側壁以及所述第一功函數(shù)金屬圖案的頂表面的一部分。

在一些示例實施例中，所述電極圖案的寬度可以實質(zhì)上等于所 述蓋圖案的寬度。

在一些示例實施例中，所述柵電極可以包括第一功函數(shù)金屬圖案以及所述第一功函數(shù)金屬圖案上的電極圖案，并且所述電極圖案的寬度可以大于所述蓋圖案的寬度。

在一些示例實施例中，所述電極圖案的頂表面可以位于高于所述蓋圖案的底表面的水平高度處。

在一些示例實施例中，所述柵電極可以包括第一功函數(shù)金屬圖案、第二功函數(shù)金屬圖案以及所述第一功函數(shù)金屬圖案和所述第二功函數(shù)金屬圖案上的電極圖案，并且所述第一功函數(shù)金屬圖案的頂表面可以與所述第二功函數(shù)金屬圖案的頂表面共面。

在一些示例實施例中，所述第一功函數(shù)金屬圖案可以具有第一電阻，所述第二功函數(shù)金屬圖案可以具有第二電阻，所述電極圖案可以具有第三電阻。所述第二電阻可以小于所述第一電阻并且大于所述第三電阻。

在一些示例實施例中，所述低k介電層可以包括氣態(tài)材料和氧化硅材料中的至少一種。

在一些示例實施例中，所述半導體器件還可以包括設置在所述襯底中的器件隔離層以限定所述有源圖案。所述有源圖案可以包括在所述器件隔離層之間突出的上部。

根據(jù)本發(fā)明構思的一些示例實施例，一種半導體器件可以包括：包括有源圖案的襯底；以及穿過所述有源圖案的柵極結構。所述柵極結構可以包括：柵電極；所述柵電極上的蓋圖案；以及覆蓋所述蓋圖案的兩個側壁的低k介電層。所述蓋圖案的寬度可以小于所述柵電極的寬度，并且所述低k介電層的介電常數(shù)可以在1至4的范圍內(nèi)。所述柵電極的寬度可以是所述柵電極的第一寬度，所述蓋圖案的寬度可以是所述蓋圖案的第二寬度。所述柵電極的第一寬度可以是所述柵電極的最大寬度。

在一些示例實施例中，所述柵電極可以包括功函數(shù)金屬圖案以及所述功函數(shù)金屬圖案上的電極圖案，并且所述功函數(shù)金屬圖案的上部的寬度可以大于所述功函數(shù)金屬圖案的下部的寬度。

在一些示例實施例中，所述低k介電層可以覆蓋所述電極圖案的兩個側壁。

在一些示例實施例中，所述電極圖案的頂表面可以位于高于所述蓋圖案的底表面的水平高度處。

根據(jù)本發(fā)明構思的一些示例實施例，一種半導體器件可以包括：襯底；所述襯底中的器件隔離層以限定有源圖案；以及穿過所述有源圖案的柵極結構。所述柵極結構可以包括：柵電極以及所述襯底與所述柵電極之間的柵極介電圖案。所述柵極介電圖案可以包括在垂直于所述襯底的頂面的方向上延伸的第一延伸部分，并且所述柵電極可以覆蓋所述第一延伸部分的頂表面。

在一些示例實施例中，所述柵極結構還可以包括所述柵極介電圖案與所述柵電極之間的勢壘圖案。所述勢壘圖案可以包括在垂直于所述襯底的頂表面的方向上延伸的第二延伸部分，并且所述柵極結構可以設置為覆蓋所述第二延伸部分的頂表面。

根據(jù)本發(fā)明構思的一些示例實施例，一種制造半導體器件的方法可以包括步驟：在襯底中形成器件隔離層以限定有源圖案；形成穿過所述有源圖案的犧牲柵極圖案以及覆蓋所述犧牲柵極圖案的相對的側壁的一組間隔件；去除所述犧牲柵極圖案以形成由所述間隔件限定的柵極溝槽；形成順序地填充所述柵極溝槽的柵電極和蓋圖案；以及使用所述蓋圖案作為刻蝕掩模使所述柵電極的上部凹進以形成暴露所述蓋圖案的相對的側壁的一組凹進區(qū)。

在一些示例實施例中，所述蓋圖案可以具有第一介電常數(shù)，所述凹進區(qū)可以分別填充有具有第二介電常數(shù)的低k介電層。所述第二介電常數(shù)可以大于或等于1并且可以小于所述第一介電常數(shù)。

在一些示例實施例中，所述低k介電層可以包括氣態(tài)材料。

在一些示例實施例中，所述方法還可以包括步驟：形成覆蓋所述蓋圖案的層間絕緣層。所述層間絕緣層可以包括氧化硅。所述層間絕緣層可以至少部分地填充所述凹進區(qū)，使得所述低k介電層包括氧化硅。

在一些示例實施例中，在形成所述柵電極之前，所述方法還可 以包括步驟：形成柵極介電層以部分地填充所述柵極溝槽，所述柵極介電層的一部分覆蓋所述間隔件；以及部分地去除覆蓋所述間隔件的所述柵極介電層以形成柵極介電圖案。

在一些示例實施例中，形成所述柵電極的步驟可以包括：形成功函數(shù)金屬層；使所述功函數(shù)金屬層的上部凹進以形成功函數(shù)金屬圖案；以及形成覆蓋所述功函數(shù)金屬圖案的頂表面的電極圖案。

在一些示例實施例中，一種半導體器件包括：包括有源圖案的襯底；以及穿過所述有源圖案的柵極結構。所述柵極結構可以包括：柵電極；所述柵電極上的蓋圖案，所述蓋圖案具有第一介電常數(shù)；以及低k介電層，其至少部分地覆蓋所述蓋圖案的側壁，所述低k介電層具有第二介電常數(shù)，所述第二介電常數(shù)小于所述第一介電常數(shù)。

在一些示例實施例中，所述柵電極包括延伸部分，所述延伸部分覆蓋所述蓋圖案的側壁的下部。

在一些示例實施例中，所述低k介電層包括第一部分和第二部分，所述第一部分和所述第二部分包括不同的材料。

在一些示例實施例中，所述第一部分覆蓋所述側壁的上部，所述第二部分覆蓋所述側壁的下部。

在一些示例實施例中，所述半導體器件還包括覆蓋所述柵極結構的層間絕緣層，其中所述低k介電層的所述第一部分為所述層間絕緣層的延伸部分。

附圖說明

通過下面結合附圖的簡要描述將更加清楚地理解各示例實施例。附圖表示本文描述的非限制性示例實施例。

圖1為示意性地示出根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的平面圖。

圖2為示出根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的一部分的平面圖。

圖3A為沿著圖2的線I-I'和II-II'截取的截面圖。

圖3B為沿著圖2的線III-III'截取的截面圖。

圖4A、圖4B、圖4C和圖4D為示出根據(jù)本發(fā)明構思的一些示例實施例的(例如，圖3B的部分M的)柵極結構的放大截面圖。

圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A和圖14B為示出根據(jù)本發(fā)明構思的一些示例實施例的制造半導體器件的方法的截面圖。

圖15為示出包括根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的電子系統(tǒng)的示例的框圖。

圖16為示出包括根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的電子裝置的示例的框圖。

圖17為示出根據(jù)本發(fā)明構思的一些示例實施例的SRAM單元的等效電路圖。

圖18、圖19和圖20為示出包括根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的多媒體裝置的一些示例的示圖。

應當注意，這些附圖旨在說明在一些示例實施例中利用的方法、結構和/或材料的一般特性，并且旨在補充下面提供的書面描述。但這些附圖未按照比例繪制并且不能精確反映任何給定實施例的精確的結構或性能特性，并且不應解釋為限定或限制各示例實施例所涵蓋的值或?qū)傩缘姆秶?。例如，為清楚起見，可以縮小或放大分子、層、區(qū)域和/或結構元件的相對厚度和位置。附圖中使用相似或相同的附圖標記旨在表示存在相似或相同的元件或特征。

具體實施方式

現(xiàn)在將參照示出一些示例實施例的附圖來更完整地描述本發(fā)明構思的一些示例實施例。然而本發(fā)明構思的一些示例實施例可以以很多不同形式實施并且不應理解為限于本文闡述的各實施例；相反，提供這些實施例是為了使本公開是徹底和完整的，并且將向本領域普通技術人員充分傳達各示例實施例的構思。在附圖中，為清楚起見會放大層和區(qū)的厚度。附圖中相同的附圖標記表示相同的元件，并因此省略對其的描述。

應當理解，雖然本文可以使用術語“第一”、“第二”等來描述各種元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應受到這些術語的限制。這些術語僅用于區(qū)分一個元件、組件、區(qū)域、層或部分與另一個元件、組件、區(qū)域、層或部分。因此，下面討論的第一元件、第一組件、第一區(qū)域、第一層或第一部分可以被稱作第二元件、第二組件、第二區(qū)域、第二層或第二部分，而不脫離各示例實施例的教導。

為便于描述，本文可以使用諸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等空間相關術語來描述如圖所示的一個元件或特征與另一個(一些)元件或特征的關系。應當理解，這些空間相關術語旨在涵蓋使用中或操作中的器件除圖中示出的指向以外的不同指向。例如，如果圖中的器件被翻轉(zhuǎn)，則描述為“在”其他元件或特征“之下”或“下方”的元件會指向為“在”其他元件或特征“之上”。因此，示例性術語“在……之下”可以涵蓋“在……之上”和“在……之下”兩種指向。器件可以另外指向(旋轉(zhuǎn)90度或其他指向)并且相應地解釋本文使用的空間相關描述。

本文使用的術語僅僅是為了描述具體實施例的目的，并且并不旨在限制各示例實施例。如本文使用的那樣，單數(shù)形式“一個”、“一”和“該”旨在同樣包括復數(shù)形式，除非上下文另外明確表示。還應當理解，若本文使用術語“包括”、“包括……的”、“包含”和/或“包含……的”，則表示所述特征、整體、步驟、操作、元件和/或組件的存在，但并不排除存在或增加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。

本文參照作為各示例實施例的理想實施例(以及中間結構)的示意性示圖的截面圖來描述本發(fā)明構思的各示例實施例。因此，例如由制造技術和/或公差造成的示圖的形狀的各種變化是可以預期的。因此，本發(fā)明構思的各示例實施例不應理解為限于本文示出的區(qū)域的具體形狀，而是包括例如由制造造成的形狀的偏差。例如，示出為矩形的注入?yún)^(qū)可以具有圓形或曲線特征并且/或者在其邊緣處存在注入濃度的梯度，而非從注入?yún)^(qū)到非注入?yún)^(qū)的二元變化。同樣，通過注入 形成的掩埋區(qū)可以導致掩埋區(qū)與通過其發(fā)生注入的表面之間的區(qū)域中的一些注入。因此，圖中示出的區(qū)域在本質(zhì)上是示意性的，并且其形狀不旨在示出器件的區(qū)域的實際形狀，也不旨在限制各示例實施例的范圍。

除非另外定義，本文使用的所有術語(包括技術術語和科學術語)具有與本發(fā)明構思的各示例實施例所屬領域的技術人員所通常理解的含義相同的含義。還應當理解，諸如在常用詞典中定義的那些術語應解釋為具有與它們在相關技術背景下的含義一致的含義，并且不應在理想化或過于正式的意義上進行解釋，除非本文明確這樣定義。

圖1為示意性地示出根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的平面圖。

參照圖1，根據(jù)本發(fā)明構思的一些示例實施例的半導體器件可以包括設置在襯底100上的多個邏輯單元C1、C2、C3和C4。邏輯單元C1、C2、C3和C4中的每一個可以包括多個晶體管。作為示例，半導體器件可以包括第一邏輯單元C1、在第一方向D1上與第一邏輯單元C1分隔開的第二邏輯單元C2、在與第一方向D1交叉的第二方向D2上與第一邏輯單元C1分隔開的第三邏輯單元C3以及在第二方向D2上與第二邏輯單元C2分隔開的第四邏輯單元C4。邏輯單元C1、C2、C3和C4中的每一個可以包括由器件隔離層104彼此分隔開的多個有源區(qū)。邏輯單元C1、C2、C3和C4中的每一個可以包括由器件隔離層104彼此分隔開的PMOSFET區(qū)PR和NMOSFET區(qū)NR。

作為示例，PMOSFET區(qū)PR和NMOSFET區(qū)NR可以在第一方向D1上彼此分隔開。第一邏輯單元C1的PMOSFET區(qū)PR可以布置為在第一方向D1上與第二邏輯單元C2的PMOSFET區(qū)PR鄰近。在下面的描述中，術語“邏輯單元”可以指配置為執(zhí)行單次邏輯操作的單元電路。此外，邏輯單元的數(shù)量可以不同于附圖中示出的數(shù)量。

圖2為示出根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的一部分的平面圖。例如，圖2為示出圖1的第一邏輯單元C1的平面圖。在下文中，本發(fā)明構思的各種示例實施例將參照圖1的第一邏輯單元C1來描述，但是某些邏輯單元可以具有與第一邏輯單元C1基本 上相同或相似的結構。圖3A為沿著圖2的線I-I'和II-II'截取的截面圖。圖3B為沿著圖2的線III-III'截取的截面圖。

參照圖2、圖3A和圖3B，器件隔離層104可以設置在襯底100中，以限定PMOSFET區(qū)PR和NMOSFET區(qū)NR。器件隔離層104可以形成在襯底100的頂部中。在一些示例實施例中，器件隔離層104可以包括絕緣材料，例如氧化硅。

PMOSFET區(qū)PR和NMOSFET區(qū)NR可以通過插入在其間的器件隔離層104而在平行于襯底100的頂表面的第一方向D1上彼此分隔開。雖然PMOSFET區(qū)PR和NMOSFET區(qū)NR中的每一個示出為單個區(qū)域，但是其可以包括由器件隔離層104彼此分隔開的多個區(qū)域.

多個有源圖案AP可以設置在PMOSFET區(qū)PR和NMOSFET區(qū)NR上，以在與第一方向D1交叉的第二方向D2上延伸?？梢匝刂谝环较駾1排列有源圖案AP。有源圖案AP可以具有第一導電類型。器件隔離層104可以設置在每個有源圖案AP的兩側，以限定有源圖案AP。雖然將設置在PMOSFET區(qū)PR和NMOSFET區(qū)NR中每一個上的有源圖案AP的數(shù)量示出為三個，但是本發(fā)明構思的各示例實施例不限于此。

每個有源圖案AP可以包括在器件隔離層104之間突出的有源鰭AF。例如，每個有源鰭AF可以具有在垂直于襯底的頂表面的第三方向D3上從有源圖案AP突出的結構。每個有源鰭AF可以包括源極/漏極SD和介于源極/漏極SD之間的溝道區(qū)CHR。

在一些示例實施例中，柵極結構GS可以設置在襯底100上以與有源圖案AP交叉。在平面圖中觀看時，柵極結構GS可以分別與有源鰭AF的溝道區(qū)CHR重疊。換言之，柵極結構GS可以設置為與有源鰭AF交叉并與第一方向D1平行地延伸，并且可以是線形結構。每個柵極結構GS可以包括柵極間隔件125、柵極介電圖案131、勢壘圖案133、柵電極135、蓋圖案145以及位于蓋圖案145與分離的柵極間隔件125之間的一個或多個低k介電層143。將在下面更詳細地描述柵極結構GS。

源極/漏極SD可以設置在有源鰭AF上或有源鰭AF中并且設置在每個柵極結構GS的兩側。源極/漏極SD可以是從有源圖案AP中外 延地生長的外延圖案。在一些示例實施例中，在垂直截面圖中觀看時，溝道區(qū)CHR的頂表面可以位于高于源極/漏極SD的底表面的水平高度處。在一些示例實施例中，源極/漏極SD的頂表面可以位于與溝道區(qū)CHR的頂表面相同或者高于溝道區(qū)CHR的頂表面的水平高度處。

源極/漏極SD可以包括與襯底100的半導體元素不同的半導體元素。例如，源極/漏極SD可以由具有不同于(例如，大于或小于)襯底100的晶格常數(shù)的半導體材料形成或包括具有不同于(例如，大于或小于)襯底100的晶格常數(shù)的半導體材料。因此，壓應力或拉應力可以施加到溝道區(qū)CHR。在一些示例實施例中，襯底100為硅晶片并且源極/漏極SD可以由硅鍺(例如，e-SiGe)層或鍺層形成或者包括硅鍺(例如，e-SiGe)層或鍺層。在這種情況下，源極/漏極SD可以在(優(yōu)選地，PMOS場效應晶體管的)溝道區(qū)CHR上施加壓應力。在一些示例實施例中，襯底100為硅晶片并且源極/漏極SD可以由碳化硅(SiC)層形成或者包括碳化硅(SiC)層。在這種情況下，源極/漏極SD可以在(優(yōu)選地，NMOS場效應晶體管的)溝道區(qū)CHR上施加拉應力。在場效應晶體管工作時，將由源極/漏極SD施加在溝道區(qū)CHR上的壓應力或拉應力可以使溝道區(qū)CHR中的載流子的遷移率增加。源極/漏極SD可以具有與有源圖案AP的導電類型不同的第二導電類型。

第一層間絕緣層150可以設置在襯底100上。第一層間絕緣層150可以設置為覆蓋源極/漏極SD和柵極結構GS的側壁。第一層間絕緣層150的頂表面可以與柵極結構GS的頂表面實質(zhì)上共面。第二層間絕緣層155可以形成在第一層間絕緣層150上以覆蓋柵極結構GS。

此外，接觸件CA可以設置在每個柵電極135兩側并且可以穿過第一層間絕緣層150和第二層間絕緣層155電連接至源極/漏極SD。每個接觸件CA可以連接至對應的一個或多個源極/漏極SD，但本發(fā)明構思的各示例實施例不限于此。每個接觸件CA可以包括導電柱CP和包圍導電柱CP的接觸勢壘層BL。接觸勢壘層BL可以設置為覆蓋導電柱CP的側表面和底表面。導電柱CP可以由金屬材料(例如，鎢) 形成或者包括金屬材料(例如，鎢)。接觸勢壘層BL可以由至少一種金屬氮化物(例如，Ti/TiN)形成或者包括至少一種金屬氮化物(例如，Ti/TiN)。

雖未示出，金屬硅化物層可以分別插入在源極/漏極SD與接觸件CA之間。例如，接觸件CA可以通過金屬硅化物層電連接至源極/漏極SD。金屬硅化物層SC可以由至少一種金屬硅化物材料(例如，硅化鈦、硅化鉭或硅化鎢)形成或者包括至少一種金屬硅化物材料(例如，硅化鈦、硅化鉭或硅化鎢)。

柵極接觸件CB和導線CBL可以設置在一個柵電極135上。第一通孔V1可以布置在柵極接觸件CB與導線CBL之間。導線CBL可以通過第一通孔V1和柵極接觸件CB電連接至所述一個柵電極135，以作為用于將信號應用于所述一個柵電極135的電流路徑。

第一邏輯單元C1可以包括設置在PMOSFET區(qū)PR的外邊緣附近的第一導線PW1以及設置在NMOSFET區(qū)NR的外邊緣附近的第二導線PW2。作為示例，PMOSFET區(qū)PR上的第一導線PW1可以作用于傳輸漏極電壓Vdd(例如，功率電壓)的電流路徑。NMOSFET區(qū)NR上的第二導線PW2可以作為用于傳輸源極電壓Vss(例如，接地電壓)的電流路徑。

返回參照圖1和圖2，第一導線PW1和第二導線PW2可以與第二方向D2平行地延伸，并且可以由在第二方向D2上彼此相鄰布置的多個邏輯單元共享第一導線PW1和第二導線PW2。作為示例，第一導線PW1可以由第一邏輯單元C1和第三邏輯單元C3共享。此外，第一導線PW1可以由第一邏輯單元C1和第二邏輯單元C2的PMOSFET區(qū)PR共享。

在一些示例實施例中，第二通孔V2可以設置在一個接觸件CA上。相應地，連接至所述一個接觸件CA的源極/漏極SD可以通過所述一個接觸件CA和第二通孔V2電連接至第一導線PW1。類似地，NMOSFET區(qū)NR上的源極/漏極SD也可以通過一個接觸件CA和第三通孔V3電連接至第二導線PW2。

圖4A、圖4B、圖4C和圖4D為示出根據(jù)本發(fā)明構思的一些示例 實施例的(例如，圖3B的部分M的)柵極結構GS的一些示例的放大截面圖。將參照圖4A、圖4B、圖4C和圖4D來更詳細地描述根據(jù)本發(fā)明構思的一些示例實施例的柵極結構GS。

在一些示例實施例中，如圖2、圖3A、圖3B和圖4A所示，柵電極135可以具有與有源圖案AP交叉并且在第一方向D1上延伸的線形結構。例如，柵電極135可以包括功函數(shù)金屬圖案WF和功函數(shù)金屬圖案WR上的電極圖案EP。

一組柵極間隔件125可以設置在柵電極135的相對的側壁上。應當理解，一組柵極間隔件125可以包括設置在柵電極135的相對的側壁上的一對柵極間隔件125。柵極間隔件125可以與至少蓋圖案145的相對的側壁平行地沿著柵電極135延伸，或者在第一方向D1上沿著柵電極135延伸。每個柵極間隔件125的頂表面可以位于高于柵電極135的頂表面的水平高度處。此外，每個柵極間隔件125的頂表面可以與第一層間絕緣層150的頂表面共面。柵極間隔件125可以包括SiO₂、SiCN、SiCON或SiN中的至少一種?？商鎿Q地，柵極間隔件125可以具有包括SiO₂、SiCN、SiCON或SiN中的至少一種的多層結構。

柵極介電圖案131可以設置在柵電極135與襯底100之間以及柵電極135與柵極間隔件125之間。柵極介電圖案131可以沿著柵電極135的底表面延伸。例如，如圖3A所示，柵極介電圖案131可以設置為覆蓋溝道區(qū)CHR的頂表面和側表面。柵極介電圖案131可以從有源鰭AF水平地延伸以部分地覆蓋器件隔離層104的頂表面。在一些示例實施例中，柵極介電圖案131可以設置為部分地暴露器件隔離層104的頂表面。器件隔離層104的頂表面的暴露的部分可以用第一層間絕緣層150覆蓋(例如，參見沿著圖3A的線II-II'截取的截面)。

此外，如圖4A所示，柵極介電圖案131可以包括一對第一延伸部分125E。第一延伸部分125E可以沿著柵極間隔件125的內(nèi)側壁在第三方向D3上延伸。第一延伸部分125E的頂表面可以用柵電極135的功函數(shù)金屬圖案WR覆蓋。例如，第一延伸部分125E的頂表面可以位于功函數(shù)金屬圖案WF的頂表面與底表面之間。

柵極介電圖案131可以包括高k介電材料。例如，柵極介電圖 案131可以由氧化鉿、氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化鋰、氧化鋁、鉛鈧鉭氧化物或鈮鋅酸鉛中的至少一種形成或者包括這些物質(zhì)中的至少一種。

勢壘圖案133可以插入在柵電極135與柵極介電圖案131之間。勢壘圖案133與柵極介電圖案131一同可以沿著柵電極135的底表面延伸。返回參照圖4A，勢壘圖案133可以包括一對第二延伸部分133E。第二延伸部分133E可以在第三方向D3上沿著第一延伸部分125E的內(nèi)側壁延伸。第二延伸部分133E的頂表面可以與第一延伸部分125E的頂表面實質(zhì)上共面。此外，第二延伸部分133E的頂表面可以覆蓋有功函數(shù)金屬圖案WF。例如，第二延伸部分133E的頂表面可以位于功函數(shù)金屬圖案WF的頂表面與底表面之間。

此外，勢壘圖案133可以包括順序地堆疊在襯底100上的第一勢壘層133a和第二勢壘層133b。第一勢壘層133a可以防止金屬元素從功函數(shù)金屬圖案WF擴散至柵極介電圖案131。第二勢壘層133b可以在刻蝕工藝中保護第一勢壘層133a和柵極介電圖案131。在一些示例實施例中，勢壘圖案133還可以包括插入在第二勢壘層133b與功函數(shù)金屬圖案WF之間的第三勢壘層133c。通過第三勢壘層133c，可以更加有效地防止包含在功函數(shù)金屬圖案WF中的金屬元素擴散。

第一勢壘層133a、第二勢壘層133b和第三勢壘層133c可以包括由相同材料或不同材料形成的金屬層。作為一個示例，第一勢壘層133a、第二勢壘層133b和第三勢壘層133c可以包括二元金屬氮化物(例如，氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)和氮化鉿(HfN))和/或三元金屬氮化物(例如，氮化鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)和氮化鉿鋁(HfAlN))。在一些示例實施例中，第一勢壘層133a可以由氮化鈦層(TiN)形成或者包括氮化鈦層(TiN)，第二勢壘層133b可以由氮化鉭層(TaN)形成或者包括氮化鉭層(TaN)，第三勢壘層133c可以由氮化鈦層(TiN)形成或者包括氮化鈦層(TiN)。

在一些示例實施例中，勢壘圖案133可以不覆蓋柵極介電圖案131的第一延伸部分125E的頂表面。換言之，因為功函數(shù)金屬圖案 WF與第一延伸部分125E的頂表面直接接觸，所以功函數(shù)金屬圖案WF中的金屬元素可以擴散至第一延伸部分125E中。然而，由于存在勢壘圖案133，可以防止這樣的金屬元素擴散至插入在第一延伸部分125E之間或者位于溝道區(qū)CHR上的柵極介電圖案131的一部分中。因此，即使在金屬元素擴散至第一延伸部分125E中時，也可以防止場效應晶體管的電學和物理特性惡化。

功函數(shù)金屬圖案WF可以包括用于控制溝道區(qū)CHR的功函數(shù)的金屬材料。例如，功函數(shù)金屬圖案WF可以由具有特定功函數(shù)的導電材料形成，以有助于控制場效應晶體管的閾值電壓。例如，功函數(shù)金屬圖案WF可以具有介于約4.1eV至約5.2eV之間的功函數(shù)。

功函數(shù)金屬圖案WF可以包括在第二方向D2上測量時具有第一寬度W1的下部和具有第二寬度W2的上部。這里，第二寬度W2可以大于第一寬度W1。第二寬度W2可以實質(zhì)上等于一對柵極間隔件125之間的距離。功函數(shù)金屬圖案WF可以具有在功函數(shù)金屬圖案WF的自下至上的方向上不連續(xù)增加的寬度。功函數(shù)金屬圖案WF的側壁可以具有階梯輪廓。功函數(shù)金屬圖案WF的下部與上部之間的界面可以位于與第一延伸部分125E和第二延伸部分133E的頂表面實質(zhì)上相同的水平高度處。功函數(shù)金屬圖案WF可以具有實質(zhì)上平坦的頂表面。

功函數(shù)金屬圖案WF可以由金屬(例如，鈦(Ti)、鉭(Ta)、鉿(Hf)、鎢(W)、鉬(Mo)或鋁(Al))、含有至少一種上述金屬的氮化物、碳化物、氮化硅或硅化物中的至少一種形成或者包括這些物質(zhì)中的至少一種。在一些示例實施例中，功函數(shù)金屬圖案WF可以由鉑(Pt)、銣(Ru)、氧化銥(IrO)或氧化銣(RuO)形成或者包括鉑(Pt)、銣(Ru)、氧化銥(IrO)或氧化銣(RuO)。

在一些示例實施例中，PMOSFET區(qū)PR上的功函數(shù)金屬圖案WF可以含有與NMOSFET區(qū)NR上的功函數(shù)金屬圖案WF不同的材料。這可以使得設置在PMOSFET區(qū)PR和NMOSFET區(qū)NR上的溝道區(qū)的功函數(shù)之間有差異。在一些示例實施例中，PMOSFET區(qū)PR上的功函數(shù)金屬圖案WF可以具有雙層結構，如將在下面更詳細描述的那樣。

功函數(shù)金屬圖案WF上的電極圖案EP可以具有第三寬度W3。第 三寬度W3可以小于第二寬度W2。電極圖案EP可以由至少一種低電阻金屬材料形成或者包括至少一種低電阻金屬材料，例如鋁(Al)、鎢(W)、鈦(Ti)或鉭(Ta)。通常，功函數(shù)金屬圖案WF可以由電阻遠高于電極圖案EP的電阻的材料形成。因此，功函數(shù)金屬圖案WF的使用會導致柵電極135的電阻增加以及場效應晶體管的AC性能的惡化。然而，因為電極圖案EP具有相對低的電阻，可以降低柵電極135的總電阻并改善場效應晶體管的AC性能。

蓋圖案145可以設置在柵電極135上。蓋圖案145可以沿著柵電極135延伸或者在第一方向D1上延伸。蓋圖案145可以具有第四寬度W4，第四寬度W4可以小于第二寬度W2并且可以實質(zhì)上等于第三寬度W3。蓋圖案145的頂表面可以位于與柵極間隔件125的頂表面相同的水平高度處。

蓋圖案145可以包括相對于第一層間絕緣層150和第二層間絕緣層155具有刻蝕選擇性的材料。例如，蓋圖案145可以包括SiON、SiCN、SiCON和SiN中的至少一種。此外，蓋圖案145可以具有第一介電常數(shù)。

可以在蓋圖案145與柵極間隔件125之間限定凹進區(qū)RE。例如，每個凹進區(qū)RE可以是由功函數(shù)金屬圖案WF、電極圖案EP、蓋圖案145、第二層間絕緣層155和柵極間隔件125限定或包圍的空白區(qū)。凹進區(qū)RE的頂表面可以位于與柵極間隔件125和蓋圖案145的頂表面實質(zhì)上相同的水平高度處。

低k介電層143可以形成為填充凹進區(qū)RE。因此，低k介電層143可以覆蓋蓋圖案145的相對的側壁和電極圖案EP的相對的側壁192。低k介電層143可以設置為部分地覆蓋功函數(shù)金屬圖案WF的頂表面。如圖4A所示，例如，除覆蓋蓋圖案145的相對的側壁191之外，低k介電層143可以覆蓋電極圖案EP的相對的側壁192。低k介電層143可以設置為至少部分地覆蓋柵極間隔件125的內(nèi)側壁。

低k介電層143可以具有等于或高于1并且低于第一介電常數(shù)的第二介電常數(shù)。在一些示例實施例中，第一介電常數(shù)可以在4至8的范圍內(nèi)，第二介電常數(shù)可以在1至4的范圍內(nèi)。低k介電層143 可以包括多種低k介電材料。低k介電材料可以構成混合物，或者可以彼此分開。低k介電層143可以由氣態(tài)材料和氧化硅材料中的一種或多種形成，或者包括氣態(tài)材料和氧化硅材料中的一種或多種。在一些示例實施例中，低k介電層143可以包括一種或多種氣態(tài)材料。因為低k介電層143的介電常數(shù)低于蓋圖案145的介電常數(shù)，所以柵電極135與接觸件CA之間的寄生電容相對于缺少介電層143的半導體器件中的柵電極135與接觸件CA之間的寄生電容可以降低。

因此，在根據(jù)一些示例實施例的柵極結構GS中，電極圖案EP可以使得柵極結構GS和低k介電層143的電阻降低。電極圖案EP可以使得柵極結構GS的寄生電容能夠降低。因此可以改善半導體器件的AC性能和RC延遲屬性。

作為另一示例，參照圖2、圖3A、圖3B和圖4B，功函數(shù)金屬圖案WF可以包括順序地堆疊在襯底100上的第一功函數(shù)金屬圖案WFa和第二功函數(shù)金屬圖案WFb。這里，第一功函數(shù)金屬圖案WFa和第二功函數(shù)金屬圖案WFb的頂表面可以實質(zhì)上彼此共面。第一功函數(shù)金屬圖案WFa和第二功函數(shù)金屬圖案WFb可以包括不同的材料。例如，第一功函數(shù)金屬圖案WFa可以具有第一電阻，第二功函數(shù)金屬圖案WFb可以具有第二電阻，電極圖案EP可以具有第三電阻。第二電阻可以小于第一電阻并且大于第三電阻。因此，可以降低柵電極135的電阻從而改善半導體器件的AC性能。

此外，因為功函數(shù)金屬圖案WF具有雙層結構，所以功函數(shù)金屬圖案WF的使用可以能夠不同地控制場效應晶體管的功函數(shù)。例如，圖4B的柵極結構GS可以應用于PMOSFET區(qū)PR，并且圖4A的柵極結構GS可以應用于NMOSFET區(qū)NR。因此，可以適應地控制每個區(qū)域的功函數(shù)。

作為另一示例，參照圖2、圖3A，圖3B和圖4C，電極圖案EP可以具有第五寬度W5。第五寬度W5可以大于第四寬度W4并且可以實質(zhì)上等于第二寬度W2。

電極圖案EP可以包括一對第三延伸部分EPE。第三延伸部分EPE可以在第三方向D3上沿著柵極間隔件125的內(nèi)側壁延伸。例如，第 三延伸部分EPE可以部分地覆蓋蓋圖案145的側壁。如圖4C所示，第三延伸部分EPE可以覆蓋蓋圖案145的側壁191的下部191b，并且低k介電層143可以覆蓋蓋圖案145的側壁191的上部191a。第三延伸部分EPE的頂表面可以位于高于蓋圖案145的底表面的水平高度處。凹進區(qū)RE的底表面可以位于與第三延伸部分EPE的頂表面實質(zhì)上相同的水平高度處。因此，第三延伸部分EPE的頂表面可以與低k介電層143直接接觸。

作為另一示例，參照圖2、圖3A、圖3B和圖4D，電極圖案EP可以具有第六寬度W6，蓋圖案145可以具有第七寬度W7。第六寬度W6可以小于參照圖4A描述的第三寬度W3，第七寬度W7可以小于參照圖4A描述的第四寬度W4。

如圖4D所示，低k介電層143可以包括第一部分143a和第二部分143b。第一部分143a可以是氣態(tài)材料或者可以包括氣態(tài)材料，并且第二部分143b可以是氧化硅材料或者可以包括氧化硅材料。在一些示例實施例中，低k介電層143可以包括順序地堆疊的氣態(tài)材料和氧化硅材料。如圖4D所示，低k介電層143的第二部分143b可以覆蓋蓋圖案145的側壁191的上部191a。低k介電層143的第一部分143a可以覆蓋蓋圖案的側壁191的下部191b和電極圖案EP的側壁192。在一些示例實施例中，低k介電層143的第二部分143b可以覆蓋蓋圖案145的側壁191和電極圖案EP的側壁192的第一部分，而低k介電層143的第一部分143a可以覆蓋電極圖案EP的側壁192的第二部分。低k介電層143的第二部分143b，與第二層間絕緣層155結合，可以構成單個主體。換言之，低k介電層143的第二部分143b也可以是延伸進入凹進區(qū)RE中的第二層間絕緣層155的一部分。這是因為，當?shù)诹鶎挾萕6和第七寬度W7降低時，凹進區(qū)RE的寬度可以增加，并且在這種情況下，可以在形成第二層間絕緣層155的過程中用氧化硅部分地填充凹進區(qū)RE。如上文描述，低k介電層143的第二部分143b，與第二層間絕緣層155結合，可以形成單個主體，但是由于低k介電層143的第二部分143b位于凹進區(qū)RE中，因此低k介電層143的第二部分143b可以包括在根據(jù)一些示例實施例的一 個或多個低k介電層143中。

圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A和圖14B為示出根據(jù)本發(fā)明構思的一些示例實施例的制造半導體器件的方法的截面圖。圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A和圖14A為沿著圖2的線I-I'和線II-II'截取的截面圖。圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B和圖14B為沿著圖2的線III-III'截取的截面圖。

參照圖2、圖5A和圖5B，可對襯底100圖案化以形成限定有源圖案AP的器件隔離溝槽105。襯底100可以是(例如，硅、鍺或硅鍺的)半導體襯底或者化合物半導體襯底。有源圖案AP可以摻雜有雜質(zhì)以具有第一導電類型。

器件隔離溝槽105的形成可以包括：在襯底100上形成掩模圖案，并且使用掩模圖案作為刻蝕掩模對襯底100進行各向異性刻蝕。每個掩模圖案可以包括順序地堆疊在襯底100上并且形成為相對于彼此具有刻蝕選擇性的第一掩模圖案110和第二掩模圖案115。每個器件隔離溝槽105可以形成為具有至少5的縱橫比。在一些示例實施例中，每個器件隔離溝槽105可以形成為具有向下的錐形。相應地，每個有源圖案AP可以形成為具有向上的錐形。

參照圖2、圖6A和圖6B，器件隔離層104可以形成為填充器件隔離溝槽105。器件隔離層104的形成可以包括：形成絕緣層(例如，氧化硅層)以填充器件隔離溝槽105；以及使絕緣層平面化以暴露第一掩模圖案110的頂表面。作為平面化處理的結果，器件隔離層104可以局部地形成在器件隔離溝槽105中。

參照圖2、圖7A和圖7B，可以暴露有源圖案AP的頂部(在下文中，有源鰭AF)。有源鰭AF的暴露可以包括：例如，利用濕法刻蝕工藝使器件隔離層104的頂部凹進。可以使用相對于有源圖案AP具有刻蝕選擇性的刻蝕配方來執(zhí)行器件隔離層104的凹進?？梢詧?zhí)行器件隔離層104的凹進以去除第一掩模圖案110進而暴露有源鰭AF 的頂表面。

可以在有源鰭AF上形成順序地堆疊的犧牲柵極圖案106和柵極掩模圖案108。犧牲柵極圖案106和柵極掩模圖案108中的每一個可以形成為與有源鰭AF相交或者形成為具有在第一方向D1上延伸的線形或條形結構。例如，犧牲柵極圖案106和柵極掩模圖案108的形成可以包括：在有源鰭AF和器件隔離層104上順序地形成犧牲柵極層和柵極掩模層；以及圖案化犧牲柵極層和犧牲掩模層。犧牲柵極層可以由多晶硅層形成或者包括多晶硅層。柵極掩模層可以由氮化硅層或氮氧化硅層形成或者包括氮化硅層或氮氧化硅層。

柵極間隔件125可以形成在每個犧牲柵極圖案106的兩個側壁上。柵極間隔件125的形成可以包括：在犧牲柵極圖案106所產(chǎn)生的結構上共形地形成間隔件層；以及各向異性地刻蝕該間隔件層。間隔件層可以由SiO₂、SiCN、SiCON和SiN中的至少一種形成或者包括這些物質(zhì)中的至少一種。可替換地，間隔件層可以形成為具有包括SiO₂、SiCN、SiCON或SiN中的至少一種的多層結構。

參照圖2、圖8A和圖8B，源極/漏極SD可以形成在每個犧牲柵極圖案106的兩側。例如，可以通過使用襯底100作為種子層的選擇性外延生長工藝形成源極/漏極SD。選擇性外延生長工藝可以包括化學氣相沉積(CVD)工藝或者分子束外延(MBE)工藝。具體地，可以使用柵極掩模圖案108和柵極間隔件125作為刻蝕掩模選擇性地刻蝕有源鰭AF。在刻蝕有源鰭AF之后，可以執(zhí)行外延處理以形成源極/漏極SD，其中有源圖案AP的暴露的頂部用作種子層。作為形成源極/漏極SD的結果，可以在源極/漏極SD之間限定溝道區(qū)CHR。

源極/漏極SD的頂表面可以位于高于溝道區(qū)CHR的水平高度處。此外，源極/漏極SD的頂表面可以具有非零曲率。例如，每個源極/漏極SD的頂表面可以具有向上凸的輪廓。

源極/漏極SD可以包括與襯底100的半導體元素不同的半導體元素。例如，源極/漏極SD可以由具有不同于(例如，大于或小于)襯底100的晶格常數(shù)的半導體材料形成或包括具有不同于(例如，大于或小于)襯底100的晶格常數(shù)的半導體材料。這可以使得能夠向溝 道區(qū)CHR施加壓應力或拉應力。在襯底100為硅晶片的情況下，源極/漏極SD可以由硅-鍺(例如，e-SiGe)層或鍺層形成或者包括硅-鍺(例如，e-SiGe)層或鍺層。在這種情況下，源極/漏極SD可以在(優(yōu)選地，PMOS場效應晶體管的)溝道區(qū)CHR上施加壓應力。在襯底100為硅晶片的情況下，源極/漏極SD可以由碳化硅(SiC)層形成或者包括碳化硅(SiC)層。在這種情況下，源極/漏極SD可以在(優(yōu)選地，NMOS場效應晶體管的)溝道區(qū)CHR上施加拉應力。在根據(jù)本發(fā)明構思的一些示例實施例的場效應晶體管工作時，將由源極/漏極SD施加在溝道區(qū)CHR上的壓應力或拉應力可以使得能夠溝道區(qū)CHR中的載流子具有增加的遷移率。

可以對源極/漏極SD進行摻雜以具有與有源圖案AP的第一導電類型不同的第二導電類型。作為示例，摻雜物可以以原位的方式注入，以實現(xiàn)源極/漏極SD的第二導電類型。作為另一示例，可以在形成源極/漏極SD之后進行離子注入工藝，以實現(xiàn)源極/漏極SD的第二導電類型。

接下來，第一層間絕緣層150可以形成為覆蓋源極/漏極SD。例如，第一層間絕緣層150的形成可以包括：在襯底100上形成絕緣層以覆蓋犧牲柵極圖案106和柵極掩模圖案108。第一層間絕緣層150可以包括氧化硅層，其可以通過流動化學氣相沉積(FCVD)工藝形成。

此后，可以對第一層間絕緣層150進行平面化以暴露犧牲柵極圖案106的頂表面。可以使用回刻蝕工藝或者化學機械拋光(CMP)工藝執(zhí)行第一層間絕緣層150的平面化?？梢詧?zhí)行第一層間絕緣層150的平面化以去除柵極掩模圖案108，從而暴露犧牲柵極圖案106的頂表面。另外，可以執(zhí)行第一層間絕緣層150的平面化以去除柵極間隔件125的上部。因此，第一層間絕緣層150可以具有與犧牲柵極圖案106和個柵極間隔件125實質(zhì)上共面的頂表面。

可以去除犧牲柵極圖案106以形成柵極溝槽GT?？梢酝ㄟ^選擇性地去除犧牲柵極圖案106的刻蝕工藝形成柵極溝槽GT。柵極溝槽GT可以暴露有源鰭AF的溝道區(qū)CHR。

參照圖2、圖9A和圖9B，可以順序地形成柵極介電層131L、勢 壘層133L和虛設填料層113以填充柵極溝槽GT?？梢怨残蔚匦纬蓶艠O介電層131L和勢壘層133L以部分地(但不完全地)填充柵極溝槽GT。

可以通過原子層沉積(ALD)工藝或化學氧化工藝形成柵極介電層131L。柵極介電層131L可以由高k介電材料形成或者包括高k介電材料。例如，柵極介電層131L可以由氧化鉿、氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化鋰、氧化鋁、鉛鈧鉭氧化物或鈮鋅酸鉛中的至少一種形成或者包括這些物質(zhì)中的至少一種。

可以通過原子層沉積(ALD)工藝或化學氣相沉積(CVD)工藝形成勢壘層133L。作為示例，勢壘層133L可以包括二元金屬氮化物(例如，氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)和氮化鉿(HfN))和/或三元金屬氮化物(例如，氮化鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)和氮化鉿鋁(HfAlN))。勢壘層133L可以包括多個不同的金屬層(例如，見圖4A、圖4B、圖4C和圖4D)，但是本發(fā)明構思的各示例實施例不限于此。

可以形成虛設填料層113以完全填充柵極溝槽GT的剩余部分。在一些示例實施例中，虛設填料層113可以包括含碳有機化合物。這里，可以通過轉(zhuǎn)涂工藝將虛設填料層113形成在襯底100的整個頂表面上。在一些示例實施例中，虛設填料層113可以包括氧化硅層或多晶硅層。在虛設填料層113包括氧化硅層或者多晶硅層的情況下，可以通過化學氣相沉積(CVD)工藝形成虛設填料層113。

參照圖2、圖10A和圖10B，可以對柵極介電層131L、勢壘層133L和虛設填料層113執(zhí)行平面化處理，以暴露第一層間絕緣層150?？梢允褂没乜涛g或者化學機械拋光(CMP)工藝執(zhí)行平面化處理。因此，柵極介電層131L、勢壘層133L和虛設填料層113可以位于柵極溝槽GT之內(nèi)。

參照圖2、圖11A和圖11B，可以從柵極間隔件125與虛設填料層113之間的區(qū)域中去除柵極介電層131L和勢壘層133L的上部。例如，可以使用柵極間隔件125和虛設填料層113作為刻蝕掩模對柵極 介電層131L和勢壘層133L的上部進行刻蝕，以形成柵極介電圖案131和勢壘圖案133。

柵極介電圖案131可以包括插入在柵極間隔件125與虛設填料層113之間的第一延伸部分125E，勢壘圖案133可以包括插入在柵極間隔件125與虛設填料層113之間的第二延伸部分133E(例如，見圖4A)。第一延伸部分125E的頂表面和第二延伸部分133E的頂表面可以彼此實質(zhì)上共面并且位于虛設填料層113的頂表面與底表面之間。

參照圖2、圖12A和圖12B，可以去除虛設填料層113，并且可以在柵極介電圖案131和勢壘圖案133上形成功函數(shù)金屬圖案WF，以填充柵極溝槽GT。例如，功函數(shù)金屬圖案WF的形成可以包括：在柵極介電圖案131和勢壘圖案133上形成功函數(shù)金屬層，以填充柵極溝槽GT，并隨后使功函數(shù)金屬層平面化，以暴露第一層間絕緣層150的頂表面。此后，可以通過刻蝕工藝選擇性地去除功函數(shù)金屬層的平面化的上部。因此，功函數(shù)金屬圖案WF可以局部地形成在每個柵極溝槽GT中。功函數(shù)金屬圖案WF的頂表面可以低于第一層間絕緣層150的頂表面。功函數(shù)金屬圖案WF可以是與第一方向D1平行延伸的線形結構?？梢酝ㄟ^沉積工藝(例如，濺射或CVD工藝)形成功函數(shù)金屬層。

功函數(shù)金屬層可以由金屬(例如，鈦(Ti)、鉭(Ta)、鉿(Hf)、鎢(W)、鉬(Mo)或鋁(Al))、含有至少一種金屬的氮化物、碳化物、氮化硅或硅化物中的至少一種形成或者包括這些物質(zhì)中的至少一種。在一些示例實施例中，功函數(shù)金屬圖案WF可以由鉑(Pt)、銣(Ru)、氧化銥(IrO)或氧化銣(RuO)形成或者包括鉑(Pt)、銣(Ru)、氧化銥(IrO)或氧化銣(RuO)。功函數(shù)金屬層可以包括功函數(shù)彼此不同的多個金屬層(例如，見圖4B)，但是本發(fā)明構思的各示例實施例不限于此。

參照圖2、圖13A和圖13B，可以在功函數(shù)金屬圖案WF上分別形成電極圖案EP和蓋圖案145，以填充柵極溝槽GT。設置在每個柵極溝槽GT中的功函數(shù)金屬圖案WF和電極圖案EP可以構成柵電極135。 具體地，可以在功函數(shù)金屬圖案WF上形成電極金屬層，以部分地填充柵極溝槽GT，并且可以在電極金屬層上形成蓋層，以填充柵極溝槽GT的剩余區(qū)域。此后，可以平面化電極金屬層和蓋層，以暴露第一層間絕緣層150的頂表面，從而形成電極圖案EP和蓋圖案145。

可以通過沉積工藝形成電極金屬層，例如原子層沉積(ALD)工藝、化學氣相沉積(CVD)工藝或濺射工藝。電極金屬層可以由至少一種低電阻金屬材料形成或者包括至少一種低電阻金屬材料，例如鋁(Al)、鎢(W)、鈦(Ti)或鉭(Ta)。

可以通過原子層沉積(ALD)工藝、等離子體增強化學氣相沉積(PECVD)工藝或高密度等離子體化學氣相沉積(HDCVD)工藝形成蓋層。蓋層可以由相對于第一層間絕緣層150和第二層間絕緣層155具有刻蝕選擇性的材料形成。例如，蓋層可以由SiON、SiCN、SiCON或SiN中的至少一種形成或者包括SiON、SiCN、SiCON或SiN中的至少一種。

參照圖2、圖14A和圖14B，可以使用蓋圖案145作為刻蝕掩模來刻蝕電極圖案EP，因此，可以形成為暴露蓋圖案145的側壁191凹進區(qū)RE。具體地，可以通過利用了電極圖案EP相對于蓋圖案145、柵極間隔件125和第一層間絕緣層150的刻蝕選擇性的濕法或干法刻蝕工藝來執(zhí)行電極圖案EP的刻蝕。相應地，可以去除插入在蓋圖案145與柵極間隔件125之間的電極圖案EP的側壁部分，以暴露電極圖案EP的側壁192，并且在蓋圖案145與柵極間隔件125之間形成凹進區(qū)RE。每個凹進區(qū)RE可以是由功函數(shù)金屬圖案WF、電極圖案EP、蓋圖案145和柵極間隔件125界定或限定的空白空間。

可以形成低k介電層143以填充凹進區(qū)RE。在本實施例中，低k介電層143可以是氣態(tài)材料或者空氣。柵極間隔件125、柵極介電圖案131、勢壘圖案133、柵電極135、蓋圖案145和低k介電層143可以構成柵極結構GS。

參照圖2、圖3A和圖3B，可以在第一層間絕緣層150和柵極結構GS上形成第二層間絕緣層155。第二層間絕緣層155可以由氧化硅層或低k氧化物層形成或者包括氧化硅層或低k氧化物層。低k 氧化物層可以包括，例如，摻雜碳的氧化硅層(例如，SiCOH)?？梢酝ㄟ^CVD工藝形成第二層間絕緣層155。

此后，可以形成接觸孔，以穿過第二層間絕緣層155和第一層間絕緣層150并且暴露源極/漏極SD。作為示例，可以通過蓋圖案145和柵極間隔件125以自對準方式形成接觸孔。

雖未示出，但是可以在通過接觸孔暴露的源極/漏極SD上形成金屬硅化物層。金屬硅化物層可以包括例如硅化鈦、硅化鉭或硅化鎢中的至少一種。

接下來，可以分別在接觸孔中形成接觸件CA，以與金屬硅化物層接觸。每個接觸件CA可以包括導電柱CP和包圍導電柱CP的接觸勢壘層BL。具體地，接觸勢壘層BL可以形成為部分地填充接觸孔。此后，導電層可以形成為完全填充接觸孔，并且可以執(zhí)行平面化處理以暴露第二層間絕緣層155的頂表面。接觸勢壘層BL可以包括金屬氮化物層(例如，Ti/TiN)，導電層可以包括金屬材料(例如，鎢)。

圖15為示出包括根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的電子系統(tǒng)的示例的框圖。

參照圖15，根據(jù)本發(fā)明構思的一些示例實施例的電子系統(tǒng)1100可以包括控制器1110、輸入-輸出(I/O)單元1120、存儲器裝置1130、接口單元1140和數(shù)據(jù)總線1150?？刂破?110、I/O單元1120、存儲器裝置1130和接口單元1140中的至少兩個可以通過數(shù)據(jù)總線1150彼此通信。數(shù)據(jù)總線1150可以對應于電信號傳輸所通過的路徑。

控制器1110可以包括微處理器、數(shù)字信號處理器、微控制器或者配置為與它們功能類似的其他邏輯裝置中的至少一種。I/O單元1120可以包括鍵區(qū)、鍵盤或顯示單元。存儲器裝置1130可以存儲數(shù)據(jù)和/或命令。存儲器裝置1130可以包括非易失性存儲器裝置(例如，F(xiàn)LASH存儲器裝置、相變存儲器裝置、磁性存儲器裝置等等)。此外，存儲器裝置1130還可以包括易失性存儲器裝置。例如，存儲器裝置1130可以包括具有根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的靜態(tài)隨機存取存儲器(SRAM)裝置。根據(jù)電子系統(tǒng)1100的目的或者使用電子系統(tǒng)1100的電子產(chǎn)品的類型，可以省略存儲器裝置1130。 接口單元1140可以向通信網(wǎng)絡傳輸電數(shù)據(jù)或者可以從通信網(wǎng)絡接收電數(shù)據(jù)。接口單元1140可以以無線或有線方式工作。例如，接口單元1140可以包括用于無線通信的天線或者用于有線和/或無線通信的收發(fā)器。根據(jù)本發(fā)明構思的一些示例實施例的半導體器件可以設置為控制器1110或I/O單元1120的一部分。雖在圖中未示出，電子系統(tǒng)1100還可以包括快速DRAM裝置和/或快速SRAM裝置，其用作用于改善控制器1110的運行的高速緩沖存儲器。

圖16為示出包括根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的電子裝置的示例的框圖。

參照圖16，電子裝置1200可以包括半導體芯片1210。半導體芯片1210可以包括處理器1211、嵌入式存儲器1213和高速緩沖存儲器1215。

處理器1211可以包括一個或多個處理器核C1至Cn。一個或多個處理器核C1至Cn可以配置為處理數(shù)據(jù)和信號。處理器核C1至Cn可以配置為包括根據(jù)本發(fā)明構思的一些示例實施例的半導體器件(例如，參照圖1描述的多個邏輯單元)。

電子裝置1200可以配置為使用經(jīng)處理的數(shù)據(jù)和信號來執(zhí)行其自身的功能。作為示例，處理器1211可以是應用處理器。

嵌入式存儲器1213可以與處理器1211交換第一數(shù)據(jù)DAT1。第一數(shù)據(jù)DAT1可以是一個或多個處理器核C1至Cn所處理的數(shù)據(jù)或者將要處理的數(shù)據(jù)。嵌入式存儲器1213可以管理第一數(shù)據(jù)DAT1。例如，嵌入式存儲器1213可以用于對第一數(shù)據(jù)DAT1進行緩沖。換言之，嵌入式存儲器1213可以用作用于處理器1211的緩沖存儲器或工作存儲器。

在一些示例實施例中，電子裝置1200可以用于實現(xiàn)可穿戴電子裝置。通常，可穿戴電子裝置可以配置為執(zhí)行計算小量數(shù)據(jù)而非計算大量數(shù)據(jù)的操作。在此意義上，在電子裝置1200用于可穿戴電子裝置的情況下，嵌入式存儲器1213可以配置為具有相對小的緩沖容量。

嵌入式存儲器1213可以是靜態(tài)隨機存取存儲器(SRAM)裝置。SRAM裝置可以具有比動態(tài)隨機存取存儲器(DRAM)裝置更快的運行 速度。因此，在SRAM嵌入在半導體芯片1210中的情況下，電子裝置1200有可能具有小的尺寸和快的運行速度。此外，在SRAM嵌入在半導體芯片1210中的情況下，可減少電子裝置1200的有功功率。作為示例，SRAM可以包括根據(jù)本發(fā)明構思的一些示例實施例的半導體器件中的至少一種。

高速緩沖存儲器1215可以連同一個或多個處理器核C1至Cn一起安裝在半導體芯片1210上。高速緩沖存儲器1215可以配置為存儲緩存數(shù)據(jù)DATc，所述緩存數(shù)據(jù)DATc將用于一個或多個處理器核C1-Cn或者由一個或多個處理器核C1-Cn直接訪問。高速緩沖存儲器1215可以配置為具有相對小的容量和非常快的運行速度。在一些示例實施例中，高速緩沖存儲器1215可以包括含有根據(jù)本發(fā)明構思一些示例實施例的半導體器件的SRAM裝置。在使用高速緩沖存儲器1215的情況下，可以減少處理器1211所執(zhí)行的對嵌入式存儲器1213的訪問頻率或訪問時間。換言之，高速緩沖存儲器1215的使用可以允許電子裝置1200具有快的運行速度。

為了提供對本發(fā)明構思的各示例實施例的更好的理解，高速緩沖存儲器1215在圖16中示出為從處理器1211分離的組件。然而，高速緩沖存儲器1215可以配置為包括在處理器1211中。此外，本發(fā)明構思的各示例實施例不限于圖16所示出的示例。

處理器1211、嵌入式存儲器1213和高速緩沖存儲器1215可以配置為基于各種接口協(xié)議中的至少一種來交換數(shù)據(jù)或傳輸數(shù)據(jù)。例如，處理器1211、嵌入式存儲器1213和高速緩沖存儲器1215可以配置為基于通用串行總線(USB)、小計算機系統(tǒng)接口(SCSI)、外圍組件快速互連(PCI)、先進技術附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附接SCSI(SAS)、集成設備電路(IDE)或通用閃存(UFS)中的至少一種來交換數(shù)據(jù)或傳輸數(shù)據(jù)。

圖17為示出根據(jù)本發(fā)明構思的一些示例實施例的SRAM單元的等效電路圖。可以通過根據(jù)本發(fā)明構思的一些示例實施例的半導體器件中的至少一種來實現(xiàn)SRAM單元。SRAM單元可以用于圖16的嵌入式存儲器1213和/或高速緩沖存儲器1215。

參照圖17，SRAM單元可以包括第一上拉晶體管TU1、第一下拉晶體管TD1、第二上拉晶體管TU2、第二下拉晶體管TD2、第一存取晶體管TA1和第二存取晶體管TA2。第一上拉晶體管TU1和第二上拉晶體管TU2可以是PMOS晶體管，而第一下拉晶體管TD1和第二下拉晶體管TD2以及第一存取晶體管TA1和第二存取晶體管TA2可以是NMOS晶體管。

第一上拉晶體管TU1的第一源極/漏極和第一下拉晶體管TD1的第一源極/漏極可以連接至第一節(jié)點N1。第一上拉晶體管TU1的第二源極/漏極可以連接至電源線Vcc，第一下拉晶體管TD1的第二源極/漏極可以連接至接地線Vss。第一上拉晶體管TU1的柵極和第一下拉晶體管TD1的柵極可以彼此電連接。因此，第一上拉晶體管TU1和第一下拉晶體管TD1可以構成第一反相器。第一上拉晶體管TU1和第一下拉晶體管TD1的相互連接的柵極可以作為第一反相器的輸入端，并且第一節(jié)點N1可以作為第一反相器的輸出端。

第二上拉晶體管TU2的第一源極/漏極和第二下拉晶體管TD2的第一源極/漏極可以連接至第二節(jié)點N2。第二上拉晶體管TU2的第二源極/漏極可以連接至電源線Vcc，第二下拉晶體管TD2的第二源極/漏極可以連接至接地線Vss。第二上拉晶體管TU2的柵極和第二下拉晶體管TD2的柵極可以彼此電連接。因此，第二上拉晶體管TU2和第二下拉晶體管TD2可以構成第二反相器。第二上拉晶體管TU2和第二下拉晶體管TD2的相互連接的柵極可以作為第二反相器的輸入端，并且第二節(jié)點N2可以作為第二反相器的輸出端。

第一反相器和第二反相器可以彼此耦接以形成鎖存器結構。換言之，第一上拉晶體管TU1的柵極和第一下拉晶體管TD1的柵極可以電連接至第二節(jié)點N2，第二上拉晶體管TU2的柵極和第二下拉晶體管TD2的柵極可以電連接至第一節(jié)點N1。第一存取晶體管TA1的第一源極/漏極可以連接至第一節(jié)點N1，第一存取晶體管TA1的第二源極/漏極可以連接至第一位線BL1。第二存取晶體管TA2的第一源極/漏極可以連接至第二節(jié)點N2，第二存取晶體管TA2的第二源極/漏極可以連接至第二位線BL2。第一存取晶體管TA1的柵極和第二存取晶 體管TA2的柵極可以電耦接至字線WL。根據(jù)本發(fā)明構思的一些示例實施例的SRAM單元可以具有前述的結構，但是本發(fā)明構思的各示例實施例不限于此。

圖18、圖19和圖20為示出包括根據(jù)本發(fā)明構思的一些示例實施例的半導體器件的多媒體裝置的一些示例的示圖。圖15的電子系統(tǒng)1100和/或圖16的電子裝置1200可以應用于圖18所示的移動電話或智能手機2000、圖19所示的平板或智能平板電腦3000或者圖20所示的筆記本電腦4000。

根據(jù)本發(fā)明構思的一些示例實施例，可以降低半導體器件的柵極電阻和寄生電容，從而改善半導體器件的電學特性(例如，AC性能和RC延遲)?？梢圆辉黾硬襟E而簡化制造半導體器件的過程。

雖然已經(jīng)具體地示出和描述了本發(fā)明構思的各示例實施例，但是本領域普通技術人員應當理解，在不脫離隨附的權利要求的精神和范圍的前提下可以在其中進行形式上和細節(jié)上的各種變化。