背景技術(shù)：

傳統(tǒng)上，集成電路(ic)建置于半導體芯片的頂部表面上或附近。ic中的電流在平行于并靠近芯片表面的電路元件之中及之間流動且表面區(qū)域中的某些位置內(nèi)在ic的操作期間易受來自強電場及高電流的應(yīng)力影響。

近來，一些電路元件已被安置成遠離芯片表面而朝向芯片塊體，作為一種散布電流以便減小對電流流動的電阻且還重新引導電場遠離芯片表面以便增加裝置操作電壓的方式。因此，溝槽結(jié)構(gòu)在功率mosfet及整流器及瞬時電壓抑制裝置中得到普及。此類別的裝置通常被稱為垂直裝置或垂直ic。

在一些垂直ic中，所有溝槽具有相同深度(例如d5volib2dlp3，由達爾科技公司(diodesincorporated)制造的6v、6a、15pf齊納(zener)tvs)。在那些裝置中，所述溝槽由單個光掩模界定并同時蝕刻。在其它垂直集成電路中，所述溝槽具有不同深度(例如，專利案us8,748,976('976專利)中所描述的mosfet)。在'976專利中所揭示的mosfet中，存在垂直resurf溝槽與柵極溝槽(其具有不同深度)且其使用專用resurf溝槽掩模及專用柵極溝槽掩模而單獨地界定。

技術(shù)實現(xiàn)要素：

本發(fā)明者研究包含具有不同深度的溝槽的垂直功率mosfet的各種已知垂直裝置且發(fā)現(xiàn)此類裝置趨向于在性能上改變，甚至在來自相同生產(chǎn)批次或甚至來自相同晶片的裝置中也是如此。發(fā)明者意識到此過度變化不僅是非所要的而且是不可避免的。這是因為當使用一個以上光掩模來形成所述溝槽時，將在所述掩模之間存在不可避免的未對準且因此溝槽之間的相對放置變得難以控制。此未對準是裝置間變化的根本原因且隨著所述設(shè)計規(guī)則繼續(xù)縮減及溝槽之間的空間及所述溝槽的相對放置變得日益關(guān)鍵，未對準將變得更加顯著。

未對準的影響是許多裝置參數(shù)(例如，mosfet的vf、rdson及bvdss)趨向于偏離經(jīng)設(shè)計的值。因此，當在系統(tǒng)中使用此類裝置時，所述mosfet參數(shù)的不確定性使較寬系統(tǒng)設(shè)計容限成為必要。

為解決此惱人問題，本發(fā)明者努力發(fā)明一種方法，使用所述方法可實際上消除具有不同深度及不同寬度的溝槽之間的未對準且使用技術(shù)人員目前可用的制造設(shè)備而實現(xiàn)此。

在本文件中，將雙溝槽結(jié)構(gòu)描述為實例以輔助技術(shù)人員理解并使用本發(fā)明。所述示范性雙溝槽結(jié)構(gòu)可并入mosfet中、整流器中、或其它ic電路中。如下簡要地概述本發(fā)明概念。

在集成電路中，溝槽可用于不同目的。舉例來說，在類似于'976專利案中的mosfet結(jié)構(gòu)的mosfet結(jié)構(gòu)中，溝槽用作resurf結(jié)構(gòu)及用作柵極結(jié)構(gòu)兩者。所述resurf溝槽需要延伸到所述漂移區(qū)的全長以有效地減小所述裝置中的電場。另一方面，所述柵極溝槽僅需要達到所述漂移區(qū)且應(yīng)保持盡可能短以減小柵極到漏極電容。所述不同要求指定所述柵極溝槽在長度上僅是所述resurf溝槽的部分。且在裝置操作期間加強于所述兩個溝槽上的不同電壓使除不同溝槽深度之外的不同溝槽寬度成為必要。

本發(fā)明者識別通過利用所述溝槽的尺寸差異，所述兩個溝槽可通過使用一個光掩模而界定但使用兩步驟蝕刻過程而蝕刻，因此兩者各自可達到其相應(yīng)經(jīng)設(shè)計的深度。且因為兩個溝槽由單個遮蔽步驟而印刷，所以在所述兩個溝槽之間可不存在未對準。下列段落簡要地描述所述芯片在兩個溝槽使用相同光掩模而界定之后而經(jīng)歷的過程步驟。

首先，在初始溝槽蝕刻步驟之后，所述芯片使薄膜沉積于其上。薄膜通常用于ic制造工藝中。舉例來說，經(jīng)摻雜多晶硅可在當要求導電膜的情況下使用；且二氧化硅膜通常用于在導電材料(例如硅及金屬)之間絕緣。在此示范性雙溝槽裝置中，多晶硅沉積于使用二氧化硅加襯里的兩個溝槽中。所述經(jīng)沉積多晶硅膜厚于窄于所述場板溝槽的所述柵極溝槽的一半寬度。所述多晶硅膜覆蓋所述較寬溝槽的所述底部及所述肩部但完全填充所述窄溝槽達其全深度。

當所述經(jīng)沉積多晶硅膜使用各向同性蝕刻過程而回蝕時，所述較寬溝槽中的所述多晶硅膜將被完全移除且所述柵極溝槽中的所述多晶硅保留但從口凹入某一預先確定深度。在下列過程步驟中，所述凹部由電介質(zhì)膜(例如二氧化硅膜)填充。接著，從芯片表面回蝕此膜，其中僅一部分留于所述凹部中以充當硬掩模以在所述兩步驟溝槽蝕刻過程中的第二者期間遮蔽柵極溝槽中的剩余多晶硅。

所述第二蝕刻步驟從所述較寬溝槽移除硅達新溝槽深度，同時所述較窄柵極溝槽及所述溝槽之間的所述臺面區(qū)由硬掩模遮蔽而免遭所述蝕刻。這將在隨后章節(jié)中進行更完全解釋。就此方法來說，較寬及窄溝槽兩者使用相同光掩模而界定且所述兩個溝槽的深度可獨立地受控且所述兩個溝槽之間實際上無未對準。許多電子裝置可依照此新型溝槽形成過程而制造。將在下文描述若干實例。體現(xiàn)本發(fā)明的集成電路裝置不具有歸因于溝槽之間的未對準的參數(shù)分散的問題且因此所述裝置性能更可預測且更可靠。

附圖說明

圖1描繪體現(xiàn)本發(fā)明的方面的雙溝槽裝置的橫截面圖。

圖2描繪示范性柵極溝槽在制造工藝的一點處的橫截面圖。

圖3描繪圖2中的柵極溝槽在制造工藝的另一點處的橫截面圖。

圖4描繪圖3中的柵極溝槽在制造工藝的另一點處的橫截面圖。

圖5描繪示范性場板溝槽在制造工藝的一點處的橫截面圖。

圖6描繪圖5中的場板溝槽在制造工藝的另一點處的橫截面圖。

圖7描繪mosfet的替代場板溝槽在制造工藝的一點處的橫截面圖。

圖8描繪圖7中的替代場板溝槽在制造工藝的另一點處的橫截面圖。

圖9描繪體現(xiàn)本發(fā)明的某些方面的光掩模的示意圖。

定義

本發(fā)明中所使用的術(shù)語通常具有其在本發(fā)明的上下文內(nèi)的技術(shù)中的一般含義。下文討論某些術(shù)語，以就本發(fā)明的描述向操作者提供額外指導。將了解，可以一個以上方式來闡述相同事物。因此，可使用替代語言及同義詞。

半導體芯片是半導體材料(例如，硅、鍺、碳化硅、金剛石、砷化鎵及氮化鎵)的板。半導體芯片通常具有兩個平行主要表面，其是主要結(jié)晶平面。集成電路建置于半導體芯片的頂部部分中及半導體芯片的頂部部分上；近來，在一些集成電路中，元件已垂直于頂部表面而被建置到半導體芯片的塊體中。在本發(fā)明中，術(shù)語芯片的頂部表面或芯片表面用于表示半導體材料在其處與其它材料(例如電介質(zhì)或?qū)щ娔?接觸的半導體芯片的頂部平行表面。

溝槽是某些集成電路芯片的結(jié)構(gòu)化元件。通常通過首先使用光致抗蝕劑將圖像印刷于半導體芯片表面上，接著從其中所述材料未被所述光致抗蝕劑保護的所述芯片移除材料來形成溝槽。通常使用反應(yīng)性離子蝕刻過程來完成所述材料的移除。當從所述芯片表面觀看時，溝槽通常具有長條形狀。溝槽的壁是所述半導體材料從所述芯片的表面延伸到所述溝槽的底部的垂直表面。在本發(fā)明中，溝槽的寬度是兩個溝槽壁之間的距離，且所述溝槽的長度是與所述溝槽的寬度及深度正交的長尺寸。溝槽的深度是在垂直于所述芯片的頂部表面的方向上測量且是從所述芯片的頂部表面到所述蝕刻步驟的端點(即，所述溝槽的底部)的測量。

mosfet是四端子電子電路元件。電流可在源極端子與漏極端子之間的溝道中流動，且電流量可由所述柵極端子及所述主體端子處的電壓控制。在mosfet中，電流可在所述溝道中沿兩個方向流動。在許多溝槽mosfet中，柵極建置于溝槽中，且所述主體區(qū)與所述源極區(qū)在內(nèi)部短接。

整流器是兩端子電路元件。電流可取決于跨越所述端子的電壓的極性而在陽極與陰極之間流動。在由達爾科技公司制造的sbr整流器中，其還具有柵極結(jié)構(gòu)。sbr整流器還可垂直于溝槽結(jié)構(gòu)而建置。

本發(fā)明中的凸起邊緣是指證實如本文件中所描述的所述兩步驟蝕刻過程的溝槽壁上的邊緣或邊緣特征。凸起邊緣平行于所述芯片的所述頂部表面且使溝槽壁的兩個區(qū)段分界。所述溝槽的頂部區(qū)段寬于底部區(qū)段。所述凸起邊緣趨向于具有向下傾斜朝向所述溝槽的所述底部的平滑表面，這是所述反應(yīng)性離子蝕刻過程的特性。

當結(jié)合所述溝槽的所述深度而使用于本發(fā)明中時，等于表示作為蝕刻步驟的結(jié)果，兩個溝槽的深度彼此相等。歸因于在本技術(shù)中已知為反應(yīng)性離子蝕刻過程的微加載效應(yīng)，所述蝕刻速率是溝槽的寬度的函數(shù)-較寬溝槽比較窄溝槽趨向于更快蝕刻，這歸因于反應(yīng)性蝕刻物種及蝕刻反應(yīng)的產(chǎn)物的較容易運輸。由于本論文中所揭示的示范性裝置中至少存在較寬溝槽及較窄溝槽，所以窄溝槽及寬溝槽的深度當其在相同時間長度內(nèi)蝕刻時可在數(shù)學上不相等，但為描述及主張本發(fā)明的目的，所述溝槽深度被視作“相等”。

當指本發(fā)明中的溝槽之間的距離時，等距表示在橫截面圖中，溝槽對的中央線之間的距離等于另一溝槽對的中央線之間的距離。

本發(fā)明中的外延層(epi-layer)是指通過外延生長而形成于(例如)另一單晶半導體層的襯底上的單晶半導體層。在外延層形成期間或在外延層形成之后，摻雜劑可并入所述外延層中。集成電路元件通常建置于外延層中。

mosfet中的源極及漏極是指源極端子及所述漏極端子或連接到所述相應(yīng)端子的兩個半導體區(qū)。在電流可經(jīng)操縱以從源極流動到漏極或從漏極流動到源極的意義上，mosfet是雙向裝置。在垂直mosfet中，所述漏極可在已知為源極下置的配置中位于所述芯片表面的頂部處，或在已知為漏極下置的配置中位于所述芯片的底部處。

mosfet或整流器的正向電壓(vf)是當所述額定電流流動穿過所述裝置時所述裝置處的電壓的測量。其是功率裝置中的優(yōu)值，因為其表示當所述裝置被正向驅(qū)動時歸因于歐姆加熱的功率損失(ivf)。

mosfet或整流器的接通電阻(rdson)是當所述裝置被正向驅(qū)動時低電流的測量。其是功率裝置中的優(yōu)值，因為其表示歸因于歐姆加熱的功率損失(i²rdson)。

mosfet或整流器的阻斷電壓(bv)是在裝置進入“擊穿”模式之前跨越所述裝置的反向偏置結(jié)的最大電壓的測量。其是功率裝置中的優(yōu)值，因為其表示所述裝置的最大操作電壓。

功率mosfet或整流器中的場板是安置于p-n結(jié)附近的導電元件，所述導電元件當適當?shù)仄脮r可有效地改變所述p-n結(jié)附近的電場分布以增加其擊穿電壓。所述場板可為所述裝置的表面處或場板溝槽內(nèi)的多晶硅結(jié)構(gòu)。垂直mosfet中的所述場板溝槽經(jīng)設(shè)計以增加主體區(qū)與襯底之間的擊穿電壓。

光掩模是用于傳統(tǒng)半導體制造中的工具。其通常由平坦且透明材料制成。在所述掩模上是希望被轉(zhuǎn)印到晶片的由不透明材料組成的圖案。在本發(fā)明中，光掩模包含更先進的等效光刻工具(例如，將圖案刻印于晶片上而不使用傳統(tǒng)光掩模的電子束寫入)。

具體實施方式

實例1功率mosfet

圖1描繪體現(xiàn)本發(fā)明的某些方面的具有mosfet裝置100的半導體芯片的橫截面圖。mosfet100包括重復單元101及102。在圖1的中間是柵極溝槽150。在所述柵極溝槽的任一側(cè)上是場板溝槽140。所述半導體芯片的底部部分是襯底120，襯底120用作mosfet的漏極。在此實例中，所述襯底是重摻雜單晶硅。所屬領(lǐng)域的技術(shù)人員應(yīng)了解也可使用除硅以外的半導體材料以實施本發(fā)明。實例是鍺、金剛石、碳化硅、砷化鎵、氮化鎵及汞鎘碲等等。

層130是單晶硅外延層(epi-layer)，其并入其它化學元素以修改mosfet的特性。此類元素包含鍺、硼、磷、砷及鋁等等。在此實例中，所述mosfet是n型mosfet，其表示所述襯底中及所述外延層中的主要摻雜劑是n型。技術(shù)人員應(yīng)能夠遵循所述描述使用摻雜劑極性的改變而制作p型mosfet。

層160是主體區(qū)，其是通過過程(例如離子植入)而并入外延層130中的p型層。層160也可為生長于n型外延層130上的單獨p型外延層。區(qū)180是主體區(qū)中的更重摻雜p+區(qū)。所述重摻雜促進硅與金屬層190之間的歐姆接觸形成。mosfet100還具有源極區(qū)170，其是重摻雜n區(qū)且其抵靠溝槽150的壁對接。

溝槽150是柵極溝槽。在此實例中，所述溝槽通過反應(yīng)性離子蝕刻過程而形成，且寬度154-所述溝槽的相對壁之間的距離-是約0.45微米且所述深度是約1微米。用電介質(zhì)材料151(例如，約0.1微米厚的二氧化硅)為所述溝槽的壁加襯里。針對其中所述柵極可相對于所述漏極而經(jīng)歷約20伏特電壓的裝置應(yīng)用而挑選此厚度。所述柵極溝槽的所內(nèi)部部分是約0.25微米且由導電材料(例如經(jīng)摻雜多晶硅152)填充。所述多晶硅是所述柵極電極的部分且連接到所述mosfet的柵極端子，所述柵極端子接收接通或關(guān)斷所述mosfet的柵極信號。

在此橫截面圖中，兩個溝槽140站立于柵極溝槽150的兩側(cè)上。在此示范性mosfet中，溝槽140是通過金屬元件190而電連接到所述源極及所述主體區(qū)，且溝槽140及所述源極及所述主體區(qū)用作場板以軟化漂移區(qū)131處的電場。用電介質(zhì)材料141(例如二氧化硅，其是約0.6到0.8微米厚)為溝槽140的壁加襯里。針對可在所述源極與所述漏極之間經(jīng)歷100伏特或更高的電壓的裝置而挑選此厚度。所述場板溝槽的內(nèi)部部分也由導電材料142(例如經(jīng)摻雜多晶硅)填充。

使用兩步驟蝕刻過程來形成場板溝槽140，其將在隨后章節(jié)中更加詳細描述。因為所述新型蝕刻過程，在所述制造工藝期間，所述柵極溝槽及所述場板溝槽兩者都可同時使用光掩模來印刷。使用單個掩模兩步驟蝕刻過程來制造的場板溝槽140的證據(jù)是經(jīng)定位于所述場板溝槽的壁上的凸起邊緣143。

層190是此mosfet中的金屬層。金屬層190直接連接場板溝槽的多晶硅142部分、p+區(qū)180，及源極區(qū)170。襯底120是所述mosfet的漏極。所述柵極溝槽中的多晶硅152是由電介質(zhì)元件153(其在此實例中也是二氧化硅)而與金屬層190電隔離。

當柵極152相對于主體區(qū)160而正偏置高于所述閾值電壓時，此n型mosfet在所述主體區(qū)中形成接近柵極溝槽壁的垂直導電溝道，以使所述源極端子與所述漏極端子之間的電流傳導通過漂移區(qū)131。所述mosfet操作理論為mosfet領(lǐng)域的技術(shù)人員所眾所周知。

圖1中所描繪的結(jié)構(gòu)包含2個mosfet單元101及102，其共享柵極溝槽150。從所述柵極溝槽等距放置兩個場板溝槽。因為所述柵極溝槽及所述兩個場板溝槽使用相同光掩模來印刷，所以所述兩個mosfet單元彼此為鏡像。

實例2功率整流器

替代地，圖1描繪另一示范性功率裝置-整流器，其體現(xiàn)本發(fā)明的一些方面-的示意圖。整流器是具有兩個端子-陽極及陰極-的裝置。所述整流器的溝槽結(jié)構(gòu)類似于實例1中所描述的mosfet的溝槽結(jié)構(gòu)。然而，所述整流器的摻雜調(diào)度不同于所述mosfet的摻雜調(diào)度。

在示范性n型整流器中，所述外延層中的漂移區(qū)131是n型；且主體區(qū)160及區(qū)180由p型摻雜劑主導。與所述mosfet的摻雜劑類型相反，區(qū)170也由p型摻雜劑主導。

圖1中的元件153(其在所述mosfet中是電絕緣元件)不存在于所述整流器結(jié)構(gòu)處，因此金屬層190與柵極溝槽150中的多晶硅152直接電接觸。金屬層190是所述整流器的陽極且所述襯底是陰極。整流器領(lǐng)域的技術(shù)人員已知所述整流器的操作理論且其還可改變所述摻雜劑的所述極性以遵循本發(fā)明制作p型整流器。

實例3肖特基(schottky)二極管

替代地，圖1描繪另一示范性功率裝置-肖特基二極管的示意圖，其可與如實例1中所描述的mosfet或與如實例2中所描述的整流器或與兩者共存。肖特基二極管是兩端子單向裝置，類似于實例2中的整流器。常見肖特基二極管由硅制成。在圖1中，所述肖特基二極管的陽極190是對金屬硅化物材料(例如硅化鉑)做歐姆接觸的金屬元件。所述陰極是對n型硅區(qū)120做歐姆接觸的金屬元件。所述金屬硅化物與n型硅的界面形成允許電流僅在一個方向上在所述陽極與所述陰極之間通過的肖特基勢壘。

為表示肖特基二極管，圖1中的區(qū)131、160、170及180全部是由n型摻雜劑主導的半導體區(qū)。層120是n型襯底，且130是n型外延層。可使用一或多個離子植入步驟而同時形成區(qū)160、170、及180，因此在所述區(qū)之間可不存在可檢測的邊界。在此示范性肖特基二極管裝置中，可缺乏柵極結(jié)構(gòu)150及其相關(guān)聯(lián)組件153、151及152。

實例4柵極溝槽結(jié)構(gòu)的形成

圖2、3及4描繪形成柵極結(jié)構(gòu)200的示范性過程的示意圖。

圖2描繪在將多晶硅膜252沉積于柵極溝槽150中及于芯片表面132上之后的經(jīng)部分完成的柵極結(jié)構(gòu)。在所述過程流程的此點處，存在覆蓋柵極溝槽150的肩部的硬掩模層210，且用電介質(zhì)層151為所述溝槽壁加襯里，電介質(zhì)層151還形成于硬掩模210上。在此示范性柵極結(jié)構(gòu)中，所述柵極溝槽的所述深度是約1微米。硬掩模210界定所述柵極且在所述蝕刻過程期間保護所述柵極周圍的區(qū)域中的硅。在此實例中，所述硬掩模之間的間隙211(其是柵極溝槽的寬度)是約0.45微米。在此實例中，電介質(zhì)材料151是cvd二氧化硅。針對此功率裝置(其柵極經(jīng)設(shè)計以經(jīng)受約20伏特)，二氧化硅151的厚度經(jīng)挑選為約0.1微米。在形成柵極電介質(zhì)151的情況下，所述溝槽的所述開口減小到約0.25微米。還可使用熱氧化物以為柵極溝槽壁加襯里。

在隨后步驟中，以導電材料152填充所述溝槽，導電材料152在所述過程完成時將為所述柵極電極的部分。在此實例中，所述導電材料是經(jīng)摻雜多晶硅且如所沉積的所述多晶硅膜的厚度是約0.3微米。所述多晶硅膜應(yīng)完全填充柵極溝槽150。如果所述經(jīng)沉積多晶硅在所述溝槽的中央處留下縫線或孔，那么其將不影響經(jīng)完成裝置的操作。

圖3描繪在所述過程流程的隨后點處的圖2的裝置。在此點處，已從氧化物210的頂部及從溝槽150的開口移除所述經(jīng)沉積多晶硅。元件152是在所述移除步驟之后所述溝槽中的多晶硅的剩余者，且多晶硅152的頂部可從表面132凹入。此移除步驟是高度優(yōu)選的且其基本上不減少芯片表面132上的二氧化硅膜。

此步驟之后是另一二氧化硅層310的沉積，其在芯片表面132上方增加所述二氧化物膜的厚度且填充多晶硅152上方的溝槽150中的所述空隙，基本上在所述芯片上方形成平坦表面。沉積于所述芯片的頂部處的二氧化硅的厚度是約0.3微米，因此其再次完全填充所述溝槽，如多晶硅在先前過程步驟進行填充那樣中。如果所述經(jīng)沉積氧化物留下縫隙或孔，那么其將不影響所述經(jīng)完成裝置的操作。

圖4描繪在已部分移除芯片表面132上的所述氧化膜及所述柵極溝槽之后的柵極溝槽結(jié)構(gòu)。留于芯片表面132與柵極溝槽150上的氧化膜410是足夠厚的，使得在下列硅蝕刻步驟中，硬掩模310可遮蔽柵極溝槽150中的多晶硅152使其免遭蝕刻。

在實例4的過程中，二氧化硅膜經(jīng)排他地使用，熱生長或通過化學氣相沉積(cvd)沉積，或兩者。然而，也可使用其它電介質(zhì)材料(例如氮化硅或氮氧化硅)。

實例5場板溝槽結(jié)構(gòu)的形成

圖5及6描繪形成示范性場板結(jié)構(gòu)500的過程的示意圖。

圖5描繪兩步驟蝕刻過程的第一蝕刻步驟之后的所述過程流程的一點處的場板結(jié)構(gòu)。在所述過程的此點處，沉積于場板溝槽140中的多晶硅膜與如圖2中所描繪的多晶硅膜252從柵極溝槽150的移除同時完全移除。為多晶硅膜252下方的場溝槽的所述壁加襯里的二氧化硅也與如圖4中所描繪的所述氧化膜從所述硅芯片的頂部的移除同時移除。

在圖5中所描繪的結(jié)構(gòu)中，存在從場板溝槽540的邊緣的二氧化硅膜510的橫向凹部543。這是各向同性的氧化物蝕刻步驟的結(jié)果，使用所述氧化物蝕刻步驟，從所述頂部以及從場板溝槽540的所述邊緣以約相等速率移除所述氧化物。凹部543暴露未由氧化膜510覆蓋的肩部表面的一部分。

所述兩步驟蝕刻過程的所述第二及最后蝕刻步驟類似于所述第一及初始蝕刻步驟，因為所述蝕刻動作是高度方向性的。因為氧化膜510暴露所述場板溝槽的肩部543的一部分，所以將以約相同于場板溝槽540的底部處的硅的速率而蝕刻且移除經(jīng)暴露的硅。因此，所述向下蝕刻動作產(chǎn)生凸起邊緣143特征且凸起邊緣143及所述場板溝槽的底部以相同速率前進直到完成所述蝕刻過程且所述場板溝槽的深度達到所述預定深度為止。

應(yīng)注意，因為所述反應(yīng)性離子蝕刻是高度方向性的，所以所述凸起邊緣與所述場板溝槽的所述底部之間的距離544維持于所述蝕刻結(jié)束時。換句話來說，距離544在如圖5中所描繪的所述第二蝕刻步驟的初始時與在如圖6中所描繪的所述步驟的完成時是大致相同的。且此距離大致相同于柵極溝槽150的所述深度。

圖6描繪所述過程流程的隨后點處的場板結(jié)構(gòu)。在此點處，第二次且最后一次蝕刻所述場板，且所述場板已達到所設(shè)計的深度149。用電介質(zhì)膜141為場溝槽的壁644及645及底部表面643加襯里。在此實例中，所述膜是二氧化硅。且導電材料142填充所述場板溝槽。

因為所述場板溝槽的寬度144(參見圖1)寬于所述柵極溝槽的寬度154，所以所述場板溝槽將歸因于所述第一及初始蝕刻步驟處的微加載效應(yīng)而在一定程度上比所述柵極溝槽更快地蝕刻。在本文件的上下文中，意識到但忽略此效應(yīng)且通過逼近而使所述柵極溝槽的深度在所述第一蝕刻步驟之后等于所述場板溝槽的蝕刻深度。

實例6形成場板溝槽的替代方法

圖7及圖8描繪形成場板溝槽的替代方法的示意圖。在圖5中所描述的方法中，通過使用各向同性蝕刻過程而部分移除所述經(jīng)覆蓋區(qū)域上的所述氧化膜(其導致凹入肩部543)而產(chǎn)生蝕刻掩模510；在實例6中，使用各向異性蝕刻過程而產(chǎn)生蝕刻掩模710，其使氧化物維持于所述場板溝槽的壁上。

圖7描繪硬掩模710及711的形成，在此實例中硬掩模710及711是二氧化硅。覆蓋所述場板的肩部的硬掩模部分710的厚度是在所述第一蝕刻步驟(其也從場板溝槽740的底部移除所有二氧化硅)之后的原始硬掩模、柵極氧化物及經(jīng)沉積氧化物的積累的剩余者。

覆蓋所述場板溝槽的邊緣壁741的蝕刻掩模711是柵極氧化物151及經(jīng)沉積二氧化硅層310的積累。在此實例中，硬掩模711的厚度是約0.4微米厚，其大致相同于硬掩模710的厚度。

在所述第二蝕刻步驟開始時芯片表面132與場板溝槽740的底部之間的距離744大致相同于柵極溝槽150的深度。因為所述場板溝槽的寬度144(參見圖1)寬于所述柵極溝槽的寬度154，所以所述場板溝槽將歸因于所述第一及初始蝕刻步驟處的微加載效應(yīng)而在一定程度上比所述柵極溝槽更快地蝕刻。在本文件的上下文中，識別但忽略此效應(yīng)且通過逼近而使所述柵極溝槽的所述深度在所述第一蝕刻步驟之后等于所述場板溝槽的所述蝕刻深度。

在所述兩步驟蝕刻過程的所述第二及最后步驟期間，僅未由氧化物元件711覆蓋的所述場板溝槽的所述部分被蝕刻。在此實例中，凸起邊緣143是由蝕刻掩模711覆蓋的所述場板溝槽的底部部分。且凸起邊緣143與所述溝槽的頂部之間的距離在所述第二且最后蝕刻期間被維持且等于所述柵極溝槽的深度。

圖8描繪在完成所述場板溝槽的所述第二且最后蝕刻之后的所述過程的隨后點處的場板溝槽。在所述第二蝕刻步驟之后，用電介質(zhì)材料141層為所述場板溝槽加襯里。在此實例中，所述襯里是二氧化硅。由于此示范性結(jié)構(gòu)經(jīng)設(shè)計以經(jīng)受達100伏特，所以所述二氧化硅的厚度經(jīng)選擇為0.6到0.8微米。

最后，所述場板溝槽由導電材料142填充以用于電連接所述裝置的其它節(jié)點。在此實例中，所述導電材料是經(jīng)摻雜多晶硅。也可代替或組合使用其它導電材料(例如金屬)。

實例9光掩模

圖9描繪體現(xiàn)本發(fā)明的一些方面的溝槽掩模的一部分。圖9描繪經(jīng)交錯的具有寬度954的柵極溝槽950及具有寬度944的場板溝槽940的重復圖案。寬度944及954的差異是代表性的。

半導體制造中使用的傳統(tǒng)光掩模由具有形成(例如)柵極溝槽950及場板溝槽940的不透明圖案的鉻金屬的石英襯底制成。隨著所述特征大小縮減，鉻及石英光掩模由其它技術(shù)替換以在半導體晶片上產(chǎn)生圖案。一種此技術(shù)是電子束寫入，其中使用由主計算機而引導的電子束而將所述圖案直接“寫入”于散布于晶片上的光致抗蝕劑上。

即使圖9描繪同時產(chǎn)生兩組溝槽的傳統(tǒng)光掩模的部分，但是本發(fā)明可適用于更新的技術(shù)(例如電子束寫入)，因為只要所述兩組溝槽在一個光刻步驟被圖案化，那么將無需使一個圖案與另一圖案對準且因此所述兩組溝槽之間的未對準實際上被消除。