本發(fā)明涉及半導(dǎo)體工藝技術(shù)領(lǐng)域，尤其涉及一種具有淺溝槽隔離結(jié)構(gòu)的器件及其制造方法。

背景技術(shù)：

在FinFET(Fin Field-Effect Transistor，鰭式場(chǎng)效應(yīng)晶體管)器件制造工藝中，通常采用STI(Shallow Trench Isolation，淺溝槽隔離)工藝對(duì)器件區(qū)域及晶體管進(jìn)行隔離。為了達(dá)到更好的隔離效果，對(duì)邏輯單元之間的STI厚度要求較高，而各鰭片之間的STI厚度要求較低。然而在諸如14nm工藝的小尺寸器件制造中，器件中的晶體管密度大，用于定義NMOS(N-Mental-Oxide-Semiconductor，N型金屬氧化物半導(dǎo)體)區(qū)域的NSR(NMOS Si Recess，NMOS硅槽)和用于定于PMOS(P-Mental-Oxide-Semiconductor，P型金屬氧化物半導(dǎo)體)區(qū)域的PSR(PMOS Si Recess，PMOS硅槽)會(huì)出現(xiàn)重疊(Overlapping)，會(huì)引起各邏輯單元之間的STI被二次刻蝕，造成最終得到的邏輯單元之間STI厚度變薄，影響了器件的隔離效果。

以圖1所示的SRAM(Static Random Access Memory，靜態(tài)隨機(jī)存儲(chǔ)器)100為例，SRAM 100包括第一NMOS區(qū)域101、第一PMOS區(qū)域102和第二NMOS區(qū)域103，其中第一NMOS區(qū)域101包括晶體管PD1和PG1，第一PMOS區(qū)域102包括晶體管PU1和PU2。第一NMOS區(qū)域101的NSR與第一PMOS區(qū)域102的PSR發(fā)生重疊，重疊部分為第一重疊區(qū)域104。圖2示出了圖1中SRAM100沿A-A’方向的截面圖，如圖2所示，其中第一隔離區(qū)111為第一NMOS區(qū)域101和第一PMOS區(qū)域102之間的STI，第二隔離區(qū)112是各鰭片之間的STI，鰭片106和107為晶體管PD1的鰭片，鰭 片108為晶體管PU1的鰭片，由于存在第一重疊區(qū)域104(圖2未示出)，造成第一隔離區(qū)111被二次刻蝕，得到的第一隔離區(qū)111的厚度變薄，若第一隔離區(qū)111的厚度較薄，會(huì)使得隨后對(duì)鰭片進(jìn)行離子注入時(shí)，N+/P+離子通過第一隔離區(qū)111進(jìn)入襯底，影響了器件的隔離效果和降低器件性能。因此提高邏輯單元之間STI的厚度成為一個(gè)重要的關(guān)注點(diǎn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的發(fā)明人發(fā)現(xiàn)了上述現(xiàn)有技術(shù)中存在問題，并因此針對(duì)上述問題中的至少一個(gè)問題提出了一種新的技術(shù)方案。

本發(fā)明的一個(gè)目的是提供一種具有淺溝槽隔離結(jié)構(gòu)的器件及其制造方法。

根據(jù)本發(fā)明的一個(gè)方面，提供了一種具有淺溝槽隔離結(jié)構(gòu)的器件制造方法，包括：

提供半導(dǎo)體襯底，半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，第一區(qū)域和第二區(qū)域上具有鰭片，鰭片頂部覆蓋有硬掩膜層；

在半導(dǎo)體襯底上形成第一介質(zhì)層；

在半導(dǎo)體襯底上形成具有第一開口的第一掩膜層，第一開口位于第一區(qū)域和第二區(qū)域之間；

在第一介質(zhì)層靠近第一開口頂部的部分注入改性離子，去除第一掩膜層；

刻蝕第一介質(zhì)層，在第一開口位置形成第一隔離區(qū)，以及在第一區(qū)域或第二區(qū)域中鰭片之間形成第二隔離區(qū)。

可選的，第一隔離區(qū)厚度大于第二隔離區(qū)厚度。

可選的，在第一介質(zhì)層靠近第一開口頂部的部分注入改性離子，去除第一掩膜層包括：采用離子注入工藝，將改性離子注入第一介質(zhì)層靠近第一開口頂部的部分；去除第一掩膜層并退火。

可選的，改性離子為Si、N或C中的一種。

可選的，改性離子注入第一介質(zhì)層靠近第一開口頂部的部分的厚 度為800-1500埃。

可選的，在半導(dǎo)體襯底上形成第一介質(zhì)層包括：在半導(dǎo)體襯底上形成第一介質(zhì)層，第一介質(zhì)層覆蓋鰭片；化學(xué)機(jī)械平坦化第一介質(zhì)層。

可選的，利用流體化學(xué)汽相淀積工藝在半導(dǎo)體襯底上形成第一介質(zhì)層。

可選的，在化學(xué)機(jī)械平坦化第一介質(zhì)層之后，刻蝕第一介質(zhì)層，直至暴露硬掩膜層。

可選的，在半導(dǎo)體襯底上形成第一介質(zhì)層的步驟之前包括：在半導(dǎo)體襯底和鰭片側(cè)壁上形成線形氧化層。

可選的，在刻蝕第一介質(zhì)層之后，去除硬掩膜層。

根據(jù)本發(fā)明的一個(gè)方面，提供了一種具有淺溝槽隔離結(jié)構(gòu)的器件，包括：半導(dǎo)體襯底，半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，第一區(qū)域和第二區(qū)域上具有鰭片；其中，

第一區(qū)域和第二區(qū)域之間形成有第一隔離區(qū)；

第一隔離區(qū)頂部具有改性離子；

第一區(qū)域或第二區(qū)域中鰭片之間形成有第二隔離區(qū)。

可選的，第一隔離區(qū)厚度大于第二隔離區(qū)厚度。

可選的，改性離子為Si、N或C中的一種。

可選的，改性離子在第一隔離區(qū)的厚度為800-1500埃。

可選的，半導(dǎo)體襯底和鰭片側(cè)壁形成有線形氧化層。

本發(fā)明的一個(gè)優(yōu)點(diǎn)在于，通過在第一介質(zhì)層靠近第一開口頂部的部分注入改性離子，降低了第一開口處第一介質(zhì)層的刻蝕速率，使得形成的第一隔離區(qū)的厚度更大，改善了器件隔離效果，提高了器件性能。

通過以下參照附圖對(duì)本發(fā)明的示例性實(shí)施例的詳細(xì)描述，本發(fā)明的其他特征及其優(yōu)點(diǎn)將會(huì)變得清楚。

附圖說明

構(gòu)成說明書的一部分的附圖描述了本發(fā)明的實(shí)施例，并且連同說 明書一起用于解釋本發(fā)明的原理。

參照附圖，根據(jù)下面的詳細(xì)描述，可以更加清楚地理解本發(fā)明，其中：

圖1示意性地示出現(xiàn)有技術(shù)中具有淺溝槽隔離結(jié)構(gòu)的器件的平面圖。

圖2示意性地示出現(xiàn)有技術(shù)中具有淺溝槽隔離結(jié)構(gòu)的器件的截面圖。

圖3示出根據(jù)本發(fā)明的具有淺溝槽隔離結(jié)構(gòu)的器件制造方法的一個(gè)實(shí)施例的流程圖。

圖4示出根據(jù)本發(fā)明的具有淺溝槽隔離結(jié)構(gòu)的器件制造方法的另一個(gè)實(shí)施例的流程圖。

圖5A-圖5I示意性地示出根據(jù)本發(fā)明的具有淺溝槽隔離結(jié)構(gòu)的器件制造方法的一個(gè)實(shí)施例的各個(gè)階段的截面圖。

具體實(shí)施方式

現(xiàn)在將參照附圖來詳細(xì)描述本發(fā)明的各種示例性實(shí)施例。應(yīng)注意到：除非另外具體說明，否則在這些實(shí)施例中闡述的部件和步驟的相對(duì)布置、數(shù)字表達(dá)式和數(shù)值不限制本發(fā)明的范圍。

同時(shí)，應(yīng)當(dāng)明白，為了便于描述，附圖中所示出的各個(gè)部分的尺寸并不是按照實(shí)際的比例關(guān)系繪制的。

以下對(duì)至少一個(gè)示例性實(shí)施例的描述實(shí)際上僅僅是說明性的，決不作為對(duì)本發(fā)明及其應(yīng)用或使用的任何限制。

對(duì)于相關(guān)領(lǐng)域普通技術(shù)人員已知的技術(shù)、方法和設(shè)備可能不作詳細(xì)討論，但在適當(dāng)情況下，所述技術(shù)、方法和設(shè)備應(yīng)當(dāng)被視為授權(quán)說明書的一部分。

在這里示出和討論的所有示例中，任何具體值應(yīng)被解釋為僅僅是示例性的，而不是作為限制。因此，示例性實(shí)施例的其它示例可以具有不同的值。

應(yīng)注意到：相似的標(biāo)號(hào)和字母在下面的附圖中表示類似項(xiàng)，因此， 一旦某一項(xiàng)在一個(gè)附圖中被定義，則在隨后的附圖中不需要對(duì)其進(jìn)行進(jìn)一步討論。

圖3示出根據(jù)本發(fā)明的具有淺溝槽隔離結(jié)構(gòu)的器件制造方法的一個(gè)實(shí)施例的流程圖。

如圖3所示，在步驟302，提供半導(dǎo)體襯底，半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，第一區(qū)域和第二區(qū)域上具有鰭片，鰭片頂部覆蓋有硬掩膜層。第一區(qū)域和第二區(qū)域可以分別是NMOS區(qū)域和PMOS區(qū)域，在第一區(qū)域和第二區(qū)域上具有鰭片，鰭片頂部覆蓋的硬掩膜層可以是氮化硅，或者本領(lǐng)域技術(shù)人員所知的其它硬掩膜層的材料。

步驟304，在半導(dǎo)體襯底上形成第一介質(zhì)層。第一介質(zhì)層可以由二氧化硅淀積形成。在一個(gè)實(shí)施例中，可以采用流體化學(xué)氣相淀積工藝(Flowable Chemical Vapor Deposition，F(xiàn)CVD)在半導(dǎo)體襯底上形成第一介質(zhì)層覆蓋鰭片，然后進(jìn)行化學(xué)機(jī)械平坦化(Chemical-Mechanical Planarization，CMP)。之后刻蝕第一介質(zhì)層，直至暴露硬掩膜層。

步驟306，在半導(dǎo)體襯底上形成具有第一開口的第一掩膜層，第一開口位于第一區(qū)域和第二區(qū)域之間。第一掩膜層可以是光致抗蝕劑，或者本領(lǐng)域技術(shù)人員所知的其它可作為掩膜層的材料。

步驟308，在第一介質(zhì)層靠近第一開口頂部的部分注入改性離子，去除第一掩膜層。改性離子可以是Si、N或C中的一種，也可以是本領(lǐng)技術(shù)人員所知的其它可降低刻蝕速率的改性離子。在一個(gè)實(shí)施例中，采用離子注入工藝，將改性離子注入第一介質(zhì)層靠近第一開口頂部的部分的厚度為800-1500埃，去除第一掩膜層并退火。

步驟310，刻蝕第一介質(zhì)層，在第一開口位置形成第一隔離區(qū)，以及在第一區(qū)域或第二區(qū)域中鰭片之間形成第二隔離區(qū)。經(jīng)刻蝕后，在第一開口位置形成第一隔離區(qū)，用于隔離第一區(qū)域和第二區(qū)域；在第一區(qū)域或第二區(qū)域中鰭片之間形成第二隔離區(qū)，用于隔離各NMOS或PMOS。在一個(gè)實(shí)施例中，得到的第一隔離區(qū)厚度大于第二隔離區(qū)厚度。

圖3所示的實(shí)施例，通過在第一介質(zhì)層靠近第一開口頂部的部分注入改性離子，降低了第一開口處第一介質(zhì)層的刻蝕速率，使得形成的第一隔離區(qū)的厚度更大，改善了器件隔離效果，提高了器件性能。

圖4示出根據(jù)本發(fā)明的具有淺溝槽隔離結(jié)構(gòu)的器件制造方法的另一個(gè)實(shí)施例的流程圖。其中步驟402-410與圖3中步驟302-310相同或類似，在步驟402和步驟404之間，還包括步驟403，在半導(dǎo)體襯底和鰭片側(cè)壁上形成線形氧化層，用于修復(fù)通過刻蝕形成鰭片過程中造成的損傷。

在步驟410之后還包括步驟412，去除硬掩膜層。

圖4所示的實(shí)施例，通過在半導(dǎo)體襯底和鰭片側(cè)壁上形成線形氧化層，修復(fù)了通過刻蝕形成鰭片過程中造成的損傷，進(jìn)一步提高了器件的性能。

圖5A-圖5I示意性地示出根據(jù)本發(fā)明的具有淺溝槽隔離結(jié)構(gòu)的器件制造方法的一個(gè)實(shí)施例的各個(gè)階段的截面圖。

如圖5A所示，提供半導(dǎo)體襯底，半導(dǎo)體襯底具有第一區(qū)域501和第二區(qū)域502，第一區(qū)域501上具有鰭片503和鰭片504，第二區(qū)域502上具有鰭片505。第一區(qū)域501和第二區(qū)域502可以分別是NMOS區(qū)域和PMOS區(qū)域，鰭片503、504和505頂部覆蓋有硬掩膜層506，硬掩膜層材料可以是SiN，或者本領(lǐng)域技術(shù)人員所知的其他硬掩膜層的材料。

可選的，如圖5B所示，在第一區(qū)域501、第二區(qū)域502上和鰭片503、504、505的側(cè)壁上形成線形氧化層507，用于修復(fù)通過刻蝕形成鰭片的過程中造成的損傷。形成的器件結(jié)構(gòu)如圖5B所示，在第一區(qū)域501、第二區(qū)域502以及鰭片503、504和505的側(cè)壁上覆蓋有線形氧化層507，鰭片503、504和505頂部覆蓋有硬掩膜層506。

如圖5C所示，在襯底上形成第一介質(zhì)層508。第一介質(zhì)層508可以由二氧化硅淀積形成，覆蓋鰭片503、504和505并進(jìn)行化學(xué)機(jī)械平坦化。形成的器件結(jié)構(gòu)如圖5C所示，第一介質(zhì)層508在半導(dǎo)體襯底上，覆蓋鰭片503、504和505以及硬掩膜層506。

可選的，可以采用FCVD工藝淀積第一介質(zhì)層508。

如圖5D所示，刻蝕第一介質(zhì)層508，直至暴露硬掩膜層506。形成的器件結(jié)構(gòu)如圖5D所示，在第一介質(zhì)層508之上暴露有硬掩膜層506。

如圖5E所示，在襯底上形成具有第一開口510的第一掩膜層509，從而暴露第一區(qū)域501和第二區(qū)域502之間的第一介質(zhì)層508。第一掩膜層509可以是光致抗蝕劑，或者本領(lǐng)域技術(shù)人員所知的其他可作為掩膜層的材料。形成的器件結(jié)構(gòu)如圖5E所示，第一掩膜層509覆蓋在第一介質(zhì)層508之上，并具有第一開口510。第一開口510位于第一區(qū)域501和第二區(qū)域502之間，暴露該區(qū)域的第一介質(zhì)層508。

如圖5F所示，在第一介質(zhì)層508靠近第一開口510頂部的部分注入改性離子。例如，可以采用離子注入工藝，注入Si、N或C等改性離子中的一個(gè)，本領(lǐng)域技術(shù)人員所知的其它可降低刻蝕速率的改性離子。形成的器件結(jié)構(gòu)如圖5F所示，在第一介質(zhì)層508靠近第一開口510頂部的部分注入有改性離子。

如圖5G所示，去除第一掩膜層509并退火。形成的器件結(jié)構(gòu)如圖5G所示，得到的離子注入Si、N或C的厚度為800-1500埃。

如圖5H所示，刻蝕第一介質(zhì)層508，在第一開口510位置形成第一隔離區(qū)511，用于隔離第一區(qū)域501和第二區(qū)域502；在鰭片之間形成第二隔離區(qū)512，用于第一/第二區(qū)域中各NMOS/PMOS之間的隔離。其中，第一隔離區(qū)511厚度大于第二隔離區(qū)512。由于第一介質(zhì)層508靠近第一開口510頂部的部分注入有改性離子，因此該區(qū)域刻蝕速率低于第一介質(zhì)層508的其他區(qū)域。形成的器件結(jié)構(gòu)如圖5H所示，在第一區(qū)域501和第二區(qū)域502之間形成有第一隔離區(qū)511，各鰭片之間形成有第二隔離區(qū)512，其中第一隔離區(qū)511厚度大于第二隔離區(qū)512，各鰭片頂部覆蓋有硬掩膜層506。

如圖5I所示，去除硬掩膜層506。形成的器件結(jié)構(gòu)如圖5I所示，在第一區(qū)域501和第二區(qū)域502之間形成有第一隔離區(qū)511，各鰭片之間形成有第二隔離區(qū)512，其中第一隔離區(qū)511厚度大于第二隔離 區(qū)512。之后，可以使用本領(lǐng)域技術(shù)人員所知的方法，對(duì)鰭片503、504和505進(jìn)行N+/P+離子注入等步驟，完成器件的制作。

在圖5A-5I所示的實(shí)施例中，通過在第一介質(zhì)層508靠近第一開口510頂部的部分注入改性離子，降低了第一開口510處第一介質(zhì)層508的刻蝕速率，使得形成的第一隔離區(qū)511的厚度更大，改善了器件隔離效果。得到的器件結(jié)構(gòu)如5I所示，第一區(qū)域501和第二區(qū)域502之間形成有第一隔離區(qū)511，第一隔離區(qū)511頂部具有改性離子，第區(qū)域501和第二區(qū)域502上各鰭片之間形成有第二隔離區(qū)512，其中第一隔離區(qū)511厚度大于第二隔離區(qū)512的厚度，可選的，在襯底頂部和各鰭片側(cè)壁覆蓋有線形氧化層507。采用本公開的具有淺溝槽隔離結(jié)構(gòu)的器件，能夠在之后對(duì)鰭片進(jìn)行離子注入的過程中，避免N+/P+離子通過第一隔離區(qū)511進(jìn)入襯底，提高了器件性能。

至此，已經(jīng)詳細(xì)描述了根據(jù)本公開實(shí)施例的具有淺溝槽隔離結(jié)構(gòu)的器件及其制造方法。為了避免遮蔽本公開的構(gòu)思，沒有描述本領(lǐng)域所公知的一些細(xì)節(jié)，本領(lǐng)域技術(shù)人員根據(jù)上面的描述，完全可以明白如何實(shí)施這里公開的技術(shù)方案。另外，本說明書公開所教導(dǎo)的各實(shí)施例可以自由組合。本領(lǐng)域的技術(shù)人員應(yīng)該理解，可以對(duì)上面說明的實(shí)施例進(jìn)行多種修改而不脫離如所附權(quán)利要求限定的本公開的精神和范圍。