本發(fā)明的實(shí)施例一般而言是有關(guān)于半導(dǎo)體元件，特別是有關(guān)于存儲(chǔ)單元。并且，本發(fā)明是有關(guān)于制造此半導(dǎo)體元件的方法。

背景技術(shù)：

存儲(chǔ)器元件一般包括多個(gè)柵極結(jié)構(gòu)。這些柵極結(jié)構(gòu)可包括控制柵極以及位于控制柵極與基板之間的浮動(dòng)?xùn)艠O。浮動(dòng)?xùn)艠O是一般由多晶硅材料所制造的一導(dǎo)電層。浮動(dòng)?xùn)艠O并非連接于任何的電極或電源，且浮動(dòng)?xùn)艠O本身一般被絕緣材料環(huán)繞。

存儲(chǔ)單元的操作一般是取決于臨界電壓時(shí)存儲(chǔ)于浮動(dòng)?xùn)艠O中的電荷，需要用以表現(xiàn)存儲(chǔ)于這些元件中的信息。存儲(chǔ)單元的效能典型上包括影響抹除及寫入操作的速率的編程速率的效能評定等級(performance rating)。此速率典型上受限于電子能夠在不造成元件損傷的情況之下被注入(寫入)及送出(抹除)的速率。典型地，抹除及寫入操作必須能夠在施加一特定電壓之下于1毫秒(msec)之內(nèi)操作。

半導(dǎo)體工業(yè)不斷朝向更小型化及性能更佳的電子元件發(fā)展，例如是較小的存儲(chǔ)器元件。為了縮減此類元件的尺寸，在維持或改善其個(gè)別的性能(capability)時(shí)，組件的尺寸以及此類組件之間的距離可受到縮減。

申請人已對于有關(guān)制造半導(dǎo)體元件的現(xiàn)有工藝及所制得的半導(dǎo)體元件的缺失及問題進(jìn)行確認(rèn)。例如，對于閃存而言，當(dāng)存儲(chǔ)單元的尺寸受到縮減時(shí)，衍生出在維持存儲(chǔ)單元的性能及個(gè)別功能時(shí)防止尺寸的進(jìn)一步縮減的問題。當(dāng)柵極結(jié)構(gòu)的各層被制造為較小且彼此更加靠近時(shí)，來自浮動(dòng)?xùn)艠O的電荷泄露可能會(huì)增加，因而降低元件的效能。

通過努力、創(chuàng)造力及創(chuàng)新，這些已確認(rèn)的問題的其中某部分已通過發(fā)展包括于本發(fā)明中的不同實(shí)施例的方法所解決。本發(fā)明中的不同實(shí)施例詳細(xì)描述于下文中。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例因此提供制造半導(dǎo)體元件的方法，并提供由此種方法所制得的半導(dǎo)體存儲(chǔ)器元件。此方法適用于存儲(chǔ)器元件的制造，特別是尺寸縮減的存儲(chǔ)器元件。

本發(fā)明提供一種降低電荷泄露的半導(dǎo)體元件，使得柵極結(jié)構(gòu)可制作得更小且更加靠近，而沒有犧牲半導(dǎo)體元件的效能。并非刻意受到理論的束縛，通過在第一導(dǎo)電層(例如是浮動(dòng)?xùn)艠O)中形成一p-n結(jié)，穿過第二介電層(例如是多晶硅層間介電層)的電荷泄露可降低。通過降低穿過第二介電層的電荷泄露，第二介電層的厚度可減少，且/或完全由包覆第一導(dǎo)電層移除。多個(gè)柵極結(jié)構(gòu)可因此能使彼此更加靠近，能夠形成更小的半導(dǎo)體元件，而不用犧牲元件的效能。

在本發(fā)明的某些實(shí)施例中，提供一柵極結(jié)構(gòu)，柵極結(jié)構(gòu)包括一基板；沿基板配置的一第一介電層；沿第一介電層配置的一第一導(dǎo)電層；以及沿第一導(dǎo)電層配置的一第二介電層。其中第一導(dǎo)電層包括多個(gè)p型摻雜物及多個(gè)n型摻雜物。p型摻雜物及n型摻雜物可形成一p-n結(jié)于第一導(dǎo)電層中。

在本發(fā)明的一些實(shí)施例中，p型摻雜物可形成一p型摻雜物區(qū)域，且n型摻雜物可形成一n型摻雜物區(qū)域于第一導(dǎo)電層中。p型摻雜物區(qū)域可于n型摻雜物區(qū)域之上形成層于第一導(dǎo)電層中。在一些實(shí)施例中，p型摻雜物區(qū)域可物理性接觸于n型摻雜物區(qū)域。

在本發(fā)明的一實(shí)施例中，第二介電層可沿第一導(dǎo)電層的側(cè)壁配置。而在其他實(shí)施例中，一第三介電層可沿第一導(dǎo)電層的側(cè)壁配置。

本發(fā)明的一些實(shí)施例提供一種柵極結(jié)構(gòu)，此柵極結(jié)構(gòu)包括一n型摻雜物區(qū)域及一p型摻雜物區(qū)域，其中p型摻雜物區(qū)域的厚度對于n型摻雜物區(qū)域的厚度的比值可由1∶3至3∶1。

在某些實(shí)施例中，第二介電層可包括一氧化物-氮化物-氧化物層。在一些實(shí)施例中，第一導(dǎo)電層可包括多晶硅。再者，在其他實(shí)施例中，柵極結(jié)構(gòu)可還包括沿第二介電層配置的一第二導(dǎo)電層。在一些實(shí)施例中，第二導(dǎo)電層可包括多晶硅。

本發(fā)明的一方面還提供柵極結(jié)構(gòu)的制造方法，方法包括提供一基板；形成一第一介電層于基板之上；形成一第一導(dǎo)電層于第一介電層之上；形 成一n型摻雜物區(qū)域于第一導(dǎo)電層中；形成一p型摻雜物區(qū)域于第一導(dǎo)電層中；以及形成一第二介電層于第一導(dǎo)電層之上。

在某些實(shí)施例中，制造柵極結(jié)構(gòu)的方法可包括形成一n型摻雜物區(qū)域于第一導(dǎo)電層中，其中在形成p型摻雜物區(qū)域于第一導(dǎo)電層之中的步驟之前可進(jìn)行形成n型摻雜物區(qū)域于第一導(dǎo)電層中的步驟。在本發(fā)明的一些實(shí)施例中，n型摻雜物區(qū)域可通過離子注入(ion implantation)、原位形成(in-situ generation)、或其的組合的方式所形成。在本發(fā)明的某些實(shí)施例中，可形成p型摻雜物區(qū)域及n型摻雜物區(qū)域，使得p型摻雜物區(qū)域的厚度對于n型摻雜物區(qū)域的厚度的比值由1∶3至3∶1。在某些實(shí)施例中，n型摻雜物區(qū)域及p型摻雜物區(qū)域可物理性接觸于第一導(dǎo)電層中。

在本發(fā)明的一些實(shí)施例中，形成第二介電層的步驟可包括沿柵極結(jié)構(gòu)形成一平面的第二介電層。在某些實(shí)施例中，第二介電層可包括一氧化物-氮化物-氧化物層。再者，在另外的實(shí)施例中，第一導(dǎo)電層可包括多晶硅。

在本發(fā)明的實(shí)施例中，制造柵極結(jié)構(gòu)的方法可還包括形成一第二導(dǎo)電層于第二介電層之上。在一些實(shí)施例中，形成第二導(dǎo)電層的步驟包括形成一多晶硅層于第二介電層之上。

上述摘要僅提供本發(fā)明的一些示范性實(shí)施例的概述，以提供本發(fā)明的一些方面的基本理解。因此，將理解到上述示范性實(shí)施例僅為范例，且不應(yīng)理解為以此方式限制本發(fā)明的范疇或精神。將理解的是，除了此處所概述的實(shí)施例之外，本發(fā)明的范疇包含許多可能的實(shí)施例，其中有些實(shí)施例將進(jìn)一步描述于下文中。

本文中以通用的用語描述本發(fā)明，現(xiàn)在請參照下列所附附圖，附圖并不需要依據(jù)比例繪制。

附圖說明

圖1(a)繪示沿x方向的半導(dǎo)體元件的剖面圖。

圖1(b)繪示沿y方向的半導(dǎo)體元件的剖面圖。

圖1(c)繪示現(xiàn)有的半導(dǎo)體元件的剖面圖。

圖1(d)繪示根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件的剖面圖。

圖2(a)繪示沿x方向的半導(dǎo)體元件的剖面圖。

圖2(b)繪示沿y方向的半導(dǎo)體元件的剖面圖。

圖2(c)繪示現(xiàn)有的半導(dǎo)體元件的剖面圖。

圖2(d)繪示根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件的剖面圖。

圖3繪示根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件的n型摻雜物區(qū)域及p型摻雜物區(qū)域中的摻雜物濃度示意圖。

圖4(a)繪示現(xiàn)有的半導(dǎo)體元件的編程操作及根據(jù)本發(fā)明的實(shí)施例所制備的半導(dǎo)體元件的編程操作的比較示意圖。

圖4(b)繪示現(xiàn)有的半導(dǎo)體元件的抹除操作及根據(jù)本發(fā)明的實(shí)施例所制備的半導(dǎo)體元件的抹除操作的比較示意圖。

圖5繪示根據(jù)本發(fā)明的實(shí)施例所制備的半導(dǎo)體元件的逆向偏壓及正向偏壓的示意圖。

圖6(a)繪示根據(jù)本發(fā)明的實(shí)施例的包括具有n型摻雜物及p型摻雜物的導(dǎo)電層的半導(dǎo)體元件的編程速率的示意圖。

圖6(b)繪示根據(jù)現(xiàn)有的半導(dǎo)體元件的包括具有n型摻雜物于第一導(dǎo)電層中的半導(dǎo)體元件的編程速率的示意圖。

圖6(c)繪示根據(jù)現(xiàn)有的半導(dǎo)體元件的包括具有p型摻雜物于第一導(dǎo)電層中的半導(dǎo)體元件的編程速率的示意圖。

圖7繪示根據(jù)本發(fā)明的實(shí)施例所制備的半導(dǎo)體元件的編程飽和及現(xiàn)有的半導(dǎo)體元件的編程飽和的比較示意圖。

圖8繪示相比于現(xiàn)有的半導(dǎo)體元件的根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件的柵極耦合率的示意圖。

圖9繪示根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件的形成方法的流程圖。

【符號說明】

110：基板

120：第一介電層

130：第一導(dǎo)電層

140：第二介電層

150：第二導(dǎo)電層

160：淺溝槽隔離結(jié)構(gòu)

170：第三介電層

180：n型摻雜物區(qū)域

190：p型摻雜物區(qū)域

310、320、330、340、350、360、370：步驟

具體實(shí)施方式

現(xiàn)在將參照所附附圖更完整地將本發(fā)明的一些實(shí)施例描述于下文中，其中僅顯示本發(fā)明中的一些實(shí)施例，并未顯示本發(fā)明的所有的實(shí)施例。確實(shí)，發(fā)明的各種實(shí)施例可以多種不同的形式說明，且不應(yīng)被理解為限制于本文的這些實(shí)施例本身。而是，這些實(shí)施例被提供以使得本發(fā)明將符合適當(dāng)?shù)姆ǘㄐ枨蟆?/p>

說明書及所附的權(quán)利要求中所使用的單數(shù)形式「一」及「該」包括復(fù)數(shù)的表示方式，除非文中有清楚的指示。例如，「一柵極結(jié)構(gòu)」的表示方式包括多個(gè)此種柵極結(jié)構(gòu)。

除非有所指明，所有使用于說明書及權(quán)利要求中表示組成的含量、反應(yīng)條件等等的數(shù)字，應(yīng)理解為在所有情況中是受到「約」的用語所修飾。因此，除非稱為相反之意，本說明書及所附權(quán)利要求中的數(shù)值參數(shù)是近似值，能夠根據(jù)通過本發(fā)明的內(nèi)容所得的所需特性改變。

當(dāng)表示一數(shù)值或一質(zhì)量、重量、時(shí)間、體積、濃度或百分比時(shí)，本文中所使用的用語「約」是指包含由特定數(shù)量在一些實(shí)施例中±20％的變化、在一些實(shí)施例中±10％的變化、在一些實(shí)施例中±5％的變化、在一些實(shí)施例中±1％的變化、在一些實(shí)施例中±0.5％的變化、以及在一些實(shí)施例中±0.1％的變化。這些變化適用于進(jìn)行所揭露的方法。

雖然本文使用特定用語，這些用語僅用作通用及描述性的意義，并非用作限制的目的。除非用語已受到其他的定義，本領(lǐng)域中普通技術(shù)人員對于本發(fā)明所屬的如使用于本文的包括技術(shù)性及科學(xué)性的所有用語，通常理解為相同意思。將更理解的是，本領(lǐng)域中普通技術(shù)人員對于本發(fā)明所屬的這些用語(例如是定義于一般所使用的字典中的這些用語)應(yīng)理解為具有一般所能理解的涵義。將更理解的是，本領(lǐng)域中普通技術(shù)人員對于本發(fā)明所屬的這些用語(例如是定義于一般所使用的字典中的這些用語)應(yīng)理解為其在相關(guān)領(lǐng)域及本發(fā)明的內(nèi)容中具有一致的涵義。除非在本發(fā)明中有表達(dá)其他定義，這些一般所使用的用語將不被理解為理想化的或過度正式的意思。

在半導(dǎo)體產(chǎn)業(yè)中，對于存儲(chǔ)單元的尺寸的縮減需求有所增加，因此，需縮減柵極結(jié)構(gòu)的尺寸以及柵極結(jié)構(gòu)之間的空間。在現(xiàn)有的存儲(chǔ)單元中，多晶硅層間介電層及控制柵極可包覆于浮動(dòng)?xùn)艠O的周圍，以隔離浮動(dòng)?xùn)艠O且獲得足夠的柵極耦合率(gate coupling ratio)。此處所使用的「柵極耦合率」表示存儲(chǔ)元件的效能的量測，且可根據(jù)下列公式(1)被定義：

$\mathrm{GCR}=\frac{C_{\mathrm{ONO}}}{C_{\mathrm{ONO}}+C_{\mathrm{TOX}}}---\left(1\right)$

其中：

GCR＝柵極耦合率

C_ONO＝氧化物/氮化物/氧化物(ONO)介電層的電容

C_TOX＝隧穿氧化物層的電容。

對于理論上的完美的耦合而言，柵極耦合率等于100％，表示隧穿氧化物層的電容可驅(qū)近于0。合適的柵極耦合率可能約50％(0.5)或更大。一般而言，增加?xùn)艠O耦合率降低存儲(chǔ)器元件的操作電壓，且增加存儲(chǔ)器元件的速率。

當(dāng)柵極結(jié)構(gòu)的尺寸及半間距縮減，相鄰柵極之間的空間變得太小，使得多晶硅層間介電層(interpoly dielectric layer)及控制柵極無法包覆浮動(dòng)?xùn)艠O。雖然可縮減多晶硅層間介電層的厚度，然當(dāng)多晶硅層間介電層被縮減，會(huì)使穿過多晶硅層間介電層的電荷泄露增加，并降低柵極耦合率。例如，在小于某一半間距(例如是30納米(nm))的情況下，相鄰柵極之間的空間變得太小，使得多晶硅層間介電層及控制柵極二者皆無法包覆浮動(dòng)?xùn)艠O，且仍無法維持一合適的柵極耦合率。

先前技術(shù)的制備存儲(chǔ)單元的工藝已嘗試以高介電的多晶硅層間介電層取代氧化物-氮化物-氧化物基的多晶硅層間介電層，或以金屬導(dǎo)電層取代現(xiàn)有的多晶硅基的控制柵極來解決此問題。然而，這些材料較不熟悉且較不合適。其他的工藝已嘗試使用雙層量子點(diǎn)(dual-layer quantum dot)或混合式浮動(dòng)?xùn)艠O結(jié)構(gòu)(hybrid-floating gate structure)(例如是n型摻雜物多晶硅及金屬層)。然而，量子點(diǎn)的形成復(fù)雜且無法控制，且用于混合式浮動(dòng)?xùn)艠O結(jié)構(gòu)的金屬的選擇受限。

因此，本領(lǐng)域仍舊需要替代的存儲(chǔ)器元件結(jié)構(gòu)以解決多晶硅層間介電 的漏電流的問題(特別是在此種元件的尺寸更加縮減的情況下)。

本發(fā)明的發(fā)明人已發(fā)現(xiàn)，在導(dǎo)電層中(例如是在浮動(dòng)?xùn)艠O中)形成一p-n結(jié)，穿過多晶硅層間介電層的電荷泄露可能會(huì)有所減少，且可在不增加電荷泄露的情況下減少多晶硅層間介電層的厚度。如此處所使用的「p-n結(jié)」表示包括p型摻雜物的一區(qū)域以及包括n型摻雜物的一區(qū)域之間的過渡區(qū)域。在導(dǎo)電層中形成p-n結(jié)會(huì)在導(dǎo)電層中產(chǎn)生電位勢壘(potential barrier)，可能使穿過多晶硅層間介電層的電荷泄露減少。通過減少電荷泄露，可延長編程飽和(program saturation)，且可增加編程窗口(program window)。在某些實(shí)施例中，導(dǎo)電層中的p-n結(jié)能夠使得沿導(dǎo)電層的側(cè)壁的多晶硅層間介電層減少，且在一些實(shí)施例中，能夠使多晶硅層間介電層由導(dǎo)電層的側(cè)壁完全移除，并同時(shí)維持合適的柵極耦合率。在一些實(shí)施例中，本發(fā)明提供一改善的元件，無需使用不熟悉或復(fù)雜的材料、或增加復(fù)雜的工藝步驟以形成存儲(chǔ)單元。在某些實(shí)施例中，本發(fā)明提供一簡單工藝以形成能夠縮減尺寸的存儲(chǔ)單元，并同時(shí)維持合適的柵極耦合率，且同時(shí)使用現(xiàn)有的多晶硅層間介電層及控制柵極。

本文所使用的「n型摻雜物區(qū)域」表示已使用n型摻雜物(例如是磷)進(jìn)行摻雜的半導(dǎo)體元件的個(gè)別的層中的一區(qū)域?！竝型摻雜物區(qū)域」表示已使用p型摻雜物(例如是硼)進(jìn)行摻雜的半導(dǎo)體元件的個(gè)別的層中的一區(qū)域。

本文所使用的「柵極結(jié)構(gòu)」表示半導(dǎo)體元件的一組件，更特別是一存儲(chǔ)器元件。非揮發(fā)性存儲(chǔ)器表示即使電力的供應(yīng)由存儲(chǔ)器移除仍能夠存儲(chǔ)數(shù)據(jù)的半導(dǎo)體元件。非揮發(fā)性存儲(chǔ)器包括(并不限制)屏蔽只讀存儲(chǔ)器(Mask Read-Only Memory)、可編程只讀存儲(chǔ)器(Programmable Read-Only Memory)、可清除編程只讀存儲(chǔ)器(Erasable Programmable Read-Only Memory)、電子式可清除編程只讀存儲(chǔ)器(Electrically Erasable Programmable Read-Only Memory)、及閃存(例如是與非(NAND)與或非(NOR)元件)。

圖1(a)及圖1(b)繪示根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件的剖面圖。圖1(a)提供沿x方向的半導(dǎo)體元件的剖面圖。圖1(b)提供沿y方向的半導(dǎo)體元件的剖面圖。如圖1(a)及圖1(b)所示，半導(dǎo)體元件可包括一基板110、 沿基板配置的一第一介電層120、及沿第一介電層配置的一第一導(dǎo)電層130。在此實(shí)施例中，半導(dǎo)體元件還包括沿第一導(dǎo)電層130配置的一第二介電層140以及沿第二介電層140配置的一第二導(dǎo)電層150。圖1(a)的實(shí)施例還包括一淺溝槽隔離(Shallow Trench Isolation，STI)結(jié)構(gòu)160。一般而言，淺溝槽隔離是通過側(cè)壁及底部所定義，且包括介電材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意組合)。圖1(a)的實(shí)施例另外包括配置于淺溝槽隔離之上的一第三介電層170。

基板可包括任何底層的材料或其上方可能形成元件、電路、外延層(epitaxial layer)、或半導(dǎo)體的材料。一般而言，基板可用于定義半導(dǎo)體元件之下的一層或多層，或甚至形成半導(dǎo)體元件的基底層。并不用于限制，基板可包括硅、摻雜硅(doped silicon)、鍺(germanium)、鍺化硅(silicon germanium)、半導(dǎo)體化合物、或其他半導(dǎo)體材料。

為了形成如圖1(a)及圖1(b)所示的半導(dǎo)體元件，一第一介電層可形成于基板上。第一介電層可包括任何合適的介電材料，例如是氧化硅、氮化硅、氮氧化硅、或其的任意組合。在某些實(shí)施例中，第一介電層可包括一氧化物-氮化物-氧化物(ONO)層。第一介電層可通過任何合適的沉積工藝(例如是化學(xué)氣相沉積(Chemical Vapor Deposition，CVD)或旋涂式介電工藝(spin-on dielectric processing))所形成。在某些實(shí)施例中，第一介電層可成長于基板上。在一些實(shí)施例中，第一介電層可稱為一隧穿氧化物層。

在一些實(shí)施例中，第一導(dǎo)電層可形成于第一介電層之上。在圖1(a)及圖1(b)的實(shí)施例中，第一導(dǎo)電層130形成于第一介電層120之上。在一些實(shí)施例中，第一導(dǎo)電層可包括多晶硅。第一導(dǎo)電層可通過任何合適的工藝(例如是化學(xué)氣相沉積或旋涂式介電工藝)所形成。

使柵極結(jié)構(gòu)成形的各個(gè)層的形成可通過任何合適的方法及任何合適的順序所形成。例如，在一些實(shí)施例中，一淺溝槽隔離結(jié)構(gòu)可在刻蝕第一導(dǎo)電層之后所形成，以形成柵極結(jié)構(gòu)。在某些實(shí)施例中，第三介電層可形成于淺溝槽隔離結(jié)構(gòu)之上，且可包括任何合適的介電材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意組合)。

在某些實(shí)施例中，第二介電材料層可形成于第一導(dǎo)電層之上。在圖1(a)及圖1(b)的實(shí)施例中，第二介電層140形成于第一導(dǎo)電層130之上。第二 介電層可包括任何合適的介電材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意組合)。在某些實(shí)施例中，第二介電層可包括氧化物-氮化物-氧化物層。第二介電層可通過任何合適的沉積工藝(例如是化學(xué)氣相沉積或旋涂式介電工藝)所形成。在某些實(shí)施例中，第二介電層可形成于元件上。當(dāng)?shù)诙殡妼游挥?個(gè)多晶硅層之間時(shí)可稱為一多晶硅層間介電層。

在一些實(shí)施例中，第二導(dǎo)電層可形成于第二介電層之上。在圖1(a)及圖1(b)的實(shí)施例中，第二導(dǎo)電層150形成于第二介電層140(例如是多晶硅層間介電層)之上。在一些實(shí)施例中，第二導(dǎo)電層可包括多晶硅。第二導(dǎo)電層可通過任何合適的工藝(例如是化學(xué)氣相沉積或旋轉(zhuǎn)涂布)所形成。

在圖1(a)及圖1(b)的實(shí)施例中，第一導(dǎo)電層可稱為一浮動(dòng)?xùn)艠O，第二導(dǎo)電層可稱為控制柵極。浮動(dòng)?xùn)艠O可被配置以于臨界電壓維持電荷。多個(gè)這些存儲(chǔ)器元件中的表示是用來確認(rèn)數(shù)據(jù)，典型上是處理系統(tǒng)所需的數(shù)據(jù)。

如圖1(c)所示，現(xiàn)有的導(dǎo)電層可包括僅有n型摻雜物的區(qū)域或僅有p型摻雜物的區(qū)域。在本發(fā)明的一些實(shí)施例中，第一導(dǎo)電層可包括n型摻雜物及p型摻雜物。在圖1(d)所示的實(shí)施例中，n型摻雜物形成一n型摻雜物區(qū)域180，n型摻雜區(qū)域180鄰接于通過p型摻雜物所形成的p型摻雜物區(qū)域190。在一些實(shí)施例中，p型摻雜物區(qū)域是于n型摻雜物區(qū)域之上形成層。在某些實(shí)施例中，可將n型摻雜物區(qū)域設(shè)置于p型摻雜物區(qū)域之下，如此使得電流在到達(dá)p型摻雜物區(qū)域之前先流經(jīng)n型摻雜物區(qū)域。例如，在一些實(shí)施例中，n型摻雜物區(qū)域相比于p型摻雜物區(qū)域可具有較低的電位，如此將n型摻雜物區(qū)域設(shè)置于p型摻雜物區(qū)域之下，會(huì)在n型摻雜物區(qū)域及p型摻雜物區(qū)域之間的結(jié)產(chǎn)生一較高的電位勢壘。并非刻意受到理論的束縛，靠近p型摻雜物區(qū)域(具有高于n型摻雜物區(qū)域的電位)的n型摻雜物區(qū)域的位置可產(chǎn)生電位勢壘，如此可防止流經(jīng)導(dǎo)電層的電流穿過第二介電層而泄漏。在一些實(shí)施例中，n型摻雜物區(qū)域可物理性接觸p型摻雜物區(qū)域。在某些實(shí)施例中，導(dǎo)電層可包括一個(gè)或多個(gè)n型摻雜物區(qū)域，例如是多個(gè)n型摻雜物區(qū)域，且導(dǎo)電層可包括一個(gè)或多個(gè)p型摻雜物區(qū)域，例如是多個(gè)p型摻雜物區(qū)域。其中，一個(gè)或多個(gè)n型摻雜物區(qū)域鄰接于p型摻雜物區(qū)域，使得p-n結(jié)被形成。

一個(gè)或多個(gè)n型摻雜物區(qū)域及一個(gè)或多個(gè)p型摻雜物區(qū)域可具有任何合適的厚度，只要至少一n型摻雜物區(qū)域及一p型摻雜物區(qū)域在導(dǎo)電層之中產(chǎn)生一電位勢壘。在某些實(shí)施例中，n型摻雜物區(qū)域的厚度對于p型摻雜物區(qū)域的厚度的比值可由約1∶5至5∶1，例如是約1∶4至4∶1、1∶3至3∶1、或1∶2至2∶1。在某些實(shí)施例中，優(yōu)選的是n型摻雜物區(qū)域的厚度對于p型摻雜物區(qū)域的厚度的比值可由約1∶3至3∶1。例如，n型摻雜物區(qū)域的厚度可約300埃p型摻雜物區(qū)域的厚度可約在其他實(shí)施例中，n型摻雜物區(qū)域的厚度可約p型摻雜物區(qū)域的厚度可約在一些實(shí)施例中，n型摻雜物區(qū)域的厚度是約在某些實(shí)施例中，當(dāng)n型摻雜物區(qū)域的厚度在此范圍之外，n型摻雜物可能容易被耗盡。

n型摻雜物區(qū)域及p型摻雜物的厚度的總和可為任何合適的厚度(在導(dǎo)電層中能夠產(chǎn)生電位勢壘的厚度)。例如，在某些實(shí)施例中，鄰接的n型摻雜物區(qū)域及p型摻雜物區(qū)域的厚度的總和可由約至例如是由約至或由約至在某些實(shí)施例中，第一導(dǎo)電層中的一個(gè)或多個(gè)n型摻雜物區(qū)域及一個(gè)或多個(gè)p型摻雜物區(qū)域的厚度的總和可能是約

n型摻物區(qū)域的濃度及p型摻雜物區(qū)域的濃度可以是任何合適的濃度，使得導(dǎo)電層中的至少一n型摻雜物區(qū)域及一p型摻雜物區(qū)域之間形成一勢壘。例如，在某些實(shí)施例中，濃度可能是大于約1×10¹⁹cm^-3。在一些實(shí)施例中，取決于沿垂直軸的位置，摻雜物的濃度可大于1×10¹⁹cm^-3。例如，在一些實(shí)施例中，n型摻雜物的濃度可大于1×10¹⁹cm^-3，且可能降低至更接近p型摻雜物區(qū)域。在一些實(shí)施例中，p型摻雜物的濃度可大于1×10¹⁹cm^-3，且可能降低至更接近n型摻雜物區(qū)域。本發(fā)明的一實(shí)施例繪示于圖3中。圖3繪示n型摻雜物區(qū)域中及p型摻雜物區(qū)域中的摻雜物濃度。在此實(shí)施例中，n型摻雜物區(qū)域及p型摻雜物區(qū)域位于隧穿氧化物層及多晶硅層間介電層之間的浮動(dòng)?xùn)艠O中。如亦標(biāo)示于圖3中，在本發(fā)明的一些實(shí)施例中，n型摻雜物區(qū)域或p型摻雜物區(qū)域的厚度可大于

n型摻雜物區(qū)域及p型摻雜物區(qū)域可通過摻雜導(dǎo)電層的任何合適的方法所制備。例如，n型摻雜物區(qū)域及/或p型摻雜物區(qū)域可通過離子注入(ion implantation)、原位形成(in-situ generation)、或其的組合的方式所制備?？墒褂眯纬蒼型摻雜物區(qū)域及p型摻雜物區(qū)域的任何其他合適的工藝，使得至少一n型摻雜物區(qū)域及一p型摻雜物區(qū)域形成一p-n結(jié)于個(gè)別的導(dǎo)電層中。在某些實(shí)施例中，通過使用n型摻雜物對導(dǎo)電層進(jìn)行摻雜并接續(xù)通過使用p型摻雜物對導(dǎo)電層進(jìn)行摻雜，一自然的p-n結(jié)可形成于導(dǎo)電層中。在某些其他實(shí)施例中，通過使用p型摻雜物對導(dǎo)電層進(jìn)行摻雜并接續(xù)通過使用n型摻雜物對導(dǎo)電層進(jìn)行摻雜，一自然的p-n結(jié)可形成于導(dǎo)電層中。摻雜物濃度可使用二次離子質(zhì)譜儀(SIMS)沿垂直軸進(jìn)行檢測。

圖1(a)及圖1(b)所示的實(shí)施例包括配置于第一導(dǎo)電層130之上的一第二介電層140。在一些實(shí)施例中，第二介電層可包覆第一導(dǎo)電層的周圍。如此處所使用的「包覆」的用語，可稱為在第一導(dǎo)電層覆蓋一鄰接的層的大于一個(gè)表面時(shí)，各自對于此鄰接的層的第一導(dǎo)電層的位置。所述表面可以是此層的頂面、此層的側(cè)壁、或此層的底。例如，在圖1(a)所示的實(shí)施例中，第二介電層140包覆第一導(dǎo)電層130的周圍。此第二介電層140對于第一導(dǎo)電層130的周圍的包覆可參見圖1(a)的半導(dǎo)體元件的x方向剖面圖。在此實(shí)施例中，第二介電層140覆蓋大于一個(gè)的第一導(dǎo)電層130的表面。在此實(shí)施例中，第二介電層140沿第一導(dǎo)電層130的頂面及2個(gè)側(cè)壁配置。并非刻意受到理論的束縛，第二介電層包覆第一導(dǎo)電層周圍，以隔離第一導(dǎo)電層。

在某些實(shí)施例中，相比于現(xiàn)有的半導(dǎo)體元件，第二介電層的厚度可減少。在先前技術(shù)中的半導(dǎo)體元件，當(dāng)?shù)诙殡妼拥暮穸葴p少，可能產(chǎn)生穿過第二介電層的電荷泄漏。然而，發(fā)明人已發(fā)現(xiàn)，通過在第一導(dǎo)電層中合并一n型摻雜物區(qū)域及一p型摻雜物區(qū)域二者以形成一p-n結(jié)，第二介電層的厚度可減少，而不會(huì)造成穿過第二介電層的電荷泄漏增加。當(dāng)根據(jù)本發(fā)明的實(shí)施例的第二介電層的厚度減少，半間距可減少，且一般可具有較小的存儲(chǔ)器元件，而不用犧牲半導(dǎo)體的效能。在導(dǎo)電層中合并n型摻雜物區(qū)域及p型摻雜物區(qū)域二者，可使得第二介電層的厚度減少，而不會(huì)增加電荷泄露及阻礙柵極耦合率。在某些實(shí)施例中，沿著導(dǎo)電層的側(cè)壁的第二介電層的厚度可能減少至約100至例如是約105、110、115、或沿導(dǎo)電層的側(cè)壁的第二介電層的典型的厚度可以是約150至 因此，在一些實(shí)施例中，厚度可減少超過30％。在一些實(shí)施例中，相比于現(xiàn)有的半導(dǎo)體元件，p-n結(jié)的形成可造成沿著導(dǎo)電層的側(cè)壁的第二介電層的厚度減少30％至40％，例如是現(xiàn)有的存儲(chǔ)器元件中的浮動(dòng)?xùn)艠O被多晶硅層間介電層及控制柵極包覆。

在某些實(shí)施例中，在導(dǎo)電層中的n型摻雜物區(qū)域及p型摻雜物區(qū)域二者的合并可使得第二介電層變?yōu)槠矫?。如此處所使用的「平面」的用語，表示實(shí)施例的第二介電層不需包覆第一導(dǎo)電層的實(shí)施例。換句話說，第二介電層在第一導(dǎo)電層之上沿水平面設(shè)置，并非排列于第一導(dǎo)電層的側(cè)壁。在某些實(shí)施例中，當(dāng)由導(dǎo)電層的側(cè)壁移除第二介電層時(shí)，可使得元件的半間距顯著下降，且一般可具有更小的半導(dǎo)體元件，可能期望一平面的第二介電層。在某些實(shí)施例中，n型摻雜物區(qū)域及p型摻雜物區(qū)域二者的合并可提供一內(nèi)在電位勢壘，使得第二介電層能夠完全由第一導(dǎo)電層的側(cè)壁移除，同時(shí)維持合適的柵極耦合率。

在某些實(shí)施例中，通過改變各個(gè)n型摻雜物區(qū)域及p型摻雜物區(qū)域的特性，可改變形成于第一導(dǎo)電層中的電位勢壘，且可使得第二介電層的厚度減少，或甚至完全由第一導(dǎo)電層的側(cè)壁移除，同時(shí)維持一合適的柵極耦合率。例如，在一些實(shí)施例中，可改變個(gè)別區(qū)域中的摻雜物的濃度、各摻雜物區(qū)域的厚度、及/或各摻雜物區(qū)域的位置，使得第二介電層的厚度減少。在其他實(shí)施例中，可改變個(gè)別區(qū)域中的摻雜物的濃度、各摻雜物區(qū)域的厚度、及/或各摻雜物區(qū)域的位置，而能允許一平面的第二介電層。例如，可改變n型摻雜物濃度及/或p型摻雜物濃度，以增加電位障礙并進(jìn)一步減少穿過第二介電層的電荷泄露，而能允許一平面的第二介電層。

圖2(a)至圖2(d)繪示根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件的剖面圖。圖2(a)提供沿x方向的半導(dǎo)體元件的剖面圖。圖2(b)提供沿y方向的半導(dǎo)體元件的剖面圖。如圖2(a)所示，第二介電層并未包覆第一導(dǎo)電層。在此實(shí)施例中，第二介電層是實(shí)質(zhì)上于第一導(dǎo)電層130之上為平面，且并未排列于第一導(dǎo)電層130的側(cè)壁。圖2(a)及圖2(b)的半導(dǎo)體元件包括一基板110、沉積于基板之上的一第一介電層120、及第一介電層120之上的一第一導(dǎo)電層。在圖2(a)及圖2(b)的半導(dǎo)體元件還包括一第二介電層140以及沉積于第二介電層140之上的一第二導(dǎo)電層150。基板、第一介電層、第一導(dǎo) 電層、第二介電層、及第二導(dǎo)電層可包括如前述的類似的材料。例如，基板可包括任何底層的材料或其上方可能形成元件、電路、外延層、或半導(dǎo)體的材料，例如是硅、摻雜硅、鍺、鍺化硅、半導(dǎo)體化合物、或其他半導(dǎo)體材料的其一或任一組合。第一介電層及第二介電層可包括任何合適的介電材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意組合)。在某些實(shí)施例中，第一介電層及第二介電層可包括一氧化物-氮化物-氧化物層。第一導(dǎo)電層及第二導(dǎo)電層可包括任何合適的材料，例如是多晶硅。基板、第一介電層、第一導(dǎo)電層、第二介電層、及第二導(dǎo)電層可通過任何合適得方法所形成，例如是關(guān)于各個(gè)的組件的前述工藝。

在圖2(d)的實(shí)施例中，第一導(dǎo)電層130包括一n型摻雜物區(qū)域180及一p型摻雜物區(qū)域190。n型摻雜物區(qū)域及p型摻雜物區(qū)域的二者的合并提供一電位勢壘于第一導(dǎo)電層中，使得第二介電層完全由第一導(dǎo)電層130的側(cè)壁移除。如圖2(a)所示，第二介電層140實(shí)質(zhì)上沿柵極結(jié)構(gòu)形成的平面。圖2(a)的半導(dǎo)體元件包括一第三介電層170，第三介電層170沿第一導(dǎo)電層130的側(cè)壁設(shè)置。第三介電層可包括任何合適的介電材料(例如是氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiO_xN_y)、或其的任意組合)。第三介電層170可填充相鄰的導(dǎo)電層之間的區(qū)域，使得設(shè)置于第一導(dǎo)電層130之上的第二介電層140實(shí)質(zhì)上沿相鄰的柵極結(jié)構(gòu)成為平面。借著由第一導(dǎo)電層的側(cè)壁移除第二介電層，可降低元件的半間距，且可制造較小的半導(dǎo)體，同時(shí)維持一合適的柵極耦合率。

如圖2(c)所示，現(xiàn)有的導(dǎo)電層可僅包括n型摻雜物區(qū)域或僅包括p型摻雜物區(qū)域。在本發(fā)明的一些實(shí)施例中，第一導(dǎo)電層可包括n型摻雜物區(qū)域及p型摻雜物區(qū)域，使得一p-n結(jié)形成于第一導(dǎo)電層中。在圖2(d)所示的實(shí)施例中，n型摻雜物區(qū)域是鄰接于p型摻雜物區(qū)域設(shè)置，例如是位于p型摻雜物區(qū)域之下。在某些實(shí)施例中，優(yōu)選是可將n型摻雜物區(qū)域設(shè)置于p型摻雜物區(qū)域之下，如此使得電流在到達(dá)p型摻雜物區(qū)域之前先流經(jīng)n型摻雜物區(qū)域。例如，如上所述，在一些實(shí)施例中，n型摻雜物區(qū)域相比于p型摻雜物區(qū)域可具有較低的電位，如此將n型摻雜物區(qū)域設(shè)置于p型摻雜物區(qū)域之下，會(huì)在n型摻雜物區(qū)域及p型摻雜物區(qū)域之間的結(jié)產(chǎn)生一較高的電位勢壘。并非刻意受到理論的束縛，靠近p型摻雜物區(qū)域(具 有大于n型摻雜物區(qū)域的電位)的n型摻雜物區(qū)域的位置可產(chǎn)生電位勢壘，如此可防止流經(jīng)導(dǎo)電層的電流穿過第二介電層而泄漏。如圖2(d)的實(shí)施例所示，n型摻雜物區(qū)域是物理性接觸于p型摻雜物區(qū)域。在某些實(shí)施例中，導(dǎo)電層可包括一個(gè)或多個(gè)n型摻雜物區(qū)域，且可包括一個(gè)或多個(gè)p型摻雜物區(qū)域。

圖4(a)提供現(xiàn)有的半導(dǎo)體元件的編程操作以及根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件的編程操作的比較示意圖。如圖4(a)所示，本發(fā)明的半導(dǎo)體元件可延長編程飽和(program saturation)。在圖4(a)中，根據(jù)本發(fā)明的實(shí)施例所制的元件，在較高的電壓中可觀察到延長的編程飽和。并非刻意受到理論的束縛，通過在第一導(dǎo)電層中合并鄰接于p型摻雜物區(qū)域的至少一n型摻雜物區(qū)域以形成p-n結(jié)，可減少穿過第二介電層的電荷泄漏，且可延長編程飽和。此處所使用的「編程飽和」表示導(dǎo)電層的電荷飽和。當(dāng)導(dǎo)電層的基板側(cè)上的電壓及介電側(cè)上的電壓相同時(shí)，導(dǎo)電層可飽和。通過延長編程飽和，編程窗口(program window)增加。如圖4(a)所示，在此實(shí)施例中，編程窗口對于現(xiàn)有的半導(dǎo)體元件具有大于3伏特(V)的改善。在現(xiàn)有的半導(dǎo)體元件中，編程窗口可能受到多晶硅層間介電層的厚度所限制。在本發(fā)明的某些實(shí)施例中，在導(dǎo)電層中合并鄰接于p型摻雜物區(qū)域的至少一n型摻雜物區(qū)域以形成p-n結(jié)，編程窗口可能不會(huì)如此受限，且可被大幅改善。

圖4(b)提供現(xiàn)有的半導(dǎo)體元件的抹除操作以及根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件的抹除操作的比較示意圖。如圖4(a)所示，相比于現(xiàn)有的半導(dǎo)體元件，本發(fā)明的半導(dǎo)體元件可具有較大的抹除窗口。并非刻意受到理論的束縛，通過在導(dǎo)電層中合并鄰接于p型摻雜物區(qū)域的至少一n型摻雜物區(qū)域以形成一p-n結(jié)，可改善抹除窗口。

圖5繪示根據(jù)本發(fā)明的實(shí)施例所制備的半導(dǎo)體元件的逆向偏壓及正向偏壓。正向偏壓及逆向偏壓表示穿過p-n結(jié)施加一電壓。如圖5所示，相比于正向偏壓的方向，逆向偏壓的方向具有較高的勢壘。在本發(fā)明的某些實(shí)施例中，n型摻雜區(qū)域與p型摻雜區(qū)域物理性接觸。在這類實(shí)施例中，可能無法通過外偏壓來調(diào)整電位勢壘。在一些實(shí)施例中，可通過改變摻雜物濃度來調(diào)整電位勢壘。例如，在某些實(shí)施例中，可通過對于n型摻雜物 區(qū)域及/或p型摻雜物區(qū)域使用較高的摻雜濃度來調(diào)整電位勢壘。

圖6(a)繪示根據(jù)本發(fā)明的實(shí)施例的包括具有n型摻雜物區(qū)域及p型摻雜物區(qū)域的導(dǎo)電層的半導(dǎo)體元件中的編程速率示意圖。圖6(a)繪示電流穿過基板(「P-基板」)移動(dòng)至n型摻雜物區(qū)域及p型摻雜物區(qū)域(「N⁺浮動(dòng)?xùn)艠O+P⁺浮動(dòng)?xùn)艠O」)的示意圖。在圖6(a)的實(shí)施例中，第二介電層位于包括n型摻雜物區(qū)域及p型摻雜物區(qū)域的第一導(dǎo)電層的右方。如圖6(a)所示，在此實(shí)施例中，p型摻雜物區(qū)域的電位高于n型摻雜物區(qū)域的電位。在此實(shí)施例中，鄰接于p型摻雜物區(qū)域的n型摻雜物區(qū)域的位置產(chǎn)生一電位勢壘，使得穿過第二介電層的電荷泄漏降低。

圖6(b)繪示根據(jù)現(xiàn)有的半導(dǎo)體元件的包括n型摻雜物于第一導(dǎo)電層之中的半導(dǎo)體元件的編程速率示意圖。如圖6(b)所示，在現(xiàn)有的半導(dǎo)體元件的導(dǎo)電層(例如是浮動(dòng)?xùn)艠O)僅通過n型摻雜物進(jìn)行摻雜，編程速率相對高，具備較高的編程電流(I_pgm)及較高的多晶硅層間介電層電流(I_IPD)。

圖6(c)繪示根據(jù)現(xiàn)有的半導(dǎo)體元件的包括p型摻雜物于第一導(dǎo)電層中的半導(dǎo)體元件的編程速率示意圖。如圖6(b)所示，在現(xiàn)有的半導(dǎo)體元件的導(dǎo)電層(例如是浮動(dòng)?xùn)艠O)僅通過p型摻雜物進(jìn)行摻雜，編程速率相對低，具備較低的編程電流(I_pgm)及較低的多晶硅層間介電層電流(I_IPD)。在圖6(a)所示的實(shí)施例中，用n型摻雜物對導(dǎo)電層(例如是浮動(dòng)?xùn)艠O)進(jìn)行摻雜的現(xiàn)有的半導(dǎo)體元件其高編程速率的優(yōu)點(diǎn)結(jié)合于用p型摻雜物對導(dǎo)電層(例如是浮動(dòng)?xùn)艠O)進(jìn)行摻雜的現(xiàn)有的半導(dǎo)體元件其低編程速率的優(yōu)點(diǎn)。

圖7繪示根據(jù)本發(fā)明的實(shí)施例所制備的半導(dǎo)體元件的改善的編程飽和與現(xiàn)有的半導(dǎo)體元件的編程飽和的比較示意圖。圖7中的線條表示對于根據(jù)本發(fā)明的實(shí)施例所制備的半導(dǎo)體元件進(jìn)行仿真所得的數(shù)據(jù)。圖7中的標(biāo)志(例如是方塊)表示對于根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件進(jìn)行操作所得的數(shù)據(jù)。如圖7所示，本發(fā)明的半導(dǎo)體元件可延長編程飽和，增加編程窗口。并非刻意受到理論的束縛，通過在導(dǎo)電層中合并鄰接于p型摻雜物區(qū)域的至少一n型摻雜物區(qū)域以產(chǎn)生p-n結(jié)，穿過第二介電層的電荷泄漏可能減少，且編程飽和可延長。

圖8繪示根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件相比于現(xiàn)有的半導(dǎo)體元件的改善的柵極耦合率的示意圖。圖8繪示下列情況的柵極耦合率的比較： (1)一現(xiàn)有的半導(dǎo)體元件，包括僅包含n型摻雜物的浮動(dòng)?xùn)艠O，且浮動(dòng)?xùn)艠O通過控制柵極與多晶硅層間介電層所包覆。(2)一平面的多晶硅層間介電層，具有僅包含n型摻雜物的浮動(dòng)?xùn)艠O。(3)一平面的多晶硅層間介電層，具有包含n型摻雜物區(qū)域及p型摻雜物區(qū)域2者以在浮動(dòng)?xùn)艠O中形成p-n結(jié)的浮動(dòng)?xùn)艠O。如圖8所示，浮動(dòng)?xùn)艠O被包覆的現(xiàn)有的半導(dǎo)體元件具有約0.6的柵極耦合率。當(dāng)多晶硅層間介電層被制作為平面且不包覆浮動(dòng)?xùn)艠O，柵極耦合率顯著下降至0.4，且無法視為可接受的柵極耦合率。然而，當(dāng)浮動(dòng)?xùn)艠O中的一n型摻雜物區(qū)域及一p型摻雜物區(qū)域合并以形成一p-n結(jié)，多晶硅層間介電層可被制作為平面，同時(shí)仍達(dá)到可接受的柵極耦合率(例如是約0.5)。浮動(dòng)?xùn)艠O中的p-n結(jié)的合并可使得多晶硅層間介電層變?yōu)槠矫妗０腴g距因而可減少，且可制作較小的元件，同時(shí)仍達(dá)成可接受的柵極耦合率。

本發(fā)明的一方面提供一半導(dǎo)體元件，此半導(dǎo)體元件是使用本文揭露的用于制造一半導(dǎo)體的工藝或方法所制成。在本發(fā)明的某些其他實(shí)施例中，半導(dǎo)體元件可使用本文揭露的方法步驟的任意結(jié)合所制造。再者，可使用本領(lǐng)域中普通技術(shù)人員所知的有益于本發(fā)明的任何制造過程，以制造根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體元件。

圖9提供根據(jù)本發(fā)明的實(shí)施例的形成半導(dǎo)體元件的柵極結(jié)構(gòu)的方法的流程圖。圖9的方法包括提供一基板的步驟310，形成一第一介電層于基板之上的步驟320，以及形成一第一導(dǎo)電層于第一介電層之上的步驟330。圖9的方法另外包括形成一n型摻雜物區(qū)域于第一導(dǎo)電層中的步驟340以及形成一p型摻雜物區(qū)域于第一導(dǎo)電層中的步驟350。如圖9所示，根據(jù)本實(shí)施例的方法可包括形成一p型摻雜物區(qū)域于第一導(dǎo)電層中的步驟350之前先進(jìn)行形成一n型摻雜物區(qū)域于第一導(dǎo)電層中的步驟340，且/或可包括形成一n型摻雜物區(qū)域于第一導(dǎo)電層中的步驟340之前先進(jìn)行形成一p型摻雜物區(qū)域于第一導(dǎo)電層中的步驟350。在本發(fā)明的某些實(shí)施例中，多個(gè)n型摻雜物區(qū)域形成于第一導(dǎo)電層中，且多個(gè)p型摻雜物區(qū)域形成于第一導(dǎo)電層中。這些摻雜的區(qū)域可在任何合適的順序下形成，只要至少一電位勢壘形成于第一導(dǎo)電層中。圖9的方法可還包括形成一第二介電層于第一導(dǎo)電層之上的步驟360。在本發(fā)明的某些實(shí)施例中，如圖9所示，形成 柵極結(jié)構(gòu)的方法可還包括形成一第二導(dǎo)電層于第二介電層(例如是多晶硅層間介電層)之上的步驟370。

本文所述的任何工藝、方法或技術(shù)可被用以完成發(fā)明方法的任何的步驟。某些步驟大致描述于上文的方法中，這些步驟本身可包括其他無須進(jìn)行確認(rèn)的次步驟。這類另外的步驟是本領(lǐng)域中普通技術(shù)人員所理解的有益于本發(fā)明的步驟。

本發(fā)明可用于制造任何的存儲(chǔ)器元件。例如，本發(fā)明的方法可應(yīng)用于制造任何非揮發(fā)性存儲(chǔ)器元件，例如是閃存元件。在某些實(shí)施例中，本發(fā)明的方法可用于制造或非元件或與非元件。

本領(lǐng)域中普通技術(shù)人員將理解本文所列舉的許多變化及其他實(shí)施例，顯示于上列描述及相關(guān)附圖中的有益教示是屬于本發(fā)明。因此，應(yīng)理解的是，發(fā)明并非限定于所揭露的特定實(shí)施例中，此類變化及其他實(shí)施例包含于所附的權(quán)利要求的范疇內(nèi)。再者，雖然上列描述及相關(guān)附圖于文中對于示范性實(shí)施例的某些元件及/或功能的示范性結(jié)合進(jìn)行描述，然而應(yīng)理解的是，在不脫離所附的權(quán)利要求的范疇之內(nèi)，可通過替代性實(shí)施例提供元件及/或功能的不同結(jié)合方式。就此點(diǎn)而言，例如，這些不同于明確描述于上文的元件及/或功能的結(jié)合方式亦可被考慮為可列舉于一些所附的權(quán)利要求中。雖然本文使用特定用語，這些用語僅為通用及描述性意思，并非用以限制。