本發(fā)明涉及半導(dǎo)體集成技術(shù)領(lǐng)域，尤其涉及一種垂直集成雙柵MOSFET結(jié)構(gòu)及其制備方法。

背景技術(shù)：

半導(dǎo)體技術(shù)作為信息產(chǎn)業(yè)的核心和基礎(chǔ)，被視為衡量一個(gè)國(guó)家科學(xué)技術(shù)進(jìn)步和綜合國(guó)力的重要標(biāo)志。隨著MOS器件特征尺寸的不斷等比例縮小，集成電路集成度不斷提高，按每18個(gè)月翻番這樣的摩爾定律發(fā)展已經(jīng)越來(lái)越困難。但是在特征尺寸到90納米時(shí)，傳統(tǒng)的硅基CMOS器件面臨著越來(lái)越多的問(wèn)題，引入新結(jié)構(gòu)、新材料已經(jīng)成為后摩爾時(shí)代的解決方案之一。

傳統(tǒng)的MOSFET器件結(jié)構(gòu)在器件柵長(zhǎng)不斷減小的過(guò)程中，短溝效應(yīng)、源漏穿通、摻雜漲落等相繼成為影響MOSFET器件的因素。UTB MOSFET、FinFET、高遷移率溝道MOSFET器件已經(jīng)成為后摩爾時(shí)代MOSFET的研究熱點(diǎn)。如何將這些新結(jié)構(gòu)和新材料有機(jī)結(jié)合在一起，是獲得高興能MOSFET器件必須考量的問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

(一)要解決的技術(shù)問(wèn)題

為了解決傳統(tǒng)的MOSFET器件結(jié)構(gòu)在器件柵長(zhǎng)不斷減小的過(guò)程中，短溝效應(yīng)、源漏穿通、摻雜漲落、器件集成度提高困難、金屬互聯(lián)延遲等問(wèn)題，本發(fā)明公開(kāi)了一種垂直集成雙柵MOSFET結(jié)構(gòu)及其制備方法。

(二)技術(shù)方案

本發(fā)明公開(kāi)了一種垂直集成雙柵MOSFET結(jié)構(gòu)，所述雙柵MOSFET結(jié)構(gòu)包含自下而上垂直集成的襯底101、第一隔離層102、第一器件和第二器件，

所述第一隔離層102疊置在所述襯底101上；

所述第一器件在第二器件下方，疊置在第一隔離層102上。

上述方案中，所述第一器件包含第一柵金屬層103a和第二柵金屬層111a；第二器件包含第三柵金屬層103b和第四柵金屬層111b；

上述方案中，所述第三柵金屬層103b和第四柵金屬層111b形成第二器件的雙柵結(jié)構(gòu)。

上述方案中，所述第一器件還包括第一界面控制層105a、第一III-V族半導(dǎo)體溝道層106a、第一III-V族半導(dǎo)體源漏層108a、第二界面控制層107a、第二柵介質(zhì)層109a、第三柵介質(zhì)層113a、第一源漏金屬層110a；

所述第一III-V族半導(dǎo)體源漏層108a和第二界面控制層107a下方是第一III-V族半導(dǎo)體溝道層106a，上方是第二柵介質(zhì)層109a和第三柵介質(zhì)層113a，所述第一源漏金屬層110a疊置在第三柵介質(zhì)層113a上，所述第二柵金屬層111a疊置在第二柵介質(zhì)層109a和第三柵介質(zhì)層113a上。

上述方案中，所述第二器件還包括第三界面控制層105b、第二III-V族半導(dǎo)體溝道層106b、第二III-V族半導(dǎo)體源漏層108b、第四界面控制層107b、第五柵介質(zhì)層109b、第六柵介質(zhì)層113b、第二源漏金屬層110b、第三隔離層116；

所述第二III-V族半導(dǎo)體源漏層108b和第四界面控制層107b下方是第二III-V族半導(dǎo)體溝道層106b，上方是第五柵介質(zhì)層109b和第六柵介質(zhì)層113b，所述第二源漏金屬層110b疊置在第六柵介質(zhì)層113b上，所述第四柵金屬層111b疊置在第五柵介質(zhì)層109b和第六柵介質(zhì)層113b上。

上述方案中，所述垂直集成雙柵MOSFET結(jié)構(gòu)還包括第四隔離層118、第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120、第四金屬柵電極121、第一金屬源漏電極122和第二金屬源漏電極123；

所述第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120、第四金屬柵電極121、第一金屬源漏電極122和第二金屬源漏電極123，通過(guò)垂直通孔形成，實(shí)現(xiàn)垂直方向的層間及器件互連。

上述方案中，所述第一III-V族半導(dǎo)體溝道層106a和第二III-V族半導(dǎo)體溝道層106b組成一對(duì)NMOS和PMOS或者兩個(gè)NMOS或者兩個(gè)PMOS。

本發(fā)明還公開(kāi)了一種垂直集成雙柵MOSFET結(jié)構(gòu)的制備方法，包括以下步驟：

步驟1、在由襯底生成的隔離層上，沉積第一柵金屬層，形成第一鍵合片；

步驟2、形成第二鍵合片和第三鍵合片；

步驟3、將第一鍵合片和第二鍵合片鍵合在一起；

步驟4、將第二鍵合片和第三鍵合片鍵合在一起；

步驟5、分別形成第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120、第四金屬柵電極121、第一金屬源漏電極122和第二金屬源漏電極123；

步驟6、將源漏金屬和柵金屬引出形成第一金屬源漏電極122、第二金屬源漏電極123、第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120和第四金屬柵電極121。

上述方案中，所述的沉積方法為原子層沉積、等離子增強(qiáng)化學(xué)氣相沉積、磁控濺射、分子束外延或金屬有機(jī)化學(xué)氣相沉積、干法氧化、濕法氧化中的一種或多種。

上述方案中，所述的去除材料層的方法為采用光刻、剝離、干法刻蝕或濕法腐蝕的方式。

(三)有益效果

所述垂直集成雙柵MOSFET結(jié)構(gòu)相比傳統(tǒng)平面MOSFET結(jié)構(gòu)具有以下優(yōu)勢(shì)：

①采用具有高電子遷移率/高空穴遷移率的III-V族半導(dǎo)體材料作為溝道材料，溝道載流子遷移率高；

②采用雙柵結(jié)構(gòu)可以有效提高M(jìn)OSFET器件的柵控能力，減小了短溝道效應(yīng)等的影響；

③采用通孔技術(shù)實(shí)現(xiàn)背柵結(jié)構(gòu)可以有效減小寄生電容，提高了器件的射頻特性；

④所述MOSFET結(jié)構(gòu)集成在襯底上，可以與其他硅基CMOS集成器件實(shí)現(xiàn)單片集成。

⑤采用垂直結(jié)構(gòu)增加集成度，同時(shí)有效縮短了金屬互聯(lián)引線的長(zhǎng)度，在減少寄生的同時(shí)降低了由于互聯(lián)導(dǎo)致的延遲。

附圖說(shuō)明

圖1為本發(fā)明所提供的垂直集成雙柵MOSFET結(jié)構(gòu)的結(jié)構(gòu)示意圖。

圖2為在單晶硅襯底沉積依次所述隔離層和所述柵金屬層后形成的所述第一鍵合片的結(jié)構(gòu)示意圖。

圖3為所述第二片III-V族半導(dǎo)體外延襯底的結(jié)構(gòu)示意圖。

圖4為所述第三片III-V族半導(dǎo)體外延襯底的結(jié)構(gòu)示意圖。

圖5為將所述第二鍵合片鍵合倒扣鍵合在第一鍵合片后的鍵合片并去除所述III-V族半導(dǎo)體外延襯底的部分材料層直至所述III-V族半導(dǎo)體源漏層的材料層停止后的結(jié)構(gòu)示意圖。

圖6為形成所述III-V族半導(dǎo)體源漏層后，沉積第二界面控制層107a和第二柵介質(zhì)層109a材料層后的結(jié)構(gòu)示意圖。

圖7為完成形成所述III-V族半導(dǎo)體的第二柵金屬層111a后的結(jié)構(gòu)示意圖。

圖8為完成形成所述III-V族半導(dǎo)體的第一源漏金屬層110a后的結(jié)構(gòu)示意圖。

圖9為完成形成所述III-V族半導(dǎo)體的第二隔離層112后的結(jié)構(gòu)示意圖。

圖10為將所述第三鍵合片鍵合倒扣鍵合在第二鍵合片后的鍵合片并去除所述III-V族半導(dǎo)體外延襯底的部分材料層直至所述III-V族半導(dǎo)體源漏層的材料層停止后的結(jié)構(gòu)示意圖。

圖11為形成所述III-V族半導(dǎo)體源漏層后，沉積第四界面控制層107b和第五柵介質(zhì)層109b材料層后的結(jié)構(gòu)示意圖。

圖12為完成形成所述III-V族半導(dǎo)體的第四柵金屬層111b后的結(jié)構(gòu)示意圖。

圖13為完成形成所述III-V族半導(dǎo)體的第二源漏金屬層110b后的結(jié)構(gòu)示意圖。

圖14為完成形成所述III-V族半導(dǎo)體連接第一柵金屬層103a的第一金屬柵電極117后的結(jié)構(gòu)示意圖。

圖15為完成形成所述III-V族半導(dǎo)體連接第二柵金屬層111a的第二金屬柵電極119后的結(jié)構(gòu)示意圖。

圖16為完成形成所述III-V族半導(dǎo)體連接第三柵金屬層103b的第三金屬柵電極120后的結(jié)構(gòu)示意圖。

圖17為完成形成所述III-V族半導(dǎo)體連接第四柵金屬層111b的第四金屬柵電極121后的結(jié)構(gòu)示意圖。

圖18為完成形成所述III-V族半導(dǎo)體連接第一源漏金屬層110a的金屬柵電極122后的結(jié)構(gòu)示意圖。

圖19為完成形成所述III-V族半導(dǎo)體連接第二源漏金屬層110b的第二金屬源漏電極123后的結(jié)構(gòu)示意圖。

圖20為完成形成所述III-V族半導(dǎo)體的源漏金屬電極，柵金屬電極引出的平面模塊示意圖。

具體實(shí)施方式

本發(fā)明公開(kāi)了一種垂直集成雙柵MOSFET結(jié)構(gòu)，所述雙柵MOSFET結(jié)構(gòu)包含自下而上垂直集成的襯底101、第一隔離層102、第一器件和第二器件，

所述第一隔離層102疊置在所述襯底101上；

所述第一器件在第二器件下方，疊置在第一隔離層102上。

上述方案中，所述第一器件包含第一柵金屬層103a和第二柵金屬層111a；第二器件包含第三柵金屬層103b和第四柵金屬層111b；

上述方案中，所述第三柵金屬層103b和第四柵金屬層111b形成第二器件的雙柵結(jié)構(gòu)。

上述方案中，所述第一器件還包括第一界面控制層105a、第一III-V族半導(dǎo)體溝道層106a、第一III-V族半導(dǎo)體源漏層108a、第二界面控制層107a、第二柵介質(zhì)層109a、第三柵介質(zhì)層113a、第一源漏金屬層110a；

所述第一III-V族半導(dǎo)體源漏層108a和第二界面控制層107a下方是第一III-V族半導(dǎo)體溝道層106a，上方是第二柵介質(zhì)層109a和第三柵介質(zhì)層113a，所述第一源漏金屬層110a疊置在第三柵介質(zhì)層113a上，所述第二柵金屬層111a疊置在第二柵介質(zhì)層109a和第三柵介質(zhì)層113a上。

上述方案中，所述第二器件還包括第三界面控制層105b、第二III-V族半導(dǎo)體溝道層106b、第二III-V族半導(dǎo)體源漏層108b、第四界面控制層107b、第五柵介質(zhì)層109b、第六柵介質(zhì)層113b、第二源漏金屬層110b、第三隔離層116；

所述第二III-V族半導(dǎo)體源漏層108b和第四界面控制層107b下方是第二III-V族半導(dǎo)體溝道層106b，上方是第五柵介質(zhì)層109b和第六柵介質(zhì)層113b，所述第二源漏金屬層110b疊置在第六柵介質(zhì)層113b上，所述第四柵金屬層111b疊置在第五柵介質(zhì)層109b和第六柵介質(zhì)層113b上。

上述方案中，所述垂直集成雙柵MOSFET結(jié)構(gòu)還包括第四隔離層118、第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120、第四金屬柵電極121、第一金屬源漏電極122和第二金屬源漏電極123；

所述第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120、第四金屬柵電極121、第一金屬源漏電極122和第二金屬源漏電極123，通過(guò)垂直通孔形成，實(shí)現(xiàn)垂直方向的層間及器件互連。

上述方案中，所述第一III-V族半導(dǎo)體溝道層106a和第二III-V族半導(dǎo)體溝道層106b組成一對(duì)NMOS和PMOS或者兩個(gè)NMOS或者兩個(gè)PMOS。

本發(fā)明還公開(kāi)了一種垂直集成雙柵MOSFET結(jié)構(gòu)的制備方法，包括以下步驟：

步驟1、在由襯底生成的隔離層上，沉積第一柵金屬層，形成第一鍵合片；

步驟2、形成第二鍵合片和第三鍵合片；

步驟3、將第一鍵合片和第二鍵合片鍵合在一起；

步驟4、將第二鍵合片和第三鍵合片鍵合在一起；

步驟5、分別形成第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120、第四金屬柵電極121、第一金屬源漏電極122和第二金屬源漏電極123；

步驟6、將源漏金屬和柵金屬引出形成第一金屬源漏電極122、第二金屬源漏電極123、第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120和第四金屬柵電極121。

上述方案中，所述的沉積方法為原子層沉積、等離子增強(qiáng)化學(xué)氣相沉積、磁控濺射、分子束外延或金屬有機(jī)化學(xué)氣相沉積、干法氧化、濕法氧化中的一種或多種。

上述方案中，所述的去除材料層的方法為采用光刻、剝離、干法刻蝕或濕法腐蝕的方式。

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明。

圖1為本發(fā)明所提供的垂直集成雙柵MOSFET結(jié)構(gòu)的結(jié)構(gòu)示意圖，如圖1所示，本發(fā)明所提供的垂直集成雙柵MOSFET結(jié)構(gòu)，所述垂直集成雙柵MOSFET結(jié)構(gòu)包括單晶硅襯底101、第一隔離層102、第一柵金屬層103a、第一柵介質(zhì)層104a、第一界面控制層105a、第一III-V族半導(dǎo)體溝道層106a、第二界面控制層107a、第二柵介質(zhì)層109a、第三柵介質(zhì)層113a、第二柵金屬層111a、第一III-V族半導(dǎo)體源漏層108a、第一源漏金屬層110a、第二隔離層112、第三柵金屬層103b、第四柵介質(zhì)層104b、第三界面控制層105b、第二III-V族半導(dǎo)體溝道層106b、第四界面控制層107b、第五柵介質(zhì)層109b、第六柵介質(zhì)層113b、第四柵金屬層111b、第二III-V族半導(dǎo)體源漏層108b、第二源漏金屬層110b、第三隔離層116、第四隔離層118、連接第一柵金屬層103a的第一金屬柵電極117、連接第二柵金屬層111a的第二金屬柵電極119、連接第三柵金屬層103b的第三金屬柵電極120、連接第四柵金屬層111b的第四金屬柵電極121、連接第一源漏金屬層110a的第一金屬源漏電極122、連接第二源漏金屬層110b的第二金屬源漏電極123。

所述第一隔離層102疊置在所述單晶硅襯底101之上；所述第一柵金屬層103a疊置在所述第一隔離層102之上；所述第一柵介質(zhì)層104a疊置在所述第一柵金屬層103a之上；所述第一界面控制層105a疊置在所述第一柵介質(zhì)層104a之上；所述第一III-V族半導(dǎo)體溝道層106a疊置在所述第一界面控制層105a之上；所述第一III-V族半導(dǎo)體源漏層108a疊置在第一III-V族半導(dǎo)體溝道層106a之上的兩側(cè)；所述第二界面控制層107a疊置在所述第一III-V族半導(dǎo)體溝道層106a之上并在第一III-V族半導(dǎo)體源漏層108a之間；所述第二柵介質(zhì)層109a在所述第一III-V族半導(dǎo)體溝道層106a和所述第一III-V族半導(dǎo)體源漏層108a之上，并將所述第一III-V族半導(dǎo)體源漏層108a的側(cè)邊覆蓋；所述第二柵金屬層111a疊置在所述第二柵介質(zhì)層109a之上的中間，所述第二柵金屬層111a的形狀為倒凸型；所述第一源漏金屬層110a疊置在所述第一III-V族半導(dǎo)體源漏層108a之上；所述第一源漏金屬層110a側(cè)邊分別與所述第二柵介質(zhì)層109a和所述第三柵介質(zhì)層113a的側(cè)邊相接；所述第二柵金屬層111a和所述第一源漏金屬層110a之間不相接并保持一定距離。所述第二隔離層112疊置在所述第一III-V族半導(dǎo)體源漏層108a、所述第一源漏金屬層110a、所述第二柵介質(zhì)層109a和所述第三柵介質(zhì)層113a之上；所述第三柵金屬層103b疊置在所述第二隔離層112之上；所述第四柵介質(zhì)層104b疊置在所述鍵合第三柵金屬層103b之上；所述第三界面控制層105b疊置在所述第四柵介質(zhì)層104b之上；所述第二III-V族半導(dǎo)體溝道層106b疊置在所述第三界面控制層105b之上；所述第二III-V族半導(dǎo)體源漏層108b疊置在第二III-V族半導(dǎo)體溝道層106b之上的兩側(cè)；所述第四界面控制層107b疊置在所述第二III-V族半導(dǎo)體溝道層106b之上并在第二III-V族半導(dǎo)體源漏層108b之間；所述第五柵介質(zhì)層109b在所述第二III-V族半導(dǎo)體溝道層106b和所述第二III-V族半導(dǎo)體源漏層108b之上，并將所述第二III-V族半導(dǎo)體源漏層108b的側(cè)邊覆蓋；所述第四柵金屬層111b疊置在所述第五柵介質(zhì)層109b之上的中間，所述第四柵金屬層111b的形狀為倒凸型；所述第二源漏金屬層110b疊置在所述第二III-V族半導(dǎo)體源漏層108b之上；所述第二源漏金屬層110b側(cè)邊分別與所述第五柵介質(zhì)層109b和所述第六柵介質(zhì)層113b的側(cè)邊相接；所述第四柵金屬層111b和所述第二源漏金屬層110b之間不相接并保持一定距離。將在源漏金屬層和柵金屬層之外的區(qū)域開(kāi)孔延伸到第一柵金屬層103a，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第一金屬柵電極117；在柵金屬的區(qū)域開(kāi)孔延伸到第二柵金屬層111a，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第二金屬柵電極119；將在源漏金屬層和柵金屬層之外的區(qū)域開(kāi)孔延伸到第三柵金屬層103b，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第三金屬柵電極120；在柵金屬的區(qū)域開(kāi)孔延伸到第四柵金屬層111b，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第四金屬柵電極121；在源漏金屬的區(qū)域開(kāi)孔延伸到第一源漏金屬層110a，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第一金屬源漏電極122；在源漏金屬的區(qū)域開(kāi)孔延伸到第二源漏金屬層110b，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第二金屬源漏電極123。

所述第一隔離層102、第二隔離層112、第三隔離層116、第四隔離層118為二氧化硅，所述第一隔離層102、第二隔離層112和第三隔離層116的厚度為150納米，所述第四隔離層118的厚度為4納米；

所述第一柵金屬層103a和第三柵金屬層103b從下之上為鈦和金疊層，其中鈦的厚度為10納米，金的厚度為30納米；

所述第二柵金屬層111a和第三柵金屬層111b從下之上為金和氮化鈦疊層，其中金的厚度最薄處為30納米，氮化鈦的厚度為20納米。

所述第二柵介質(zhì)層109a、第五柵介質(zhì)層109b、第一柵金屬層103a、第三柵金屬層103b為三氧化二鋁，厚度為5納米；

所述第一界面控制層105a、第三界面控制層105b、第二界面控制層107a、第四界面控制層107b為磷化銦，厚度為2.5納米。

所述第一III-V族半導(dǎo)體溝道層106a和第二III-V族半導(dǎo)體溝道層106b為銦鎵砷層，厚度為8納米，其中銦鎵砷的原子比值銦∶鎵∶砷＝0.7∶0.3∶1：

所述第一III-V族半導(dǎo)體源漏層108a和第二III-V族半導(dǎo)體源漏層108b為硅摻雜的銦鎵砷層，厚度為30納米，其銦鎵砷的原子比值為銦∶鎵∶砷＝0.53∶0.47∶1；

所述第一源漏金屬層110a和第二源漏金屬層110b為鎢，厚度為100納米。

此外，本發(fā)明還提供一種垂直集成雙柵MOSFET結(jié)構(gòu)的制備方法，所述方法包括如下步驟：

步驟1中，圖2為在單晶硅襯底沉積依次所述隔離層和所述柵金屬層后形成的所述第一鍵合片的結(jié)構(gòu)示意圖，如圖2所示，在所述單晶硅襯底101上生成所述第一隔離層102，在所述第一隔離層102上沉積所述第一柵金屬層103a，從而形成第一鍵合片；

步驟2中，圖3為所述第二片III-V族半導(dǎo)體外延襯底的結(jié)構(gòu)示意圖，圖4為所述第三片III-V族半導(dǎo)體外延襯底的結(jié)構(gòu)示意圖，如圖3和圖4所示，在兩個(gè)III-V族半導(dǎo)體外延襯底上分別沉積所述第一柵介質(zhì)層104a和第四柵介質(zhì)層104b的材料層，在所述柵介質(zhì)層上分別沉積所述第一柵金屬層103a和第三柵金屬層103b的材料層，并分別通過(guò)化學(xué)機(jī)械拋光的方式進(jìn)行平坦化處理，分別形成所述第一柵金屬層103a和第三柵金屬層103b，從而分別形成第二鍵合片和第三鍵合片；

步驟3中，圖5為將所述第二鍵合片鍵合倒扣鍵合在第一鍵合片后的鍵合片并去除所述III-V族半導(dǎo)體外延襯底的部分材料層直至所述III-V族半導(dǎo)體源漏層的材料層停止后的結(jié)構(gòu)示意圖，如圖5所示，將所述第一柵金屬層104a相對(duì)，采用鍵合的方式將所述第一鍵合片和所述第二鍵合片鍵合在一起，并去除所述III-V族半導(dǎo)體外延襯底的部分材料層114直至所述第一III-V族半導(dǎo)體源漏層108a的材料層停止；

圖6為形成所述III-V族半導(dǎo)體源漏層后，沉積第二界面控制層107a和第二柵介質(zhì)層109a材料層后的結(jié)構(gòu)示意圖，如圖6所示，去除部分所述第一III-V族半導(dǎo)體源漏層108a的材料層，形成所述第一III-V族半導(dǎo)體源漏層108a，沉積所述第二界面控制層107a和第二柵介質(zhì)層109a；

圖7為完成形成所述III-V族半導(dǎo)體的第二柵金屬層111a后的結(jié)構(gòu)示意圖，如圖7所示，在所述第二柵介質(zhì)層109a的材料層上形成所述柵金屬層111a。

圖8為完成形成所述III-V族半導(dǎo)體的第一源漏金屬層110a后的結(jié)構(gòu)示意圖，如圖8所示，去除部分所述第二柵介質(zhì)層109a的材料層，形成所述第二柵介質(zhì)層109a和所述第三柵介質(zhì)層113a，并在所述第一III-V族半導(dǎo)體源漏層108a上形成所述第一源漏金屬層110a。

圖9為完成形成所述III-V族半導(dǎo)體的第二隔離層112后的結(jié)構(gòu)示意圖，圖10為將所述第三鍵合片鍵合倒扣鍵合在第二鍵合片后的鍵合片并去除所述III-V族半導(dǎo)體外延襯底的部分材料層直至所述III-V族半導(dǎo)體源漏層的材料層停止后的結(jié)構(gòu)示意圖，如圖9和如圖10所示，所述第二隔離層112形成在所述第一III-V族半導(dǎo)體源漏層108a之上，將所述第二隔離層112上沉積所述第三柵金屬層103b。

步驟4中，將所述第三鍵合片的柵金屬層和所述柵金屬層相對(duì)，采用鍵合的方式將兩個(gè)片子鍵合在一起，并分別去除所述III-V族半導(dǎo)體外延襯底115的部分材料層直至所述第二III-V族半導(dǎo)體源漏層108b的材料層停止；

圖11為形成所述III-V族半導(dǎo)體源漏層后，沉積第四界面控制層107b和第五柵介質(zhì)層(109b)材料層后的結(jié)構(gòu)示意圖，如圖11所示，去除部分所述第二III-V族半導(dǎo)體源漏層108b的材料層，形成所述第二III-V族半導(dǎo)體源漏層108b，并沉積所述第二柵介質(zhì)層109a的材料層；

圖12為完成形成所述III-V族半導(dǎo)體的第四柵金屬層111b后的結(jié)構(gòu)示意圖，如圖12所示，在所述第五柵介質(zhì)層109b的材料層上形成所述第三柵金屬層111b。

圖13為完成形成所述III-V族半導(dǎo)體的第二源漏金屬層110b后的結(jié)構(gòu)示意圖，如圖13所示，去除部分所述第五柵介質(zhì)層109b的材料層，形成所述第五柵介質(zhì)層109b和所述第六柵介質(zhì)層113b，并在所述第二III-V族半導(dǎo)體源漏層108b上形成所述第二源漏金屬層110b。

如圖1所示，所述第二隔離層112形成在所述第二源漏金屬層110b、第三柵金屬層111b、第五柵介質(zhì)層109b之上。

步驟5中，圖14為完成形成所述III-V族半導(dǎo)體連接第一柵金屬層103a的第一金屬柵電極117后的結(jié)構(gòu)示意圖，如圖14所示，將在源漏金屬層和柵金屬層之外的區(qū)域開(kāi)孔延伸到第一柵金屬層103a，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第一金屬柵電極117；圖15為完成形成所述III-V族半導(dǎo)體連接第二柵金屬層111a的第二金屬柵電極119后的結(jié)構(gòu)示意圖，如圖15所示，在柵金屬的區(qū)域開(kāi)孔延伸到第二柵金屬層111a，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第二金屬柵電極119；圖16為完成形成所述III-V族半導(dǎo)體連接第三柵金屬層103b的第三金屬柵電極120后的結(jié)構(gòu)示意圖，如圖16所示，將在源漏金屬層和柵金屬層之外的區(qū)域開(kāi)孔延伸到第三柵金屬層103b，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第三金屬柵電極120；圖17為完成形成所述III-V族半導(dǎo)體連接第四柵金屬層111b的第四金屬柵電極121后的結(jié)構(gòu)示意圖，如圖17所示，在柵金屬的區(qū)域開(kāi)孔延伸到第四柵金屬層111b，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第四金屬柵電極121。

圖17為完成形成所述III-V族半導(dǎo)體連接第四柵金屬層111b的第四金屬柵電極121后的結(jié)構(gòu)示意圖，如圖18所示，在源漏金屬的區(qū)域開(kāi)孔延伸到第一源漏金屬層110a，在開(kāi)孔的側(cè)壁形成第四隔離層118，在孔里填滿金屬形成第一金屬源漏電極122；圖19為完成形成所述III-V族半導(dǎo)體連接第二源漏金屬層110b的第二金屬源漏電極123后的結(jié)構(gòu)示意圖，如圖19所示，在源漏金屬的區(qū)域開(kāi)孔延伸到第二源漏金屬層110b，在開(kāi)孔的側(cè)壁形成一層第四隔離層118，在孔里填滿金屬形成第二金屬源漏電極123。

步驟6中，圖20為完成形成所述III-V族半導(dǎo)體的源漏金屬電極，柵金屬電極引出的平面模塊示意圖，如圖20所示，將源漏金屬和柵金屬引出形成第一金屬源漏電極122、第二金屬源漏電極123和第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120、第四金屬柵電極121。

所述步驟1中，所述隔離層的沉積方法包括原子層沉積、等離子增強(qiáng)化學(xué)氣相沉積、磁控濺射、分子束外延或金屬有機(jī)化學(xué)氣相沉積、干法氧化、濕法氧化中的一種或多種沉積方法，所述柵金屬層的沉積方法包括磁控濺射、電子束蒸發(fā)中的一種或兩種相結(jié)合；

所述步驟2中，所述兩個(gè)III-V族半導(dǎo)體外延襯底從下至上依次為III-V族半導(dǎo)體、所述第一III-V族半導(dǎo)體源漏層的材料層108a和第二III-V族半導(dǎo)體源漏層的材料層108b、所述第二界面控制層107a和第四界面控制層107b、第一III-V族半導(dǎo)體溝道層106a和第二III-V族半導(dǎo)體溝道層106b、第一界面控制層105a和第三界面控制層105b；所述第一柵介質(zhì)層104a和第四柵介質(zhì)層104b采用原子層沉積的方法沉積；

所述步驟3中，所采用的鍵合方式為金屬-金屬鍵合；鍵合完成后，采用干法刻蝕或濕法腐蝕的方式去除所述III-V族半導(dǎo)體外延襯底上所述III-V族半導(dǎo)體；

采用光刻、干法刻蝕或濕法腐蝕的方式去除部分所述第一III-V族半導(dǎo)體源漏層的材料層108a和第二III-V族半導(dǎo)體源漏層的材料層108b，形成所述第二界面控制層107a和第四界面控制層107b的上表面；所述第三柵介質(zhì)層113a和第六柵介質(zhì)層113b和所述第二柵介質(zhì)層109a和第五柵介質(zhì)層109b的材料相同，采用原子層沉積的方法進(jìn)行沉積；

采用濺射、蒸發(fā)或原子層沉積的方式沉積所述第二柵金屬層111a和第三柵金屬層111b的材料層，采用光刻、剝離、干法刻蝕或濕法腐蝕的方式去除多余的所述第二柵金屬層111a和第三柵金屬層111b的材料層，形成所述第二柵金屬層111a和第三柵金屬層111b；

采用光刻、干法刻蝕或濕法腐蝕的方式去除部分所述第二柵介質(zhì)層109a和第五柵介質(zhì)層109b的材料層，漏出所述III-V族半導(dǎo)體源漏層的上表面，形成所述第三柵介質(zhì)層113a和第六柵介質(zhì)層113b和所述第二柵介質(zhì)層109a和第五柵介質(zhì)層109b；采用濺射、蒸發(fā)或原子層沉積的方式沉積所述第一源漏金屬層110a和第二源漏金屬層110b的材料層，采用光刻、剝離、干法刻蝕或濕法腐蝕的方式去除多余的所述第一源漏金屬層110a和第二源漏金屬層110b的材料層，形成所述第一源漏金屬層110a和第二源漏金屬層110b；

步驟5中，采用干法刻蝕或濕法腐蝕的方式開(kāi)孔，采用濺射、蒸發(fā)或原子層沉積的方式沉積所述第四隔離層118的材料層、連接第一柵金屬層103a的第一金屬柵電極117、連接第二柵金屬層111a的第二金屬柵電極119、連接第三柵金屬層103b的第三金屬柵電極120、連接第四柵金屬層111b的第四金屬柵電極121、連接第一源漏金屬層110a的金屬柵電極122、連接第二源漏金屬層110b的第二金屬源漏電極123。

步驟6中，將源漏金屬和柵金屬引出形成第一金屬源漏電極122、第二金屬源漏電極123和第一金屬柵電極117、第二金屬柵電極119、第三金屬柵電極120、第四金屬柵電極121。

以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。