本發(fā)明涉及一種封裝結構及其功率器件，特別涉及一種半導體封裝結構及其半導體功率器件。

背景技術：

電力電子裝置為能量轉換的核心構件，是當前電力、電子、電機和能源行業(yè)不可或缺的重要裝置。電力電子裝置工作的主要指標為能量轉換效率、功率密度、散熱特性等，上述特性優(yōu)劣將直接影響到采用電力電子裝置的系統(tǒng)的性能，因此，上述指標一直是業(yè)界努力追求的目標。

現(xiàn)代電力電子裝置的發(fā)展，既依賴于有源的半導體器件、無源的電容和電感等核心元件的不斷進步，也取決于如何將各類元件相互組合使用，這種組合使用多種不同元件的特點，也成為應用電力電子裝置的重要特征之一。為了進一步提高、優(yōu)化電力電子裝置的性能，如何排布、組合不同元件，從而最大化的發(fā)揮裝置的整體性能，成為當前重要的命題。這種組合既可以通過分立元件實現(xiàn)相互連接，也可以通過封裝方式將不同元件進一步集成，也可以更進一步在芯片層面定義元件的相互集成。

在電力電子電路中由于器件處于開關換流的工作狀態(tài)，總是需要保證器件在換流過程安全的前提下，盡可能的加快開關速度以降低開關損耗。其中半橋回路是最為基本的功率拓撲單元，以此為基礎構成的多樣電路拓撲，為現(xiàn)代電力電子裝置廣泛應用于不同的使用場合提供了可能，而該回路本身的特性，直接決定了系統(tǒng)整體的性能水準。

在開關工作狀態(tài)下，開關器件經歷從高阻抗到低阻抗、或從低阻抗到高阻抗的高速變換過程，輸出電流在橋臂的上下管之間切換，在此過程中產生開關動作的器件需要承受開關損耗，同時由于整個回路中存在的非理想寄生參數(shù)，開關動作會對承受Vbus耐壓的器件額外造成尖峰電壓，影響器件的工作安全。

面對降低損耗的需要，最重要的是加快器件的開關速度，縮短開關過程，然而，由于回路中寄生電感的存在，加快開關速度導致的更高電壓、電流變化率，會在器件兩端引入更高的電壓尖峰，威脅器件的安全工作。另一方面，在特定的應用中，如低壓大電流條件下，除寄生電感外，線路上的寄生阻抗此時也會帶來顯著的損耗，對整體效率產生影響。

綜上所述，如何將橋臂開關和解耦電容Cbus的回路最小化，從而最大程度地削弱寄生電感和寄生電阻的影響，成為設計電力電子裝置的一個重要考量。

技術實現(xiàn)要素：

發(fā)明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發(fā)明內容并非本揭示內容的完整概述，且其用意并非在指出本發(fā)明實施例的重要/關鍵元件或界定本發(fā)明的范圍。

本發(fā)明內容的一目的是在提供一種半導體封裝結構及其半導體功率器件，藉以改善現(xiàn)有技術的問題。

為達上述目的，本發(fā)明內容的一技術態(tài)樣是關于一種半導體封裝結構，其包含芯片、第一引腳、第二引腳及第三引腳。上述芯片包含第一表面、第二表面、第一功率開關及第二功率開關，且第一功率開關及第二功率開關皆包含第一端及第二端。芯片的第二表面相對于其第一表面。第一引腳配置于芯片的第一表面上。第二引腳配置于芯片的第一表面上，第一引腳與第二引腳彼此不接觸。第三引腳配置于芯片的第二表面上。芯片的第一功率開關的第一端耦接于第一引腳，芯片的第一功率開關的第二端耦接于第三引腳。芯片的第二功率開關的第一端耦接于第三引腳，芯片的第二功率開關的第二端耦接于第二引腳。

于一實施例中，其中該芯片還包含：

一共同基板，配置于該第三引腳上，包含一第一區(qū)及一第二區(qū)；

一共同導電區(qū)，配置于該共同基板上且位于該第一區(qū)及該第二區(qū)交接處；

其中該第一功率開關包含：

一第一N型外延層，配置于該共同基板的該第一區(qū)上；

一第一N型層，配置于該第一N型外延層上；

一第一N型區(qū)，配置于該第一N型層上，并接觸該第一引腳；

一第一P型區(qū)，配置于該第一N型外延層上；以及

一第二N型區(qū)，配置于該第一P型區(qū)上，并接觸該共同導電區(qū)。

于一實施例中，其中該第一功率開關還包含：

一P型重摻雜區(qū)，配置于該共同基板的該第一區(qū)上，并接觸該第一N型外延層、該第一P型區(qū)與該共同導電區(qū)。

于一實施例中，其中該第一功率開關還包含：

一控制端，配置于該第一P型區(qū)上；以及

一絕緣層，包覆于該控制端上。

于一實施例中，其中該第一功率開關還包含：

一金屬層，配置于該絕緣層上并鄰近于該第一引腳。

于一實施例中，其中該第二功率開關還包含：

一第二N型外延層，配置于該共同基板上的該第二區(qū)上；

一第二N型層，配置于該第二N型外延層上；

一第二P型區(qū)，配置于該第二N型外延層上；

一第三N型區(qū)，配置于該第二P型區(qū)上，并接觸該第二引腳；以及

一第四N型區(qū)，配置于該第二N型層上，并接觸該共同導電區(qū)。

于一實施例中，其中該第二功率開關還包含：

一第三P型區(qū)，配置于該第二P型區(qū)上并接觸該第三N型區(qū)。

于一實施例中，其中該第二功率開關還包含：

一控制端，配置于該第二P型區(qū)上；以及

一絕緣層，包覆于該控制端上。

于一實施例中，其中該半導體封裝結構包含多個所述芯片，其中所述多個芯片共用該第三引腳。

于一實施例中，其中所述多個芯片的所述多個第一功率開關與所述多個第二功率開關交錯排列。

于一實施例中，其中所述多個芯片的所述多個第一引腳依序排列而形成多條第一條狀引腳，所述多個芯片的所述多個第二引腳依序排列而形成多條第二條狀引腳。

于一實施例中，該半導體封裝結構還包含：

一第一電極，耦接于所述多個第一條狀引腳；以及

一第二電極，耦接于所述多個第二條狀引腳。

于一實施例中，其中所述多個芯片的所述多個第一引腳與所述多個第二引腳交錯排列。

于一實施例中，該半導體封裝結構還包含：

一第一電極，耦接于所述多個第一引腳；以及

一第二電極，耦接于所述多個第二引腳。

于一實施例中，其中該芯片包含多個所述第一功率開關及多個所述第二功率開關，其中所述多個第一功率開關共用該第一引腳，所述多個第二功率開關共用該第二引腳。

于一實施例中，其中所述多個第一功率開關與所述多個第二功率開關共用該第三引腳。

于一實施例中，其中所述多個第一功率開關的數(shù)目與所述多個第二功率開關的數(shù)目不相等。

于一實施例中，其中所述多個第一功率開關共用該第一引腳以形成一第一片狀引腳，所述多個第二功率開關共用該第二引腳以形成一第二片狀引腳。

于一實施例中，該半導體封裝結構還包含：

一電路板，包含：

一第一表面；

一第二表面，相對于該第一表面；以及

多個通孔，貫通該電路板；以及

一電容，配置于該電路板的該第二表面上；

其中該芯片配置于該電路板的該第一表面上，且該芯片的該第二表面接觸該電路板的該第一表面；

其中該第一引腳與該第二引腳穿過該電路板的所述多個通孔，而于該電路板的該第二表面上相應地形成一第一電極與一第二電極。

于一實施例中，該半導體封裝結構還包含：

一電路板，包含：

一第一表面；以及

一第二表面，相對于該第一表面；以及

其中該芯片配置于該電路板的該第一表面上，且該芯片的該第二表面接觸該電路板的該第一表面；

一封裝層，包覆于該芯片上，其中該封裝層包含：

多個通孔，貫通該封裝層；

其中該第一引腳與該第二引腳穿過該封裝層的所述多個通孔，而于該封裝層上相應地形成一第一電極與一第二電極；

一電容，配置于該封裝層上，并透過所述多個通孔耦接于該第一引腳與該第二引腳。

于一實施例中，該半導體封裝結構還包含：

一電容，配置于該芯片的該第一表面的上，并接觸該第一引腳及該第二引腳；

一封裝層，包覆于該芯片及該電容上，其中該封裝層包含：

一第一表面；以及

一第二表面，相對于該第一表面；以及

多個穿孔，穿過該封裝層；

其中該第一引腳及該第二引腳穿過該封裝層的所述多個穿孔，而于該封裝層的該第一表面上相應地形成一第一電極與一第二電極，該第三引腳露出于該封裝層的該第一表面。

于一實施例中，該半導體封裝結構還包含：

多個第一導電層，耦接于該第一引腳；以及

多個第二導電層，與所述多個第一導電層交錯配置，并耦接于該第二引腳。

于一實施例中，其中所述多個第一導電層的數(shù)目與所述多個第二導電層的數(shù)目不相等。

于一實施例中，該半導體封裝結構還包含：

一封裝層，包覆于該芯片上，其中該封裝層包含：

一第一表面；

一第二表面，相對于該第一表面；以及

多個穿孔，穿過該封裝層；

其中該第一引腳及該第二引腳于該封裝層內分別形成多個第一電極層與多個第二電極層，所述多個第一電極層與所述多個第二電極層交錯配置，其中該第一引腳及該第二引腳穿過該封裝層的所述多個穿孔，而于該封裝層的該第一表面上相應地形成一第一電極與一第二電極，該第三引腳露出于該封裝層的該第一表面。

于一實施例中，該半導體封裝結構還包含：

一封裝層，包覆于該芯片上，其中該封裝層包含：

一第一表面；

一第二表面，相對于該第一表面；以及

多個穿孔，穿過該封裝層；

其中該第一引腳及該第二引腳于該封裝層內分別形成多個第一電極層與多個第二電極層，所述多個第一電極層與所述多個第二電極層交錯配置，其中該第一引腳及該第二引腳穿過該封裝層的所述多個穿孔，而于該封裝層的該第二表面上相應地形成一第一電極與一第二電極，該第三引腳露出于該封裝層的該第一表面。

于一實施例中，其中該第一引腳及該第二引腳的其中至少一者用以作為一檢測引腳。

于一實施例中，該半導體封裝結構還包含：

一檢測電路，配置于該芯片上，用以檢測該芯片。

為達上述目的，本發(fā)明內容的另一技術態(tài)樣是關于一種半導體功率器件，此半導體功率器件包含相位引腳、共同基板、共同導電區(qū)、第一N型外延層、第一N型層、母線引腳、第一P型區(qū)、第二N型外延層、第二N型層、第二P型區(qū)及接地引腳。共同基板配置于相位引腳上，此共同基板包含共同基板第一區(qū)及第二區(qū)。共同導電區(qū)配置于共同基板上且位于第一區(qū)及第二區(qū)交接處。第一N型外延層配置于共同基板的第一區(qū)上。第一N型層配置于第一N型外延層上。母線引腳配置于第一N型層上，并電性耦接于第一N型層。第一P型區(qū)配置于第一N型外延層上，并電性耦接于共同導電區(qū)。第二N型外延層配置于共同基板上的第二區(qū)上。第二N型層配置于第二N型外延層上，并電性耦接于共同導電區(qū)。第二P 型區(qū)配置于第二N型外延層上。接地引腳配置于第二P型區(qū)上，并電性耦接于第二P型區(qū)。

于一實施例中，該半導體功率器件還包含：

一第一N型區(qū)，配置于該第一N型層上，并接觸該母線引腳；以及

一第二N型區(qū)，配置于該第一P型區(qū)上，并接觸該共同導電區(qū)。

于一實施例中，該半導體功率器件還包含：

一P型重摻雜區(qū)，配置于該共同基板的該第一區(qū)上，并接觸該第一N型外延層、該第一P型區(qū)與該共同導電區(qū)。

于一實施例中，該半導體功率器件還包含：

一控制端，配置于該第一P型區(qū)上；以及

一絕緣層，包覆于該控制端上。

于一實施例中，該半導體功率器件還包含：

一金屬層，配置于該絕緣層上并鄰近于該母線引腳。

于一實施例中，該半導體功率器件還包含：

一第三N型區(qū)，配置于該第二P型區(qū)上，并接觸該接地引腳；以及

一第四N型區(qū)，配置于該第二N型層上，并接觸該共同導電區(qū)。

于一實施例中，該半導體功率器件還包含：

一第三P型區(qū)，配置于該第二P型區(qū)上并接觸該第三N型區(qū)。

于一實施例中，該半導體功率器件還包含：

一控制端，配置于該第二P型區(qū)上；以及

一絕緣層，包覆于該控制端上。

因此，根據(jù)本發(fā)明的技術內容，本發(fā)明實施例通過提供一種半導體封裝結構及其半導體功率器件，藉以將橋臂開關和解耦電容的回路最小化，從而最大程度地削弱寄生電感和寄生電阻的影響。

在參閱下文實施方式后，本發(fā)明所屬技術領域中具有通常知識者當可輕易了解本發(fā)明的基本精神及其他發(fā)明目的，以及本發(fā)明所采用的技術手段與實施態(tài)樣。

附圖說明

為讓本發(fā)明的上述和其他目的、特征、優(yōu)點與實施例能更明顯易懂， 所附附圖的說明如下：

圖1是依照本發(fā)明一實施例示出一種半導體功率器件的示意圖；

圖2是依照本發(fā)明另一實施例示出一種如圖1所示的半導體功率器件的詳細剖面結構圖；

圖3是依照本發(fā)明再一實施例示出一種半導體封裝結構的剖面圖；

圖4是依照本發(fā)明又一實施例示出一種如圖3所示的半導體封裝結構的俯視圖；

圖5A是依照本發(fā)明另一實施例示出一種半導體封裝結構的俯視圖；

圖5B是依照本發(fā)明又一實施例示出一種半導體封裝結構的側視圖；

圖6是依照本發(fā)明再一實施例示出一種半導體封裝結構的俯視圖；

圖7是依照本發(fā)明又一實施例示出一種如圖6所示的半導體封裝結構的俯視圖；

圖8是依照本發(fā)明另一實施例示出一種半導體封裝結構的剖面圖；

圖9是依照本發(fā)明再一實施例示出一種半導體封裝結構的剖面圖；

圖10是依照本發(fā)明又一實施例示出一種如圖9所示的半導體封裝結構的俯視圖；

圖11是依照本發(fā)明另一實施例示出一種半導體封裝結構的示意圖；

圖12是依照本發(fā)明再一實施例示出一種半導體封裝結構的示意圖；

圖13是依照本發(fā)明又一實施例示出一種半導體封裝結構的示意圖；

圖14是依照本發(fā)明另一實施例示出一種半導體封裝結構的示意圖；

圖15是依照本發(fā)明再一實施例示出一種半導體封裝結構的示意圖；

圖16是依照本發(fā)明又一實施例示出一種半導體封裝結構的示意圖；

圖17是依照本發(fā)明另一實施例示出一種半導體封裝結構的示意圖；

圖18是依照本發(fā)明再一實施例示出一種半導體封裝結構的示意圖。

具體實施方式

為了使本揭示內容的敘述更加詳盡與完備，下文針對了本發(fā)明的實施態(tài)樣與具體實施例提出了說明性的描述；但這并非實施或運用本發(fā)明具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特征以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，也可利用其他具體 實施例來達成相同或均等的功能與步驟順序。

除非本說明書另有定義，此處所用的科學與技術詞匯的含義與本發(fā)明所屬技術領域中具有通常知識者所理解與慣用的意義相同。此外，在不和上下文沖突的情形下，本說明書所用的單數(shù)名詞涵蓋該名詞的復數(shù)型；而所用的復數(shù)名詞時也涵蓋該名詞的單數(shù)型。

另外，關于本文中所使用的“耦接”，可指兩個或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，也可指兩個或多個元件相互操作或動作。

為將橋臂開關和解耦電容的回路最小化，從而最大程度地削弱寄生電感和寄生電阻的影響，本發(fā)明提出一種半導體封裝結構及其半導體功率器件，此半導體功率器件內橋臂上下管于內部集成，因此，不需外部互連的線路，同時，將橋臂上下管于半導體封裝結構內所占用的尺寸最小化。上述半導體封裝結構及其半導體功率器件，說明如后。

圖1是依照本發(fā)明一實施例示出一種半導體功率器件的示意圖。此半導體功率器件包含芯片100、第一引腳BUS、第二引腳GND及第三引腳Phase。芯片100包含第一表面110、第二表面120、第一功率開關Q1及第二功率開關Q2。于結構上，芯片100的第二表面120相對于第一表面110。第一引腳BUS配置于芯片100的第一表面110上，且第二引腳GND也配置于芯片100的第一表面110上，然而，第一引腳與第二引腳彼此不接觸。另一方面，第三引腳Phase配置于芯片100的第二表面120上。再者，第一功率開關Q1及第二功率開關Q2皆包含第一端及第二端，第一功率開關Q1的第一端D1耦接于第一引腳BUS，第一功率開關Q1的第二端S1耦接于第三引腳Phase。第二功率開關Q2的第一端D2耦接于第三引腳Phase，第二功率開關Q2的第二端S2耦接于第二引腳GND。

如圖1所示，本發(fā)明實施例提出的半導體功率器件的橋臂上下管(如：第一功率開關Q1及第二功率開關Q2)于芯片100內部集成，因此，不需外部互連的線路，同時，將橋臂上下管于半導體功率器件內所占用的尺寸最小化，而能最大程度地削弱寄生電感和寄生電阻的影響。再者，本發(fā)明實施例提出的半導體功率器件的功率電極(如：第一引腳BUS)與接地端(如：第二引腳GND)由芯片100的同一側(如：第一表面110)引出，進而 便于就近配置電容，以將半橋回路的整體尺寸最小化。

圖2是依照本發(fā)明另一實施例示出一種如圖1所示的半導體功率器件的詳細剖面結構圖。如圖2所示，芯片100A還包含共同基板11、共同導電區(qū)21，共同基板11包含第一區(qū)11A及第二區(qū)11B。于一實施例中，上述共同基板11可為P型材料襯底。于結構上，共同基板11配置于第三引腳Phase上，共同導電區(qū)21配置于共同基板11上且位于第一區(qū)11A及第二區(qū)11B交接處。

此外，第一功率開關Q1包含第一N型外延層10、第一N型層9、第一N型區(qū)8、第一P型區(qū)20及第二N型區(qū)19。于一實施例中，上述第一N型層9及第一P型區(qū)20可透過離子注入或外延再生長等方式獲得。于結構上，第一N型外延層10配置于共同基板11的第一區(qū)11A上。第一N型層9配置于第一N型外延層10上。第一N型區(qū)8配置于第一N型層9上，并接觸第一引腳BUS。第一P型區(qū)20配置于第一N型外延層10上。第二N型區(qū)19配置于第一P型區(qū)20上，并接觸共同導電區(qū)21。于一實施例中，上述第一N型層9可作為第一功率開關Q1的漂移區(qū)，第一P型區(qū)20可作為第一功率開關Q1的溝道襯底。

在另一實施例中，第一功率開關Q1還包含P型重摻雜區(qū)15，此P型重摻雜區(qū)15配置于共同基板11的第一區(qū)11A上，并接觸第一N型外延層10、第一P型區(qū)20及共同導電區(qū)21。于一實施例中，上述P型重摻雜區(qū)15可透過離子注入或外延再生長等方式獲得。

在又一實施例中，第一功率開關Q1還包含控制端6及絕緣層7。于結構上，控制端6配置于第一P型區(qū)20上。于一實施例中，上述控制端6可由多晶材料或金屬導電體所制成，控制端6可作為第一功率開關Q1的柵極。此外，絕緣層7可為絕緣氧化物，絕緣層7可將控制端6包覆以隔離控制端6。于再一實施例中，第一功率開關Q1還包含金屬層1(如：場盤(field plate))，此金屬層1配置于絕緣層7上并鄰近于第一引腳BUS，以提高第一功率開關Q1的耐壓性并改善寄生電容分布狀況。

于另一實施例中，第二功率開關Q2還包含第二N型外延層22、第二N型層17、第二P型區(qū)13、第三N型區(qū)16及第四N型區(qū)18。于一實施例中，上述第二N型層17及第二P型區(qū)13可透過離子注入或外延再生 長等方式獲得。于結構上，第二N型外延層22配置于共同基板上11的第二區(qū)11B上。第二N型層17配置于第二N型外延層22上。第二P型區(qū)13配置于第二N型外延層22上。第三N型區(qū)16配置于第二P型區(qū)13上，并接觸第二引腳GND。第四N型區(qū)18配置于第二N型層17上，并接觸共同導電區(qū)21。于一實施例中，上述第二N型層17可作為第二功率開關Q2的漂移區(qū)，第二P型區(qū)13作為第二功率開關Q2的溝道襯底。

于再一實施例中，第二功率開關Q2還包含第三P型區(qū)14，此第三P型區(qū)14配置于第二P型區(qū)13上并接觸第三N型區(qū)16。于一實施例中，第三P型區(qū)14可透過高濃度離子注入技術獲得，其可用以降低第二功率開關Q2內的元件的寄生效應。于又一實施例中，第二功率開關Q2還包含控制端5及絕緣層7。于結構上，控制端5配置于第二P型區(qū)13上。絕緣層7包覆于控制端5上。于一實施例中，上述控制端5可由多晶材料或金屬導電體所制成，控制端5可作為第二功率開關Q2的柵極。此外，絕緣層7可為絕緣氧化物，絕緣層7可將控制端5包覆以隔離控制端5。再者，絕緣材料層4形成于第一引腳BUS與第二引腳GND間，以隔離第一引腳BUS與第二引腳GND。

需說明的是，上述實施例呈現(xiàn)出本發(fā)明半導體功率器件的基本單元(如：芯片100)，然而，于實際應用上，完整的半導體功率器件可包含多個芯片100，這些芯片100的分布/排序方式可為交錯分布式或區(qū)域分布式，說明如后。

圖3是依照本發(fā)明再一實施例示出一種半導體封裝結構的剖面圖，此半導體封裝結構包含多個如圖1所示的芯片100。在本實施例中，芯片100的分布/排序方式為交錯分布式。請參閱圖3，上述芯片100皆共用第三引腳Phase，且上述芯片100的第一功率開關Q1與第二功率開關Q2交錯排列，詳言的，半導體封裝結構內的功率開關的排列方式為「第一功率開關Q1、第二功率開關Q2、第一功率開關Q1、第二功率開關Q2…」的交錯排列方式。

圖4是依照本發(fā)明又一實施例示出一種如圖3所示的半導體封裝結構的俯視圖。由圖4得以看出，上述芯片100的第一引腳BUS依序排列而形成多條第一條狀引腳D1，上述芯片100的第二引腳GND依序排列而形 成多條第二條狀引腳S2。

為便于將電容與半導體封裝結構貼合，可將圖4所示的多條第一條狀引腳D1與多條第二條狀引腳S2分別集成引出，以形成兩個獨立電極，如圖5A及圖5B所示的獨立電極200及300，以便于電容的兩端貼合在兩個獨立電極200及300上。如圖5A所示，第一電極200耦接于上述第一條狀引腳D1，第二電極300耦接于上述第二條狀引腳S2，以此種耦接方式將多條第一條狀引腳D1與多條第二條狀引腳S2分別集成引出。

如圖5B所示，本發(fā)明實施例于多條第二條狀引腳S2上配置導電塊210。由于導電塊210較為凸出，因此，將第一電極200放置于配置導電塊210的第二條狀引腳S2上時，第一電極200僅會透過導電塊210與第二條狀引腳S2電性耦接，而不會與第一條狀引腳D1電性耦接。通過上述結構配置方式，即可將多條第二條狀引腳S2集成引出。另一方面，本發(fā)明實施例于多條第一條狀引腳D1上配置導電塊310，依據(jù)相同理由，第二電極300僅會透過導電塊310與第一條狀引腳D1電性耦接，而不會與第二條狀引腳S2電性耦接。通過上述結構配置方式，即可將多條第一條狀引腳D1集成引出。

圖6是依照本發(fā)明再一實施例示出一種半導體封裝結構的俯視圖，此半導體封裝結構包含多個如圖1所示的芯片100。相較于圖3所示的交錯分布方式，在圖6的芯片100的分布/排序方式呈現(xiàn)出另一種交錯分布方式，此種交錯分布方式形成矩陣式電極排列結構。圖7是依照本發(fā)明又一實施例示出一種如圖6所示的半導體封裝結構的俯視圖。如圖7所示，可采用橫向、縱向導電布線層將矩陣式電極排列結構的電極D1及電極S2分別集成引出，以形成兩個獨立電極200a及300a，以便于電容的兩端貼合在兩個獨立電極200a及300a上。

圖8是依照本發(fā)明另一實施例示出一種半導體封裝結構的剖面圖，此半導體封裝結構包含多個如圖1所示的芯片100。相較于圖3所示的交錯分布方式，在圖8的芯片100的分布/排序方式，是將第一功率開關Q1及第二功率開關Q2分為兩個區(qū)域集成配置，此種分布/排序方式稱為區(qū)域分布式。請參閱圖8，上述芯片100的多個第一功率開關Q1共用第一引腳BUS，多個第二功率開關Q2共用第二引腳GND，且第一功率開關Q1與 第二功率開關Q2共用第三引腳Phase。

圖9是依照本發(fā)明再一實施例示出一種半導體封裝結構的剖面圖，此半導體封裝結構包含多個如圖1所示的芯片100。相同于圖8所示的實施例，在此的芯片100的分布/排序方式也為區(qū)域分布式，不同的處在于，圖9所示的半導體封裝結構中的第一功率開關Q1的數(shù)目與第二功率開關Q2的數(shù)目不相等。這是基于在實際應用上，橋臂的上下管(如：第一功率開關Q1及第二功率開關Q2)的功率需求不同所致。于實際應用上，橋臂的第一功率開關Q1及第二功率開關Q2的功率容量會依據(jù)占空比的變化而改變，第一功率開關Q1的數(shù)目與第二功率開關Q2的數(shù)目也隨的改變。上述第一功率開關Q1的數(shù)目與第二功率開關Q2的數(shù)目的比例范圍落在1％～99％。

圖10是依照本發(fā)明又一實施例示出一種如第8、9圖所示的半導體封裝結構的俯視圖。由于芯片100的分布/排序方式為區(qū)域分布式，因此，芯片100的第一功率開關Q1共用第一引腳BUS以形成第一片狀引腳D1，第二功率開關Q2共用第二引腳GND以形成第二片狀引腳S2。

圖11是依照本發(fā)明另一實施例示出一種半導體封裝結構的示意圖。如圖所示，半導體封裝結構還包含電路板PCB及電容Cbus，上述電路板PCB包含第一表面1110、第二表面1120及多個通孔1130。于結構上，電路板PCB的第二表面1120相對于第一表面1110。多個通孔1130貫通電路板PCB。電容Cbus配置于電路板PCB的第二表面1120上。此外，芯片100配置于電路板PCB的第一表面1110上，且芯片100的第二表面120接觸電路板PCB的第一表面1110。再者，第一引腳BUS與第二引腳GND穿過電路板PCB的通孔1130，而于電路板PCB的第二表面1120上相應地形成第一電極EBUS與第二電極EGND。如此一來，通過前述芯片100集成的方法以實現(xiàn)互連，從而減小第一功率開關Q1及第二功率開關Q2的整體尺寸，由圖中得以看到電路板PCB的整體線路被減小，從而使有效回路尺寸被進一步的壓縮。

圖12是依照本發(fā)明再一實施例示出一種半導體封裝結構的示意圖。如圖所示，半導體封裝結構還包含電路板PCB、封裝層1230及電容Cbus，上述電路板PCB包含第一表面1210及第二表面1220，上述封裝層1230 包含多個通孔1240。需先說明的是，相較于圖11所示的半導體封裝結構的配置方式(將芯片100及電容Cbus配置于電路板PCB的不同側)，圖12所示的半導體封裝結構將芯片100及電容Cbus配置于電路板PCB的同一側，說明如后。

如圖12所示，電路板PCB的第二表面1220相對于第一表面1210。芯片100配置于電路板PCB的第一表面1210上，且芯片100的第二表面120接觸電路板PCB的第一表面1210。封裝層1230包覆于芯片100上。多個通孔1240貫通封裝層1230。第一引腳BUS與第二引腳GND穿過封裝層1230的通孔1240，而于封裝層1230上相應地形成第一電極EBUS與第二電極EGND。電容Cbus配置于封裝層1230上，并透過通孔1240耦接于第一引腳BUS與第二引腳GND。如此一來，電容Cbus能夠直接外貼在芯片100的封裝層1230表面，從而完全去除了電路板PCB上的布線和通孔導致的寄生參數(shù)，進一步節(jié)約了電路板PCB的板面資源。

圖13是依照本發(fā)明又一實施例示出一種半導體封裝結構的示意圖。如圖所示，半導體封裝結構包含芯片100、電容Cbus及封裝層1330，上述封裝層1330包含第一表面1310、第二表面1320及多個穿孔1340。于結構上，電容Cbus配置于芯片100的第一表面110的上，并接觸第一引腳BUS及第二引腳GND。封裝層1330包覆于芯片100及電容Cbus上。封裝層1330的第二表面1320相對于第一表面1310。多個穿孔1340穿過封裝層1330。此外，第一引腳BUS及第二引腳GND穿過封裝層1330的穿孔1340，而于封裝層1330的第一表面1310上相應地形成第一電極EBUS與第二電極EGND，第三引腳Phase露出于封裝層1330的第一表面1310。如圖所示，電容Cbus直接集成在封裝層1330內部，因此能進一步縮小橋臂回路的寄生效應。

圖14是依照本發(fā)明另一實施例示出一種半導體封裝結構的示意圖。相較于圖3所示的半導體封裝結構，在此的半導體封裝結構還包含多個第一導電層LBUS及多個第二導電層LGND。于結構上，多個第一導電層LBUS耦接于第一引腳BUS，多個第二導電層LGND耦接于第二引腳GND，且多個第二導電層LGND與多個第一導電層LBUS交錯配置。此外，上述第一導電層LBUS的數(shù)目與第二導電層LGND的數(shù)目可視實際 需求而設置為相等或不相等。

圖15是依照本發(fā)明再一實施例示出一種半導體封裝結構的示意圖。如圖所示，半導體封裝結構包含芯片100及封裝層1530，此封裝層1530包含第一表面1510、第二表面1520及多個穿孔1540。于結構上，封裝層1530包覆于芯片100上。封裝層1530的第二表面1520相對于第一表面1510。封裝層1530的多個穿孔1540，穿過封裝層1530。此外，第一引腳BUS及第二引腳GND于封裝層1530內分別形成多個第一電極層1550與多個第二電極層1560，第一電極層1550與第二電極層1560交錯配置。上述第一引腳BUS及第二引腳GND穿過封裝層1530的穿孔1540，而于封裝層1530的第一表面1510上相應地形成第一電極EBUS與第二電極EGND，第三引腳Phase露出于封裝層1530的第一表面1510。此種結構配置可單面引出所有引腳BUS、GND、Phase，在實現(xiàn)集成電容Cbus結構的過程中，可以直接將布線RDL(Redistribution Layer)橫向引出，分別匯集成第一引腳BUS和第二引腳GND，并與第三引腳phase一起從整個元件的同一面引出，由使用者貼裝到系統(tǒng)應用板上。

圖16是依照本發(fā)明又一實施例示出一種半導體封裝結構的示意圖。如圖所示，半導體封裝結構包含芯片100及封裝層1630，此封裝層1630包含第一表面1610、第二表面1620及多個穿孔1640。于結構上，第二表面1620相對于第一表面1610。多個穿孔1640穿過封裝層1630。此外，第一引腳BUS及第二引腳GND于封裝層1630內分別形成多個第一電極層1650與多個第二電極層1660，第一電極層1650與第二電極層1660交錯配置。上述第一引腳BUS及第二引腳GND穿過封裝層1630的穿孔1640，而于封裝層1630的第二表面1620上相應地形成第一電極EBUS與第二電極EGND，第三引腳Phase露出于封裝層1630的第一表面1610。本實施例的結構配置方式，可適用于一些特別的應用需求，比如需要更良好的散熱，更高的功率密度，或者需要將元器件進行內埋處理等。因此，由半導體封裝結構的雙面引出引腳，亦即將第一引腳BUS、第二引腳GND與第三引腳Phase分別在半導體封裝結構的兩面引出，以最大限度縮短從芯片100表面電極到上述引腳之間的連接，同時讓半導體封裝結構于其兩面均可進行散熱。

圖17是依照本發(fā)明另一實施例示出一種半導體封裝結構的示意圖。為使本發(fā)明實施例的半導體封裝結構易于檢測，可將半導體封裝結構的第一引腳BUS或第二引腳GND引出，以作為檢測引腳。

圖18是依照本發(fā)明再一實施例示出一種半導體封裝結構的示意圖。為使本發(fā)明實施例的半導體封裝結構易于檢測，可于芯片100上設置檢測電路150，由此檢測電路150來檢測芯片100。此外，也可于芯片100上設置控制電路160，由此控制電路160來控制芯片100。

由上述本發(fā)明實施方式可知，應用本發(fā)明具有下列優(yōu)點。本發(fā)明實施例通過提供一種半導體封裝結構及其半導體功率器件，藉以將橋臂上下管(如：第一功率開關Q1及第二功率開關Q2)于芯片內部集成，因此，不需外部互連的線路，同時，將橋臂上下管于半導體功率器件內所占用的尺寸最小化，而能最大程度地削弱寄生電感和寄生電阻的影響。再者，本發(fā)明實施例提出的半導體功率器件的功率電極(如：第一引腳BUS)與接地端(如：第二引腳GND)由芯片的同一側(如：第一表面110)引出，進而便于就近配置電容，以將半橋回路的整體尺寸最小化。

雖然上文實施方式中揭露了本發(fā)明的具體實施例，然其并非用以限定本發(fā)明，本發(fā)明所屬技術領域中具有通常知識者，在不悖離本發(fā)明的原理與精神的情形下，當可對其進行各種更動與修飾，因此本發(fā)明的保護范圍當以附隨權利要求書所界定者為準。