本申請要求2015年10月27日提交的申請?zhí)枮?0-2015-0149473的韓國專利申請的優(yōu)先權，其全部內(nèi)容通過引用合并于此。

技術領域

本發(fā)明的各種實施例涉及電子器件，并且更具體而言，涉及一種頁緩沖器和包括所述頁緩沖器的存儲器件。

背景技術：

半導體存儲器件通常被分成易失性和非易失性存儲器件。

非易失性存儲器件具有相對低的寫入和讀取速度，但是即使它們的電源被關斷或者中斷也能保持儲存的數(shù)據(jù)。非易失性存儲器件的示例包括：只讀存儲器(ROM)、掩膜ROM(MROM)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃存儲器、相變隨機存取存儲器(PRAM)、磁阻RAM(MRAM)、電阻式RAM(RRAM)、以及鐵電RAM(FRAM)器件等?？扉W存儲器可以被分成或非(NOR)型和與非(NAND)型。

快閃存儲器具有如下的優(yōu)點，任意地編程和擦除數(shù)據(jù)(即，RAM的優(yōu)點)，并且即使電源可能被關斷或中斷時也能保持儲存的數(shù)據(jù)(即，ROM的優(yōu)點)?？扉W存儲器廣泛地用作便攜式電子設備(例如，數(shù)碼照相機、個人數(shù)字助理(PDA)以及MP3播放器)的儲存介質(zhì)。

技術實現(xiàn)要素：

本發(fā)明的各種實施例涉及一種頁緩沖器和包括所述頁緩沖器的半導體存儲器件。所述頁緩沖器在半導體存儲器件的操作期間提供了改善的、更穩(wěn)定的操作。

本發(fā)明的一個實施例提供了一種半導體存儲器件，其包括：存儲單元陣列和多個頁緩沖器，所述存儲單元陣列包括多個存儲單元，所述多個頁緩沖器分別與存儲單元陣列的多個位線耦接，所述頁緩沖器被供應內(nèi)部電壓以對多個位線預充電或者以在感測操作期間感測流經(jīng)多個位線的電流量，其中，每個頁緩沖器將內(nèi)部電壓轉換成具有恒定電勢電平的電源電壓。

本發(fā)明的另一個實施例提供了一種頁緩沖器，其包括：位線耦接單元，所述位線耦接單元耦接在位線與控制節(jié)點之間，所述位線可以與多個存儲單元耦接，并且所述位線耦接單元適用于響應于位線耦接信號而將位線與控制節(jié)點電耦接；箝位電路，被供應第一內(nèi)部電壓以對位線和感測節(jié)點預充電，并且適用于根據(jù)位線的電流量來調(diào)節(jié)感測節(jié)點的電勢電平；電流確定電路，被供應第二內(nèi)部電壓，并且適用于響應于箝位電路中感測節(jié)點的電勢電平而調(diào)節(jié)輸出電流量；以及鎖存電路，適用于儲存與由電流確定電路所調(diào)節(jié)的電流量相對應的數(shù)據(jù)，其中，所述電流確定電路可以通過將第二內(nèi)部電壓調(diào)節(jié)至恒定的電勢電平而產(chǎn)生電源電壓。

本發(fā)明的另一個實施例提供了一種頁緩沖器，其包括：位線耦接單元，所述位線耦接單元耦接在位線與控制節(jié)點之間，所述位線可以與多個存儲單元耦接，并且所述位線耦接單元適用于響應于位線耦接信號而將位線與控制節(jié)點電耦接；箝位電路，被供應內(nèi)部電壓以對位線和感測節(jié)點預充電，并且適用于根據(jù)位線的電流量來調(diào)節(jié)感測節(jié)點的電勢電平；電流確定電路，適用于響應于在箝位電路中的感測節(jié)點的電勢電平而調(diào)節(jié)輸出電流量；以及鎖存電路，適用于儲存與由電流確定電路所調(diào)節(jié)的電流量相對應的數(shù)據(jù)，其中，所述箝位電路可以通過將內(nèi)部電壓調(diào)節(jié)至恒定的電勢電平而產(chǎn)生電源電壓。

附圖說明

在下文中，將參照附圖來更全面地描述示例性實施例。然而，應當注意的是，本發(fā)明可以采用不同形式來實施，并且不應當解釋為局限于本文所列的實施例。確切地說，提供這些實施例使得本發(fā)明對于本領域的技術人員充分且完整。

在附圖中，為了清楚的說明，可以對尺寸進行夸大處理。此外，將理解的是，當提及一個元件在兩個元件“之間”時，其可能是僅一個元件在兩個元件之間，或者還可以存在一個或更多個中間元件。相同的附圖標記始終表示相同的元件。

圖1為圖示根據(jù)本發(fā)明的一個實施例的半導體存儲器件的圖；

圖2為圖示根據(jù)本發(fā)明的一個實施例的頁緩沖器的圖；

圖3為圖示根據(jù)本發(fā)明的另一個實施例的頁緩沖器的圖；

圖4為圖示根據(jù)本發(fā)明的又一個實施例的頁緩沖器的圖；

圖5為示出根據(jù)本發(fā)明的一個實施例的內(nèi)部電源電壓的電勢電平電平、供應至頁緩沖器的調(diào)節(jié)信號以及從頁緩沖器產(chǎn)生的已調(diào)節(jié)的電壓的圖；

圖6為示出根據(jù)本發(fā)明的一個實施例的包括圖1中的半導體存儲器件的存儲系統(tǒng)的 框圖；

圖7為示出圖6中的存儲系統(tǒng)的應用示例的框圖；以及

圖8為示出包括參照圖7所述的存儲系統(tǒng)的計算系統(tǒng)的框圖。

具體實施方式

將參照所述的實施例和附圖一起來提供本發(fā)明的優(yōu)點和特征以及實現(xiàn)其的方法。然而，本發(fā)明不限制于以下所述的實施例，并且可以采用不同的方式來實施。確切地說，提供這些實施例使得本發(fā)明對于本領域的技術人員充分且完整。

在整個說明書中，如果某些部分被描述為與其它部分耦接，則它們不僅直接與其它的部分耦接，還利用插置在它們之間的任何其它器件間接地與其它的部分耦接。在整個說明書中，術語“包括”或“包含”一個部件是包容性的而不排除額外的、未敘述的元件或方法步驟。

現(xiàn)在參見圖1，根據(jù)本發(fā)明的一個實施例的半導體存儲器件1000可以包括：存儲單元陣列100、行解碼器200、電壓發(fā)生單元300、控制邏輯400以及頁緩沖器組500。

存儲單元陣列100可以是任何適合的存儲單元陣列。例如，存儲單元陣列100可以包括布置在存儲塊(未示出)中的多個存儲單元。每個存儲塊可以包括耦接在位線與公共源極線之間的多個存儲串。即，存儲串可以分別與相應的位線耦接。存儲串還可以共同地與公共源極線耦接。每個存儲串可以包括彼此串聯(lián)耦接的源極選擇晶體管、多個存儲單元以及漏極選擇晶體管。

行解碼器200可以響應于從控制邏輯400輸出的行地址信號RADD而將從電壓發(fā)生單元300輸出的操作電壓Vpgm、Vread和Vpass輸出至存儲單元陣列100的局部線DSL、WL0至WLn和SSL。

電壓發(fā)生單元300可以響應于從控制邏輯400輸出的電壓控制信號VCON而產(chǎn)生并輸出用于存儲單元的整體操作的操作電壓Vpgm、Vread和Vpass。

控制邏輯400響應于經(jīng)由輸入/輸出(I/O)電路(未示出)從外部輸入的命令信號CMD而控制行解碼器200、電壓發(fā)生單元300和頁緩沖器組500，以執(zhí)行編程操作、驗證操作、讀取操作或擦除操作。例如，控制邏輯400可以產(chǎn)生并輸出電壓控制信號VCON，使得電壓發(fā)生單元300可以響應于命令信號CMD而產(chǎn)生操作電壓Vpgm、Vread和Vpass。另外，控制邏輯400可以響應于經(jīng)由I/O電路從外部輸入的地址信號ADD而輸出控制行解碼器200所需的行地址信號RADD。另外，控制邏輯400可以響應于命令信 號CMD而輸出控制頁緩沖器組500所需的頁緩沖器控制信號PB_SIGNALS。

頁緩沖器組500可以經(jīng)由多個位線BL1至BLk而與存儲單元陣列100耦接。頁緩沖器組500可以包括多個頁緩沖器PB1至PBk，每個頁緩沖器經(jīng)由位線而與存儲單元陣列耦接。例如，頁緩沖器PB1至Pbk可以分別經(jīng)由相應的位線BL1至BLk而與存儲單元陣列耦接。多個頁緩沖器PB1至PBk可以響應于從控制邏輯400輸出的頁緩沖器控制信號PB_SIGNALS而操作。例如，在編程操作期間，多個頁緩沖器PB1至PBk可以儲存從外部暫時輸入的編程數(shù)據(jù)，然后根據(jù)暫時儲存的數(shù)據(jù)來調(diào)節(jié)相應位線BL1至BLk的電勢電平。在讀取操作期間，多個頁緩沖器PB1至PBk可以感測相應位線BL1至BLk的電勢電平或電流量，產(chǎn)生讀取數(shù)據(jù)，然后將讀取數(shù)據(jù)輸出至半導體存儲器件1000外部的設備。

現(xiàn)在參見圖2，提供了根據(jù)本發(fā)明的一個實施例的頁緩沖器。

將圖1中所示的頁緩沖器PB1至PBk中的頁緩沖器PB1作為一個示例來描述。應當注意的是，其余的頁緩沖器可以具有與頁緩沖器PB1相同的配置。

頁緩沖器PB1可以包括：箝位電路510、電流確定電路510、鎖存電路530以及位線耦接單元540。

箝位電路510可以包括：第一調(diào)節(jié)器(regulator)511、PMOS晶體管P1以及第一至第三NMOS晶體管N2、N3和N4。第一調(diào)節(jié)器511可以耦接在PMOS晶體管P1與用于內(nèi)部電源電壓之中的核心電壓VCORE的端子之間。第一調(diào)節(jié)器511可以被配置成響應于第一調(diào)節(jié)信號CS_A而將核心電壓VCORE調(diào)節(jié)至恒定的電勢電平，并且輸出已調(diào)節(jié)的核心電壓。第一調(diào)節(jié)器511可以被實施為第四NMOS晶體管N5。

PMOS晶體管P1和第三NMOS晶體管N4可以串聯(lián)耦接在第一調(diào)節(jié)器511與控制節(jié)點C_CSO之間。第一PMOS晶體管P1可以響應于預感測信號PRESEN_N而導通，并且第三NMOS晶體管N4可以響應于控制節(jié)點耦接信號PRESEN_N而導通，用于將通過第一調(diào)節(jié)器511調(diào)節(jié)之后的核心電壓VCORE供應至控制節(jié)點C_CSO。第一NMOS晶體管N2和第二NMOS晶體管N3可以串聯(lián)耦接在PMOS晶體管P1與控制節(jié)點C_CSO之間。在第一NMOS晶體管N2與第二NMOS晶體管N3之間的節(jié)點可以被定義為感測節(jié)點C_SEN。第一NMOS晶體管N2可以響應于第一控制信號HHO而導通，使得感測節(jié)點C_SEN可以利用通過第一調(diào)節(jié)器511調(diào)節(jié)之后的核心電壓VCORE來預充電。第二NMOS晶體管N3可以響應于第二控制信號XXO而導通，用于將控制節(jié)點C_CSO與感測節(jié)點C_SEN電連接。

電流確定電路520可以包括第二調(diào)節(jié)器521以及第一PMOS晶體管P2和第二PMOS晶體管P3。第二調(diào)節(jié)器521可以耦接在第一PMOS晶體管P2與用于內(nèi)部電源電壓之中的降頻轉換電壓(down-converted voltage)VDC_PB的端子之間。第二調(diào)節(jié)器521可以響應于第二調(diào)節(jié)信號CS_B而將降頻轉換電壓VDC_PB調(diào)節(jié)至恒定電勢電平，并且輸出已調(diào)節(jié)的降頻轉換電壓。第二調(diào)節(jié)器521可以被實施為NMOS晶體管N6。第一PMOS晶體管P2和第二PMOS晶體管P3可以串聯(lián)耦接在第二調(diào)節(jié)器521與鎖存電路530的第一節(jié)點QS之間。第一PMOS晶體管P2可以響應于感測信號SEN_PMOS而導通，并且第二PMOS晶體管P3可以響應于感測節(jié)點C_SEN的電勢電平而調(diào)節(jié)已調(diào)節(jié)的降頻轉換電壓VDC_PB的要被施加至第一節(jié)點QS的電流量。

鎖存電路530可以包括反相器IV1至IV2，它們在相反的方向上并聯(lián)耦接在第一節(jié)點QS(其與電流確定電路520耦接)與第二節(jié)點QS_N之間。鎖存電路530可以將與施加至第一節(jié)點QS的電流量相對應的數(shù)據(jù)作為感測數(shù)據(jù)儲存。

位線耦接單元540可以耦接在位線BL1與控制節(jié)點C_CSO之間。位線可以與多個存儲單元耦接。位線耦接單元可以被配置成響應于位線耦接信號PB_SENSE而將位線BL1與控制節(jié)點C_CSO電連接。位線耦接單元540可以被實施為NMOS晶體管N1。

現(xiàn)在將描述頁緩沖器PB1的讀取操作。

1)調(diào)節(jié)操作

核心電壓VCORE和降頻轉換電壓VDC_PB可以被施加至與位線BL1耦接的頁緩沖器PB1，用于執(zhí)行讀取操作。響應于第一調(diào)節(jié)信號CS_A，頁緩沖器PB1中的第一調(diào)節(jié)器511可以將核心電壓VCORE調(diào)節(jié)至恒定的電勢電平，所述恒定的電勢電平具有等于或小于核心電壓VCORE的最小值與第一調(diào)節(jié)器511的設定值之和的電勢電平。響應于第二調(diào)節(jié)信號CS_B，第二調(diào)節(jié)器521可以將降頻轉換電壓VDC_PB調(diào)節(jié)至恒定的電勢電平，所述恒定的電勢電平具有等于或小于降頻轉換電壓VDC_PB的最小值與第二調(diào)節(jié)器521的設定值之和的電勢電平。用于第一調(diào)節(jié)器511的設定值可以為構成第一調(diào)節(jié)器511的NMOS晶體管N5的閾值電壓的值。用于第二調(diào)節(jié)器521的設定值可以為構成第二調(diào)節(jié)器521的NMOS晶體管N6的閾值電壓的值。因此，通過第一調(diào)節(jié)器511調(diào)節(jié)之后的核心電壓VCORE可以被施加至頁緩沖器PB1中的箝位電路510。此外，通過第二調(diào)節(jié)器521調(diào)節(jié)之后的降頻電壓VDC_PB可以被施加至頁緩沖器PB1中的電流確定電路520。

2)位線預充電操作

頁緩沖器PB1中的位線耦接單元540可以響應于位線耦接信號PB_SENSE而導通，并且可以將位線BL1與控制節(jié)點C_CSO耦接。頁緩沖器PB1中的箝位電路510可以通過響應于低電平預感測信號PRESEN_N和高電平控制節(jié)點耦接信號CSOC兩者而將已經(jīng)由第一調(diào)節(jié)器511調(diào)節(jié)之后的核心電壓VCORE經(jīng)由控制節(jié)點C_CSO供應至位線BL1，從而將位線BL1預充電至預定的電平。

3)電流感測操作

電壓發(fā)生單元300可以產(chǎn)生并輸出用于讀取操作所需的讀取電壓Vread和通過電壓Vpass。行解碼器200可以響應于行地址RADD而將讀取電壓Vread施加至選中的存儲塊中選中的字線，并且將通過電壓Vpass施加至選中的存儲塊中未選中的字線。

當讀取電壓Vread被施加至選中的字線(選中的存儲單元可以與之耦接)時，流經(jīng)預充電的位線Bl1的電流可以根據(jù)選中的存儲單元的編程狀態(tài)而改變。例如，當選中的存儲單元的閾值電壓小于讀取電壓Vread時，在選中的存儲單元中形成溝道，因而增加了電流量、同時降低了位線BL1的電勢電平。當選中的存儲單元的閾值電壓大于讀取電壓Vread時，在選中的存儲單元中不形成溝道，因而防止了電流出現(xiàn)、同時保持了位線BL1的電勢電平。以這種方式，根據(jù)選中的存儲單元的編程狀態(tài)，流經(jīng)位線BL1的電流可以小于或者大于第一參考電流。

當?shù)诙刂菩盘朮XO被施加、并且NMOS晶體管N3導通時，流經(jīng)位線BL1的電流可以反映在控制節(jié)點C_CSO和感測節(jié)點C_SEN上，使得感測節(jié)點C_SEN的電勢電平可以保持在預充電的電平，或者可以被放電至低電平，因而導通或關斷PMOS晶體管P3。鎖存電路530可以鎖存感測的數(shù)據(jù)，使得根據(jù)PMOS晶體管P3的導通或關斷操作，第一節(jié)點QS可以保持在為低電平的初始化狀態(tài)、或者轉換至為高電平的狀態(tài)。

圖3為圖示根據(jù)本發(fā)明的另一個實施例的頁緩沖器的圖。

參見圖3，頁緩沖器PB1可以包括：箝位電路610、電流確定電路620、鎖存電路630以及位線耦接單元640。

箝位電路610可以包括：PMOS晶體管P11以及第一至第三NMOS晶體管N12、N13和N14。PMOS晶體管P11和第三NMOS晶體管N14可以串聯(lián)耦接在用于核心電壓VCORE的端子與控制節(jié)點C_CSO之間。PMOS晶體管P11可以響應于預感測信號PRESEN_N而導通，并且第三NMOS晶體管N14可以響應于控制節(jié)點耦接信號CSOC而導通，用于將核心電壓VCORE供應至控制節(jié)點C_CSO。第一NMOS晶體管N12和第二NMOS晶體管N13可以串聯(lián)耦接在PMOS晶體管P11與控制節(jié)點C_CSO之間。 第一NMOS晶體管N12與第二NMOS晶體管N13之間的節(jié)點可以被定義為感測節(jié)點C_SEN。第一NMOS晶體管N12可以響應于第一控制信號HHO而導通，用于利用核心電壓VCORE對感測節(jié)點C_SEN預充電。第二NMOS晶體管N13可以響應于第二控制信號XXO而導通，用于將控制節(jié)點C_CSO電連接至感測節(jié)點C_SEN。

電流確定電路620可以包括第一調(diào)節(jié)器621和PMOS晶體管P12。第一調(diào)節(jié)器621可以耦接在PMOS晶體管P12與用于選自內(nèi)部電源電壓的降頻轉換電壓VDC_PB的端子之間。第一調(diào)節(jié)器621可以被配置成響應于第一調(diào)節(jié)信號CS_A而將降頻轉換電壓VDC_PB調(diào)節(jié)至恒定電勢電平，并且輸出已調(diào)節(jié)的降頻轉換電壓。第一調(diào)節(jié)器621可以被實施為NMOS晶體管N15。PMOS晶體管P12可以耦接在第一調(diào)節(jié)器621與鎖存電路630的第一節(jié)點QS之間。PMOS晶體管P12可以響應于感測節(jié)點C_SEN的電勢電平而調(diào)節(jié)已調(diào)節(jié)的降頻轉換電壓VDC_PB的要被施加至第一節(jié)點QS的電流量。

鎖存電路630可以包括反相器IV11和IV12，它們在相反的方向上并聯(lián)耦接在第一節(jié)點QS(其與電流確定電路620耦接)與第二節(jié)點QS_N之間。鎖存電路630可以將與施加至第一節(jié)點QS的電流量相對應的數(shù)據(jù)作為感測數(shù)據(jù)儲存。

位線耦接單元640可以耦接在位線BL1(多個存儲單元可以與之耦接)與控制節(jié)點C_CSO之間，并且可以被配置成響應于位線耦接信號PB_SENSE而將位線BL1電連接至控制節(jié)點C_CSO。位線耦接單元640可以被實施為NMOS晶體管N11。

頁緩沖器PB1的讀取操作將描述如下。

1)調(diào)節(jié)操作

核心電壓VCORE和降頻轉換電壓VDC_PB可以被施加至與位線BL1耦接的頁緩沖器PB1，用于執(zhí)行讀取操作。響應于第一調(diào)節(jié)信號CS，頁緩沖器PB1中的第一調(diào)節(jié)器621可以將降頻轉換電路VDC_PB調(diào)節(jié)至恒定電平A，所述恒定電平A具有等于或小于降頻電壓VDC_PB的最小值與第一調(diào)節(jié)器621的設定值之和的電勢電平。第一調(diào)節(jié)器621的設定值可以為構成第一調(diào)節(jié)器621的NMOS晶體管N15的閾值電壓的值。

因此，通過第一調(diào)節(jié)器621調(diào)節(jié)之后的降頻電壓VDC_PB可以被施加至頁緩沖器PB1中的電流確定電路620。

2)位線預充電操作

頁緩沖器PB1中的位線耦接單元640可以響應于位線耦接信號PB_SENSE而導通，并且可以被配置成將位線BL1與控制節(jié)點C_CSO耦接。頁緩沖器PB1中的箝位電路610 可以通過響應于低電平預感測信號PRESEN_N和高電平控制節(jié)點耦接信號CSOC兩者而將核心電壓VCORE經(jīng)由控制節(jié)點C_CSO供應至位線BL1，從而將位線BL1預充電至預定的電平。

3)電流感測操作

電壓發(fā)生單元300可以產(chǎn)生并輸出用于讀取操作所需的讀取電壓Vread和通過電壓Vpass。行解碼器200可以響應于行地址RADD而將讀取電壓Vread施加至選中的存儲塊中選中的字線。行解碼器200還可以響應于行地址RADD而將通過電壓Vpass施加至選中的存儲塊中未選中的字線。

當讀取電壓Vread被施加至選中的字線(選中的存儲單元可以與之耦接)時，流經(jīng)預充電的位線Bl1的電流可以根據(jù)選中的存儲單元的編程狀態(tài)而改變。例如，當選中的存儲單元的閾值電壓小于讀取電壓Vread時，可以在選中的存儲單元中形成溝道，因而增加了電流量、同時降低了位線BL1的電勢電平。當選中的存儲單元的閾值電壓大于讀取電壓Vread時，在選中的存儲單元中不可以形成溝道，因而防止了電流出現(xiàn)、同時保持了位線BL1的電勢電平。以這種方式，根據(jù)選中的存儲單元的編程狀態(tài)，流經(jīng)位線BL1的電流可以小于或者大于第一參考電流。

當?shù)诙刂菩盘朮XO被施加、并且NMOS晶體管N13可以導通時，流經(jīng)位線BL1的電流可以反映在控制節(jié)點C_CSO和感測節(jié)點C_SEN上，使得感測節(jié)點C_SEN的電勢電平可以保持在預充電的電平、或者可以被放電至低電平，因而導通或關斷PMOS晶體管P12。響應于感測節(jié)點C_SEN的電勢電平，PMOS晶體管P12可以調(diào)節(jié)已調(diào)節(jié)的降頻轉換電壓VDC_PB的要被施加至第一節(jié)點QS的電流量。

鎖存電路630可以鎖存感測的數(shù)據(jù)，使得根據(jù)PMOS晶體管P12的導通或關斷操作，第一節(jié)點QS可以保持在為低電平的初始化狀態(tài)、或者轉換至為高電平的狀態(tài)。

圖4為圖示根據(jù)本發(fā)明的另一個實施例的頁緩沖器的圖。

參見圖4，頁緩沖器PB1可以包括：箝位電路710、電流確定電路720、鎖存電路730以及位線耦接單元740。

箝位電路710可以包括：PMOS晶體管P21、調(diào)節(jié)信號供應單元711以及第一NMOS晶體管N23。PMOS晶體管P21可以耦接在用于核心電壓VCORE的端子與調(diào)節(jié)信號供應單元711之間，并且可以響應于預感測信號PRESEN_N而導通，用于將核心電壓VCORE供應至調(diào)節(jié)信號供應單元711。

調(diào)節(jié)信號供應單元711可以包括第二NMOS晶體管N22和第三NMOS晶體管N24。第二NMOS晶體管N22可以耦接在PMOS晶體管P21與感測節(jié)點C_SEN之間，并且可以響應于第二調(diào)節(jié)信號CS_B而導通，以將已調(diào)節(jié)的核心電壓VCORE供應至感測節(jié)點C_SEN。第三NMOS晶體管N24可以耦接在PMOS晶體管P21與控制節(jié)點C_CSO之間，并且可以響應于第一調(diào)節(jié)信號CS_A而導通，以將已調(diào)節(jié)的核心電壓VCORE供應至控制節(jié)點C_CSO。第一NMOS晶體管N23可以響應于控制信號XXO而導通，因而將第二NMOS晶體管N22與第一NMOS晶體管N23之間的感測節(jié)點C_SEN耦接至控制節(jié)點C_CSO。

電流確定電路720可以包括第一PMOS晶體管P22和第二PMOS晶體管P23。第一PMOS晶體管P22和第二PMOS晶體管P23可以串聯(lián)耦接在降頻電壓VDC_PB的端子與鎖存電路730的第一節(jié)點QS之間。第一PMOS晶體管P22可以響應于感測信號SEN_PMOS而導通，并且第二PMOS晶體管P23可以響應于感測節(jié)點C_SEN的電勢電平而調(diào)節(jié)已調(diào)節(jié)的降頻轉換電壓VDC_PB的要被施加至第一節(jié)點QS的電流量。

鎖存電路730可以包括反相器IV21和IV22，它們在相反的方向上并聯(lián)耦接在第一節(jié)點QS(其與電流確定電路720耦接)與第二節(jié)點QS_N之間。鎖存電路730可以將與施加至第一節(jié)點QS的電流量相對應的數(shù)據(jù)儲存作為感測數(shù)據(jù)。

位線耦接單元740可以耦接在位線BL1(多個存儲單元可以與之耦接)與控制節(jié)點C_CSO之間，并且可以被配置成響應于位線耦接信號PB_SENSE而將位線BL1電連接至控制節(jié)點C_CSO。位線耦接單元740可以被實施為NMOS晶體管N21。

頁緩沖器PB1的讀取操作將描述如下。

1)調(diào)節(jié)操作

核心電壓VCORE和降頻轉換電壓VDC_PB可以被施加至與位線BL1耦接的頁緩沖器PB1，用于執(zhí)行讀取操作。響應于第一調(diào)節(jié)信號CS_A，頁緩沖器PB1中的第三NMOS晶體管N24可以將核心電壓VCORE調(diào)節(jié)至恒定的電平，所述恒定的電平具有等于或小于核心電壓VCORE的最小值和第三NMOS晶體管N24的設定值之和的電勢電平。第三NMOS晶體管N24的設定值可以為第三NMOS晶體管N24的閾值電壓的值。響應于第二調(diào)節(jié)信號CS_B，第二NMOS晶體管N22可以將核心電壓VCORE調(diào)節(jié)至恒定的電平，所述恒定的電平具有等于或小于核心電壓VCORE的最小值和第二NMOS晶體管N22的設定值之和的電勢電平。第二NMOS晶體管N22的設定值可以為第二NMOS晶體管N22的閾值電壓的值。因此，通過調(diào)節(jié)信號供應單元711的第二NMOS晶體管N22和第三NMOS晶體管N24調(diào)節(jié)的核心電壓VCORE可以被施加至頁緩沖器PB1的箝位 電路710。

2)位線預充電操作

頁緩沖器PB1中的位線耦接單元740可以響應于位線耦接信號PB_SENSE而導通，并且可以被配置成將位線BL1與控制節(jié)點C_CSO耦接。頁緩沖器PB1中的箝位電路710可以通過響應于低電平預感測信號PRESEN_N而將由第三NMOS晶體管N24調(diào)節(jié)的核心電壓VCORE經(jīng)由控制節(jié)點C_CSO供應至位線BL1，從而將位線BL1預充電至預定的電平。

3)電流感測操作

電壓發(fā)生單元300可以產(chǎn)生并輸出用于讀取操作所需的讀取電壓Vread和通過電壓Vpass。行解碼器200可以響應于行地址RADD而將讀取電壓Vread施加至選中的存儲塊中選中的字線。行解碼器200還可以響應于行地址RADD而將通過電壓Vpass施加至選中的存儲塊中未選中的字線。

當讀取電壓Vread被施加至選中的字線(選中的存儲單元可以與之耦接)時，流經(jīng)預充電的位線Bl1的電流可以根據(jù)選中的存儲單元的編程狀態(tài)而改變。例如，當選中的存儲單元的閾值電壓小于讀取電壓Vread時，在選中的存儲單元中可以形成溝道，因而增加了電流量、同時降低了位線BL1的電勢電平。當選中的存儲單元的閾值電壓大于讀取電壓Vread時，在選中的存儲單元中不可以形成溝道，因而防止了電流出現(xiàn)、同時保持了位線BL1的電勢電平。以這種方式，根據(jù)選中的存儲單元的編程狀態(tài)，流經(jīng)位線BL1的電流可以小于或者大于第一參考電流。

當?shù)诙刂菩盘朮XO被施加、并且NMOS晶體管N23可以導通時，流經(jīng)位線BL1的電流可以反映在控制節(jié)點C_CSO和感測節(jié)點C_SEN上，使得感測節(jié)點C_SEN的電勢電平可以保持在預充電的電平、或者可以被放電至低電平，因而導通或關斷PMOS晶體管P23。鎖存電路730可以鎖存感測的數(shù)據(jù)，使得根據(jù)PMOS晶體管P23的導通或關斷操作，第一節(jié)點QS可以保持在為低電平的初始化狀態(tài)、或者轉換至為高電平的狀態(tài)。

圖5為示出根據(jù)本發(fā)明的一個實施例的內(nèi)部電源電壓的電勢電平、供應至頁緩沖器的調(diào)節(jié)信號以及從頁緩沖器產(chǎn)生的已調(diào)節(jié)的電壓的圖。

參見圖2和圖5，施加至頁緩沖器PB1的核心電壓VCORE和降頻轉換電壓VDC_PB可以隨著時間t經(jīng)過而首先升高。然后，當預定的時間經(jīng)過時，核心電壓VCORE和降頻轉換電壓VDC_PB的電勢電平可以增大或降低，同時在其最大值與最小值之間波動。頁緩沖器PB1中的箝位電路510可以包括用于供應恒定的核心電壓VCORE的第一調(diào)節(jié) 器511。具有等于或小于核心電壓VCORE的最小值與第一調(diào)節(jié)器511的設定值之和的電勢電平的第一調(diào)節(jié)信號CS_A可以被施加至第一調(diào)節(jié)器511。另外，電流確定電路520可以包括第二調(diào)節(jié)器521，以供應恒定的降頻轉換電壓VDC_PB。具有等于或小于降頻轉換電壓VDC_PB的最小值與第二調(diào)節(jié)器521的設定值之和的電勢電平的第二調(diào)節(jié)信號CS_B可以被施加至第二調(diào)節(jié)器521。因此，分別穿通第一調(diào)節(jié)器511和第二調(diào)節(jié)器521的核心電壓VCORE和降頻轉換電壓VDC_PB可以被調(diào)節(jié)，使得可以利用核心電壓VCORE和降頻轉換電壓VDC_PB的最小值來輸出具有恒定電勢電平的DC電壓VDC。

參見圖6，根據(jù)本發(fā)明的實施例，提供了包括圖1中的半導體存儲器件1000的存儲系統(tǒng)10000。

存儲系統(tǒng)10000還可以包括控制器11000。

由于半導體存儲器件1000與參照圖1所述的半導體器件1000相同，所以在下文中將省略其重復描述。

控制器11000可以與主機和半導體存儲器件1000耦接。響應于來自主機的請求，控制器11000可以訪問半導體存儲器件1000。例如，控制器11000可以被配置成控制半導體存儲器件1000的讀取、寫入、擦除和后臺操作?？刂破?1000可以被配置成提供主機與半導體存儲器件1000之間的接口。

控制器11000可以被配置成運行用于控制半導體存儲器件1000的固件?？刂破?1000可以包括：RAM 11100、處理單元11200、主機接口11300、存儲器接口11400以及錯誤校正塊11500。RAM 11100可以用作處理單元11200的操作存儲器、半導體存儲器件1000與主機之間的高速緩沖存儲器、和/或半導體存儲器件1000與主機之間的緩沖存儲器。處理單元11200可以控制控制器11000的整體操作。另外，控制器11000可以在寫入操作期間暫時地儲存從主機提供的編程數(shù)據(jù)。

主機接口11300可以包括用于執(zhí)行主機與控制器11000之間的數(shù)據(jù)交換的協(xié)議。作為一個示例性實施例，控制器11000可以經(jīng)由一個或多個不同的接口協(xié)議來與主機通信，所述一個或多個不同的接口協(xié)議包括：通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組件互連(PCI)協(xié)議、PCI-快速(PCI-E)協(xié)議、高級技術附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小型計算機小型接口(SCSI)協(xié)議、加強型小型盤接口(ESDI)協(xié)議以及集成驅(qū)動電子(IDE)協(xié)議、私有協(xié)議等。

存儲器接口11400可以提供與半導體存儲器件1000的接口。例如，存儲器接口11400可以包括與非型或者或非型快閃接口。

錯誤校正塊11500可以被配置成通過利用錯誤校正碼(ECC)來檢測并校正從半導體存儲器件1000接收的數(shù)據(jù)中的錯誤。處理單元11200可以基于來自錯誤校正塊11500的錯誤檢測結果來調(diào)節(jié)讀取電壓，并且控制半導體存儲器件1000以執(zhí)行再讀取。作為一個示例性實施例，錯誤校正塊可以被提供為控制器11000的一個元件。

控制器11000和半導體存儲器件1000可以被集成為單個半導體器件。作為一個示例性實施例，控制器11000和半導體存儲器件1000可以被集成為單個半導體器件以形成存儲卡，例如PC卡(例如，個人計算機存儲卡國際協(xié)會：PCMCIA)、緊湊型閃存卡(CF)、智能媒體卡(SMC)、記憶棒、多媒體卡(MMC、RS-MMC或者MMCmicro)、SD卡(SD、迷你SD、微型SD或者SDHC)、通用快閃儲存器(UFS)等。

控制器11000和半導體存儲器件1000可以被集成為單個半導體器件以構成固態(tài)驅(qū)動器(SSD)。SSD可以包括被配置成將數(shù)據(jù)儲存在半導體存儲器中的儲存器件。當存儲系統(tǒng)10000用作SSD時，與存儲系統(tǒng)10000耦接的主機的操作速度可以大大提高。

作為另一個示例，存儲系統(tǒng)10000可以被提供為電子設備的各種元件中的一種，所述電子設備包括：計算機、超移動PC(UMPC)、工作站、上網(wǎng)本、個人數(shù)字助理(PDA)、便攜式計算機、平板電腦、無線電話、移動電話、智能電話、電子書、便攜式多媒體播放器(PMP)、游戲操縱臺、導航設備、黑盒子、數(shù)碼照相機、3D電視機、數(shù)字音頻記錄器、數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字視頻記錄器、數(shù)字視頻播放器、能夠在無線環(huán)境下傳送/接收信息的設備、射頻使被(RFID)設備、用于家庭、計算機、遠程信息處理網(wǎng)絡或者計算系統(tǒng)的設備等等。

作為一個示例性實施例，半導體存儲器件1000或者存儲系統(tǒng)10000可以被嵌入各種類型的封裝體。例如，半導體存儲器件1000或者存儲系統(tǒng)10000可以通過各種封裝技術來封裝和嵌入，所述各種封裝技術例如：疊層封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、華夫包式管芯(die in waffle pack)、晶片形式管芯(die in wafer form)、板上芯片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型封裝(SOIC)、緊縮小外型封裝(SSOP)、薄型小外型封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)、或晶片級處理層疊封裝(WSP)等。

圖7為示出圖6中的存儲系統(tǒng)的應用示例的框圖。

參見圖7，存儲系統(tǒng)20000可以包括半導體存儲器件21000和控制器22000。半導體存儲器件21000可以包括多個半導體存儲芯片。多個半導體存儲芯片可以被分成多個 組。

在圖7中，圖示了多個半導體存儲芯片的組可以分別經(jīng)由第一通道CH1至第k通道CHk而與控制器22000通信。每個組可以被配置成經(jīng)由一個公共通道而與控制器22000通信?？刂破?2000可以與參照圖6所述的控制器11000相同地配置，并且經(jīng)由多個通道CH1至CHk來控制半導體存儲器件21000的多個半導體存儲芯片。

圖8為圖示包括參照圖7所述的存儲系統(tǒng)的計算系統(tǒng)的框圖。

參見圖8，計算系統(tǒng)30000可以包括：中央處理單元(CPU)31000、RAM 32000、用戶接口33000、電源34000、系統(tǒng)總線35000以及存儲系統(tǒng)20000。

存儲系統(tǒng)2000可以經(jīng)由系統(tǒng)總線35000而與CPU 31000、RAM 32000、用戶接口33000以及電源34000電連接。經(jīng)由用戶接口33000提供的或者被CPU 31000處理的數(shù)據(jù)可以儲存在存儲系統(tǒng)20000中。在圖8中，半導體存儲器件21000被示為經(jīng)由控制器22000而與系統(tǒng)總線35000耦接。然而，半導體存儲器件21000可以與系統(tǒng)總線35000直接耦接。在此，控制器22000的功能可以通過CPU 31000和RAM 32000來執(zhí)行。

在圖8中，計算系統(tǒng)30000可以包括參照圖7所述的存儲系統(tǒng)20000。然而，存儲系統(tǒng)20000可以用參照圖6所述的存儲系統(tǒng)10000來代替。作為一個示例性實施例，計算系統(tǒng)30000可以包括參照圖6和圖7所述的存儲系統(tǒng)10000和20000二者。

根據(jù)本發(fā)明的實施例，頁緩沖器可以將供應至其的內(nèi)部電源電壓調(diào)節(jié)至恒定電平，從而穩(wěn)定地執(zhí)行其操作。

本文已經(jīng)公開了示例性實施例，盡管利用了特定的術語，但是這些術語的使用應僅以一般性和描述性的意義來解釋，并非用于限制的目的。在某些情況下，本領域的技術人員清楚的是，自本申請?zhí)峤黄穑翘貏e指出，否則結合特定實施例所描述的特征、特性和/或元件可以單獨使用或者與結合其他實施例所描述的特征、特性和/或元件組合使用。因此，本領域的技術人員將理解的是，在不脫離所附權利要求列舉的本發(fā)明的精神和范圍的情況下，可以在形式和細節(jié)上進行各種改變。