本發(fā)明涉及半導體技術領域，特別涉及一種半導體結構的形成方法。

背景技術：

隨著半導體工藝技術的不斷發(fā)展，例如高K柵介質層的引入、應力工程技術、口袋離子注入以及材料和器件結構的不斷優(yōu)化，半導體器件的尺寸不斷縮小。但是當器件的特征尺寸進一步下降時，由于短溝道效應越發(fā)顯著、制成變異、可靠性下降導致平面晶體管面臨巨大的挑戰(zhàn)。與平面晶體管相比，鰭式場效應晶體管具有全耗盡的鰭部、更低的摻雜離子濃度波動、更高的載流子遷移率提高、更低的寄生結電容以及更高的面積使用效率，從而受到廣泛的關注。

在集成電路制造過程中，如在襯底上生成半導體器件結構后，需要使用多個金屬化層將各半導體器件連接在一起形成電路，金屬化層包括互連線和形成在接觸孔內的金屬插塞，接觸孔內的金屬插塞連接半導體器件，互連線將不同半導體器件上的金屬插塞連接起來形成電路。晶體管上形成的接觸孔包括柵極表面的接觸孔，以及連接有源區(qū)的接觸孔。隨著集成電路工藝節(jié)點不斷縮小，相鄰柵極之間的間距逐漸減小，無法通過直接光刻和刻蝕形成位于相鄰柵極之間的有源區(qū)表面的接觸孔，此時，通常采用自對準工藝形成所述連接有源區(qū)的接觸孔。

現(xiàn)有技術在半導體結構的形成過程中，采用自對準工藝形成的接觸孔的尺寸容易與設計值發(fā)生偏差，導致形成的金屬插塞的連接性能受到影響，影響形成的半導體結構的性能。

技術實現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導體結構的形成方法，提高形成的半導體結構的性能。

為解決上述問題，本發(fā)明提供一種半導體結構的形成方法，包括：提供 半導體襯底，所述半導體襯底上形成有若干分立的柵極結構以及位于柵極結構側壁表面的側墻，所述柵極結構包括位于半導體襯底表面的柵介質層以及位于柵介質層表面的柵極；在所述半導體襯底表面形成第一介質層，所述第一介質層的表面與柵極結構表面齊平；刻蝕所述柵極結構，使所述柵極結構的高度下降，形成位于柵極結構頂部的凹槽；形成填充滿所述凹槽和覆蓋所述第一介質層表面的掩膜材料層；刻蝕所述掩膜材料層至所述第一介質層表面，形成填充滿所述凹槽的保護層以及覆蓋相鄰柵極結構之間的部分第一介質層的掩膜層，所述掩膜層的寬度大于相鄰柵極結構之間的第一介質層的寬度，且橫跨相鄰柵極結構之間的部分第一介質層；刻蝕位于相鄰柵極結構之間、未被掩膜層覆蓋的第一介質層至半導體襯底表面，形成接觸孔。

可選的，刻蝕所述掩膜材料層的方法包括：在所述掩膜材料層表面形成底部抗反射層，以及位于所述底部抗反射層表面的圖形化光刻膠層；以所述圖形化光刻膠層為掩膜，依次刻蝕所述底部抗反射層、掩膜材料層，形成保護層和掩膜層。

可選的，所述掩膜材料層的材料為氮化硅、氮氧化硅、碳化硅或碳氧化硅。

可選的，位于第一介質層表面的掩膜材料層的厚度為

可選的，還包括：在形成所述掩膜材料層之后，對所述掩膜材料層進行平坦化。

可選的，所述側墻的厚度為

可選的，所述側墻的材料為氮化硅、氮氧化硅、碳化硅或碳氧化硅。

可選的，所述凹槽的深度為

可選的，采用干法刻蝕或濕法刻蝕工藝刻蝕所述柵極結構。

可選的，刻蝕位于相鄰柵極結構之間、未被掩膜層覆蓋的第一介質層，形成接觸孔的方法包括：形成覆蓋第一介質層、掩膜層、保護層以及側墻的第二介質層；在所述第二介質層表面形成圖像化掩膜層，所述圖形化掩膜層具有開口，所述開口位于相鄰柵極結構之間的第一介質層上方，且所述開口 寬度大于相鄰柵極結構之間的第一介質層的寬度；沿所述開口刻蝕第二介質層、第一介質層至半導體襯底表面，其中所述掩膜層作為刻蝕第一介質層的掩膜。

可選的，形成所述第二介質層的方法包括：形成覆蓋第一介質層、掩膜層、保護層以及側墻的第二介質材料層；對所述第二介質材料層進行平坦化，形成表面齊平的第二介質層。

可選的，對所述第二介質材料層進行平坦化的方法包括：化學機械研磨工藝、干法刻蝕工藝或濕法刻蝕工藝。

可選的，還包括：在形成所述圖形化掩膜層之前，在所述第二介質層表面依次形成無定形碳層、位于所述無定形碳層表面的低溫氧化物層、位于所述低溫氧化物層表面的底部抗反射層，所述圖形化掩膜層暴露出部分底部抗反射層表面。

可選的，還包括：形成填充滿所述接觸孔并且覆蓋所述第二介質層、掩膜層的金屬材料層；對所述金屬材料層、第二介質層進行平坦化，直至暴露出掩膜層的表面。

可選的，還包括：對所述金屬材料層、第二介質層進行平坦化的停止位置低于掩膜層的表面。

可選的，對所述金屬材料層、第二介質層進行平坦化的停止位置低位于所述掩膜層表面下方

可選的，所述第一介質層和第二介質層的材料為氧化硅。

可選的，所述半導體襯底包括：基底和位于所述基底表面的若干鰭部，所述柵極結構橫跨所述鰭部，覆蓋鰭部的側壁和頂部表面。

可選的，所述柵介質層的材料為氧化鉿、氧化鋯、氧化鋁或硅氧化鉿。

可選的，所述柵極的材料為W、Cu、Al、Au、Pt、Ti或TiN。

與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

本發(fā)明的技術方案提供的半導體結構的形成方法中，提供半導體襯底，在所述半導體襯底上形成有若干分立的柵極結構以及位于柵極結構側壁表面 的側墻；在所述半導體襯底表面形成第一介質層，所述第一介質層的表面與柵極結構表面齊平；然后刻蝕部分厚度的柵極結構，在柵極結構頂部形成凹槽；再在所述柵極結構頂部的凹槽內以及第一介質層表面形成掩膜材料層，并刻蝕所述掩膜材料層，形成填充滿所述凹槽的保護層，以及覆蓋相鄰柵極結構之間的部分第一介質層的掩膜層；然后刻蝕位于相鄰柵極結構之間、未被掩膜層覆蓋的第一介質層至半導體襯底表面，形成接觸孔。在形成所述接觸孔的過程中，所述保護層保護柵極結構的頂部，所述側墻保護柵極結構的側壁，所述掩膜層作為刻蝕掩膜層，使得被掩膜層覆蓋的部分第一介質層不被刻蝕，從而作為形成的接觸孔之間的隔離結構。并且，所述掩膜層與半導體襯底之間的距離較低，從而可以提高形成的接觸孔的尺寸的準確性，進而提高形成的半導體結構的性能。

進一步的，位于第一介質層表面的掩膜材料層的厚度為使得后續(xù)形成的掩膜層的厚度為具有足夠的厚度，避免在刻蝕第一介質層形成接觸孔的過程中，掩膜層被消耗掉。雖然所述掩膜材料層與第一介質層之間具有較高的刻蝕選擇比，但是刻蝕過程中，所述掩膜材料層形成的掩膜層不可避免會被消耗，而且所述第一介質層的厚度較大，需要的刻蝕時間較長，如果所述掩膜層的厚度較低，在接觸孔刻蝕完成之前，所述掩膜層即被完全消耗，會影響最終形成的接觸孔的尺寸和形貌。

進一步，還包括在所述接觸孔內形成金屬插塞，具體的，本實施例中，形成所述金屬插塞的方法包括：形成填充滿所述接觸孔并且覆蓋所述第二介質層、掩膜層的金屬材料層；對所述金屬材料層、第二介質層進行平坦化，直至暴露出掩膜層的表面，形成位于所述接觸孔內的金屬插塞。通過平坦化去除位于第二介質層以及掩膜層上方的部分金屬，使得所述金屬材料層斷開，使位于掩膜層兩側的金屬插塞之間斷開，從而形成兩個獨立的金屬插塞，避免掩膜層兩側的金屬插塞之間存在電連接，影響形成的半導體結構的性能。

進一步的，對所述金屬材料層、第二介質層進行平坦化的停止位置低于最初掩膜層的表面，使得平坦化后的掩膜層、第二介質層的厚度小于最初掩膜層的厚度，從而確保所述掩膜層兩側的金屬插塞之間充分斷開。

附圖說明

圖1至圖11是本發(fā)明的一個實施例的半導體結構形成過程的結構示意圖；

圖12至圖25是本發(fā)明的另一個實施例的半導體結構形成過程的結構示意圖。

具體實施方式

如背景技術中所述，現(xiàn)有技術形成的半導體結構性能有待于進一步提高。

請參考圖1至圖11，為本發(fā)明的一個實施例的半導體結構的形成過程結構示意圖。

請參考圖1，提供半導體襯底10，所述半導體襯底10上形成有若干柵極結構11以及位于柵極結構11側壁表面的側墻12，所述半導體襯底10上還形成有第一介質層20，所述第一介質層20表面與柵極結構11表面齊平。所述柵極結構11包括柵介質層(圖中未示出)和位于柵介質層表面的柵極。本實施例中，所述半導體襯底10包括基底(圖中未示出)和位于基底表面的鰭部，所述柵極結構橫跨鰭部，并覆蓋鰭部的側壁和頂部表面。圖1為沿鰭部長度方向的剖面示意圖。

請參考圖2，刻蝕所述柵極結構，使所述柵極結構11高度下降，在柵極結構11頂部形成凹槽13。

請參考圖3，在所述凹槽13(請參考圖2)內形成位于柵極結構11頂部的保護層14，所述保護層14表面與第一介質層20表面齊平。所述保護層14在后續(xù)形成接觸孔的過程中保護柵極結構11。

請參考圖4，形成覆蓋第一介質層20、側墻12、保護層14的第二介質層30，以及位于第二介質層30表面的掩膜材料層31。所述掩膜材料層31后續(xù)用于形成刻蝕接觸孔的掩膜層。所述掩膜材料層31的材料為金屬，該實施例中，所述掩膜材料層31的材料為TiN。

請參考圖5，在所述掩膜材料層31表面依次形成底部抗反射層32、位于底部抗反射層32表面的圖形化光刻膠層33。所述圖形化光刻膠層33的圖形與后續(xù)刻蝕掩膜材料層31形成的掩膜層的圖形一致，所述圖形化光刻膠層33位于相鄰柵極結構11之間的部分第一介質層20上方，且寬度大于所述相鄰 柵極結構11之間的間距。

請參考圖6，為形成所述圖形化光刻膠層33之后的俯視示意圖，其中虛線框部分表示相鄰柵極結構之間的第一介質層20。所述圖形化光刻膠層33橫跨于相鄰柵極結構之間的第一介質層20上方。

請參考圖7，以所述圖形化光刻膠層33(請參考圖5)為掩膜刻蝕底部抗反射層32(請參考圖5)、掩膜材料層31(請參考圖5)，形成掩膜層31a，然后去除所述掩膜層31a上方的底部抗反射層32和圖形化光刻膠層33。

請參考圖8，在所述第二介質層30表面形成無定形碳層40、位于無定形碳層40表面的低溫氧化物層41、位于低溫氧化物層41表面的底部抗反射層42以及位于底部抗反射層42表面的光刻膠層43，所述光刻膠層43具有開口，所述開口位于相鄰柵極結構11之間的第一介質層20上方，且所述開口寬度大于相鄰柵極結構11之間的第一介質層20的寬度。

請參考圖9至圖11，沿所述開口依次刻蝕底部抗反射層42、低溫氧化物層41和無定形碳層40，將開口圖形轉移至無定形碳層40內，然后繼續(xù)以所述無定形碳層40和掩膜層31a為掩膜，刻蝕第二介質層30、第一介質層20至半導體襯底10表面，形成接觸孔，然后去除所述光刻膠層43、底部抗反射層42、低溫氧化物層41和無定形碳層40；并且在所述接觸孔內填充金屬材料，形成金屬插塞50。所述掩膜層31a下方的第二介質層30、第一介質層20未被刻蝕，作為相鄰金屬插塞50之間的隔離結構。其中，圖9為形成所述金屬插塞50之后的俯視示意圖。圖10為沿圖9中割線AA’的剖面示意圖，圖11為沿圖9中割線BB’的剖面示意圖。

該實施例中，由于形成的掩膜層31a(請參考圖7)與半導體襯底10之間的距離較遠，刻蝕形成接觸孔的過程中，需要刻蝕較厚的介質層，包括第二介質層30和第一介質層20，所以要求所述掩膜層31a具有較高的耐刻蝕性，所以，該實施例中，選擇金屬材料形成所述掩膜層31a。但是采用金屬材料作為掩膜層31a容易引入金屬污染，影響形成的半導體結構的性能。并且，該實施例中，所述掩膜層31a距離半導體襯底10的距離較大，以所述掩膜層31a為掩膜刻蝕第二介質層30、第一介質層20過程中，傳遞至第一介質層20內的圖形容 易偏離設計值，形成的接觸孔的尺寸容易與設計值發(fā)生偏差，導致形成的金屬插塞的連接性能受到影響，影響形成的半導體結構的性能。

在本發(fā)明的另一實施例中，在形成保護層的同時形成覆蓋相鄰柵極結構之間的部分第一介質層的掩膜層，使所述掩膜層與半導體襯底之間的距離降低，從而可以提高形成的接觸孔的尺寸的準確性，進而提高形成的半導體結構的性能。

請參考圖12至圖25是本發(fā)明的另一實施例的半導體結構的形成過程的結構示意圖。

請參考圖12，提供半導體襯底100，在所述半導體襯底100上形成有若干分立的柵極結構101以及位于柵極結構101側壁表面的側墻102，所述柵極結構101包括位于半導體襯底100表面的柵介質層以及位于柵介質層表面的柵極(圖中未示出)；在所述半導體襯底100表面形成第一介質層200，所述第一介質層200的表面與柵極結構101表面齊平。

所述半導體襯底100的材料包括硅、鍺、鍺化硅、砷化鎵等半導體材料，所述半導體襯底100可以是體材料也可以是復合結構如絕緣體上硅。本領域的技術人員可以根據(jù)半導體襯底100上形成的半導體器件選擇所述半導體襯底100的類型，因此所述半導體襯底100的類型不應限制本發(fā)明的保護范圍。本實施例中，所述半導體襯底100的材料為單晶硅。所述半導體襯底100上形成有晶體管，所述晶體管可以是平面晶體管或鰭式場效應晶體管。所述柵極結構101即為所述晶體管的柵極結構。

本實施例中，所述半導體襯底100上形成有鰭式場效應晶體管。具體的，所述半導體襯底100包括基底(圖中未示出)和位于基底表面的若干鰭部，所述柵極結構101橫跨所述鰭部，覆蓋鰭部的側壁和頂部表面。所述若干鰭部平行排列，相鄰鰭部之間還具有位于基底表面的淺溝槽隔離結構，作為相鄰鰭部之間的隔離結構。圖12為沿鰭部長度方向的剖面示意圖。本實施例中，以兩個相鄰的柵極結構101作為示例，后續(xù)在相鄰柵極結構之間的半導體襯底100上形成自對準接觸孔。本實施例中，所述柵極結構101兩側的半導體襯底100內形成有源漏極(圖中未示出)，相鄰柵極結構101之間的半導體襯 底100內的源漏極為兩個柵極結構101所屬的晶體管共享。

所述柵極結構101包括柵介質層和位于柵介質層表面的柵極。本實施例中，所述柵介質層可以是高K介質材料，包括氧化鉿、氧化鋯、氧化鋁或硅氧化鉿等；所述柵極的材料可以是金屬材料，包括W、Cu、Al、Au、Pt、Ti或TiN等。在本發(fā)明的其他實施例中，所述柵極與柵介質層之間還可以形成有功函數(shù)層。

所述側墻102用于在后續(xù)工藝中保護所述柵極結構101，所述側墻102的材料可以是氮化硅、氮氧化硅、碳化硅或碳氧化硅等材料。所述側墻102的厚度為具有足夠的厚度對所述柵極結構101起到保護作用。

本實施例中，在所述半導體襯底100上形成柵極結構101之后，再在所述柵極結構101側壁表面形成所述側墻102；然后以所述柵極結構101和側墻102為掩膜；對柵極結構101兩側的半導體襯底100進行離子注入，形成源漏極；然后，再在所述半導體襯底100表面形成第一介質層200，所述第一介質層200的表面與柵極結構101的表面齊平。

所述第一介質層200的材料為氧化硅，可以采用化學氣相沉積工藝、等離子體增強化學氣相沉積工藝或低壓化學氣相沉積工藝等方法在半導體襯底100表面形成第一介質材料層，所述第一介質材料層表面高于柵極結構101表面；然后對所述第一介質材料層進行平坦化，形成介質層200，使所述介質層200表面平坦，且與柵極結構101表面齊平。

請參考圖13，刻蝕所述柵極結構101，使所述柵極結構101的高度下降，形成位于柵極結構頂部的凹槽103。

所述柵極結構101包括柵介質層和位于柵介質層上的柵極，本實施例中，主要對所述柵極結構101中的柵極進行刻蝕，使柵極結構101的高度下降?？梢圆捎酶煞ɑ驖穹涛g工藝對所述柵極結構進行刻蝕。本實施例中，所述柵極的材料為W，采用干法刻蝕工藝對所述柵極進行刻蝕，具體的，所述干法刻蝕工藝為等離子體刻蝕工藝，采用的刻蝕氣體包括Cl₂和CF₄，其中Cl₂的流量為10sccm～100sccm，CF₄的流量為20sccm～100sccm，壓強為10mTorr～50mTorr。所述刻蝕氣體對柵極材料有較強的刻蝕選擇性。

刻蝕所述柵極結構101之后，所述柵極結構101表面低于第一介質層200和側墻102表面，在所述柵極結構101頂部形成凹槽103，后續(xù)在所述凹槽103內形成保護層，以在形成接觸孔的過程中保護所述柵極結構101。所述凹槽103的深度不能過小，需要確保后續(xù)在凹槽103內形成的保護層具有足夠的厚度能夠對柵極結構101頂部起到足夠的保護作用；所述凹槽103的深度也不能過大，避免柵極結構101內的柵極厚度過小，影響晶體管的性能，而且，所述凹槽103的深度過大還會導致凹槽103的深寬度過大，影響后續(xù)在所述凹槽103內形成的保護層的質量。本實施例中，所述凹槽103的深度為使得后續(xù)能夠在凹槽103內形成較高質量的保護層，并且使所述保護層具有足夠的厚度，又不會影響到晶體管的性能。

請參考圖14，形成填充滿所述凹槽103(請參考圖13)和覆蓋所述第一介質層200表面的掩膜材料層300。

所述掩膜材料層300的材料與第一介質層200的材料不同，兩者之間具有較高的刻蝕選擇比，從而后續(xù)刻蝕掩膜材料層300形成的掩膜層以及保護層，在刻蝕第一介質層200形成接觸孔的過程中不會受到損傷。所述掩膜材料層300的材料可以氮化硅、氮氧化硅、碳化硅或碳氧化硅等，本實施例中，所述掩膜材料層300的材料為氮化硅，所述第一介質層200的材料為氧化硅，兩者之間具有較高的刻蝕選擇比。

所述掩膜材料層300部分位于第一介質層200表面，部分位于凹槽103內，后續(xù)位于凹槽103內的掩膜材料層300用于形成柵極結構101頂部的保護層，位于第一介質層表面的部分掩膜材料層300用于形成刻蝕第一介質層200形成接觸孔的掩膜層。其中，位于第一介質層200表面的掩膜材料層300的厚度為使得后續(xù)形成的掩膜層的厚度為具有足夠的厚度，避免在刻蝕第一介質層200的過程中，被消耗掉。雖然所述掩膜材料層300與第一介質層200之間具有較高的刻蝕選擇比，但是刻蝕過程中，所述掩膜材料層300形成的掩膜層不可避免會被消耗，而且所述第一介質層200的厚度較大，需要的刻蝕時間較長，如果所述掩膜層的厚度較低，在接觸孔刻蝕完成之前，所述掩膜層即被完全消耗，會影響最終形成的接觸孔的尺寸和形貌。

本實施例中，形成所述掩膜材料之后，還可以對所述掩膜材料進行平坦化處理，形成表面平坦的掩膜材料層300。所述平坦化處理可以是化學機械研磨工藝，或者是干法刻蝕工藝等。在本發(fā)明的其他實施例中，也可以在形成所述掩膜材料之后，不進行平坦化處理，直接將所述掩膜材料作為掩膜材料層300。后續(xù)在對掩膜材料層300刻蝕之前，在所述掩膜材料層300表面首先采用旋涂工藝形成表面平坦的光刻輔助層，例如底部抗反射層等，然后再在所述光刻輔助層表面形成圖形化光刻膠層，作為刻蝕掩膜材料層300的掩膜。

請參考圖15，在所述掩膜材料層300表面形成底部抗反射層400，以及位于所述底部抗反射層400表面的圖形化光刻膠層401。

可以采用旋涂工藝在所述掩膜材料層300表面形成底部抗反射層400，所述底部抗反射層400能夠有效消除光反射形成駐波的抗反射材料，增加光刻過程中曝光能量范圍和焦距，減少反射光的散射而造成的圖形缺口，從而在更小線寬下得到較好的光刻圖形。

在形成所述底部抗反射層400之后，在所述底部抗反射層400表面形成光刻膠層，然后對所述光刻膠層進行曝光顯影，形成所述圖形化光刻膠層401。所述圖形化光刻膠層401定義出后續(xù)待形成的掩膜層的尺寸和形狀，本實施例中，所述圖形化光刻膠層401橫跨并位于相鄰柵極結構101之間的部分第一介質層200上方，所述圖形化光刻膠層401在平行于半導體襯底100表面、沿半導體襯底100的剖面方向的尺寸大于相鄰柵極結構101之間的間距。

在本發(fā)明的其他實施例中，也可以直接在所述掩膜材料層300表面形成所述圖形化光刻膠層401；在本發(fā)明的其他實施例中，還可以采用多層曝光工藝，在形成所述底部抗反射層400之前，在所述掩膜材料層300表面形成無定形碳層、位于無定形碳層表面的低溫氧化物層等，提高以所述圖形化光刻膠層401為掩膜刻蝕時，圖形傳遞的準確性。

請參考圖16，刻蝕所述掩膜材料層300(請參考圖15)至所述第一介質層200表面，形成填充滿所述凹槽103(請參考圖13)的保護層301以及覆蓋相鄰柵極結構101之間的部分第一介質層200的掩膜層302，所述掩膜層302的寬度大于相鄰柵極結構101之間的間距，且橫跨相鄰柵極結構101之間 的部分第一介質層200。

本實施例中，以所述圖形化光刻膠層401(請參考圖15)為掩膜，依次刻蝕所述底部抗反射層400(請參考圖15)、掩膜材料層300，形成所述保護層301和掩膜層302，然后去除所述圖形化光刻膠層401和底部抗反射層400。具體的，可以采用干法刻蝕工藝刻蝕所述底部抗反射層400和掩膜材料層300，所述干法刻蝕工藝采用氟基氣體作為刻蝕氣體，例如CF₄、SF₆、CHF₃、C₂H₂F₄等氟基氣體中的一種或幾種，以所述第一介質層200作為刻蝕停止層。

所述保護層301在后續(xù)工藝中保護所述柵極結構101。所述掩膜層302的寬度d大于相鄰柵極結構101之間的第一介質層200的寬度，所述掩膜層302橫跨相鄰柵極結構101之間的部分第一介質層200，暴露出相鄰柵極結構101之間的位于掩膜層302兩側的部分第一介質層200。后續(xù)刻蝕所述暴露的部分第一介質層200，在所述掩膜層302兩側形成接觸孔，而所述掩膜層302下方未被刻蝕的部分第一介質層200作為接觸孔之間的隔離結構。本實施例中，所述掩膜層302覆蓋部分第一介質層200以及兩側的部分側墻102；在本發(fā)明的其他實施例中，所述掩膜層302還可以覆蓋部分保護層301。在形成所述保護層301和掩膜層302之后，可以采用濕法刻蝕或灰化工藝去除所述圖形化光刻膠層401和底部抗反射層400。

請參考圖17，形成覆蓋第一介質層200、掩膜層302、保護層301以及側墻102的第二介質層500。

形成所述第二介質層500的方法包括：形成覆蓋第一介質層200、掩膜層302、保護層301以及側墻102的第二介質材料層；對所述第二介質材料層進行平坦化，形成表面齊平的第二介質層500。所述第二介質材料層可以采用化學氣相沉積工藝形、等離子體增強化學氣相沉積工藝、低壓化學氣相沉積工藝等方法形成。本實施例中，所述第二介質層500的材料為氧化硅，與第一介質層200的材料相同，后續(xù)可以采用相同的刻蝕工藝對所述第二介質層500和第一介質層200進行刻蝕。在本發(fā)明的其他實施例中，所述第二介質層500的材料還可以是低K介質材料，用于降低寄生電容。

由于所述掩膜層302高于第一介質層200表面，所以位于掩膜層302上 方的第二介質材料層表面高于其他位置處的第二介質材料層表面，需要進行平坦化，形成表面齊平的第二介質層500，使各位置處的第二介質層500表面高度一致，從而在后續(xù)刻蝕第二介質層500和第一介質層200形成接觸孔的過程中，各位置處的刻蝕深度一致。對所述第二介質材料層進行平坦化的方法包括：化學機械研磨工藝、干法刻蝕工藝或濕法刻蝕工藝。本實施例中，可以采用化學機械研磨工藝對所述第二介質材料層進行平坦化，形成所述第二介質層500。

請參考圖18，在所述第二介質層500表面形成圖形化掩膜層504，所述圖形化掩膜層504具有開口，所述開口位于相鄰柵極結構101之間的第一介質層200上方，且所述開口寬度大于相鄰柵極結構101之間的第一介質層200的寬度。本實施例中，所述圖形化掩膜層504的材料為光刻膠。

在形成所述圖形化掩膜層504之前，在所述第二介質層500表面依次形成無定形碳層501、位于所述無定形碳層501表面的低溫氧化物層502、位于所述低溫氧化物層502表面的底部抗反射層503，所述圖形化掩膜層504暴露出部分底部抗反射層503表面。圖19，為形成所述圖形化掩膜層504之后的俯視示意圖。

后續(xù)通過刻蝕底部抗反射層503、低溫氧化物層502和無定形碳層501，將所述圖形化掩膜層504的圖形轉移至所述無定形碳層501內，再以所述無定形碳層501為掩膜刻蝕第二介質層500和第一介質層100，所述無定形碳層501的厚度以及耐蝕性較強，在刻蝕過程中不會被完全消耗。由于第二介質層500和第一介質層100的厚度較大，若所述第二介質層500表面僅形成單層的圖形化掩膜層504，在后續(xù)的刻蝕過程中，所述圖形化掩膜層504容易在接觸孔未完全形成之前就被消耗掉，導致最終形成的接觸孔的尺寸和形貌發(fā)生變化，影響形成的半導體結構的性能。

請參考圖20至22，以所述圖形化掩膜層504(參考圖18)為掩膜，刻蝕底部抗反射層503(參考圖18)、低溫氧化物層502(參考圖18)和無定形碳層501(參考圖18)，暴露出第二介質層500的部分表面，然后繼續(xù)刻蝕所述第二介質層500和第一介質層200至半導體襯底100表面，形成接觸孔601。形成所述接觸孔601之后，去除所述圖形化掩膜層504、底部抗反射層503、 低溫氧化物層502和無定形碳層501暴露出第二介質層500的表面。其中，圖20為形成所述接觸孔601之后的俯視示意圖，圖21為沿圖20中割線CC’‘的剖面示意圖，圖22為沿圖20中割線DD’的剖面示意圖。

采用干法刻蝕工藝，依次刻蝕所述底部抗反射層503、低溫氧化物層502和無定形碳層501，將所述圖形化掩膜層504的圖形轉移到無定形碳層501內，然后繼續(xù)采用干法刻蝕工藝刻蝕第二介質層500、第一介質層200。其中，當刻蝕第二介質層500至掩膜層302表面深度時，由于所述第二介質層500與掩膜層302相比，具有較高的刻蝕選擇性，沿所述掩膜層302兩側的第二介質層500繼續(xù)向下刻蝕，至第一介質層200，并繼續(xù)刻蝕第一介質層200至半導體襯底100表面，暴露出部分半導體襯底100的表面，形成接觸孔601。所述掩膜層302作為刻蝕停止層，也作為形成接觸孔601的掩膜層，保護下方的第一介質層200不被刻蝕，從而使得形成的位于掩膜層302兩側的接觸孔601之間通過部分第一介質層200隔離。本實施例中，所述接觸孔601暴露出半導體襯底100的位于基底表面的鰭部的頂部表面。本實施例中，所述干法刻蝕工藝采用的刻蝕氣體為CF₄，緩沖氣體為He，壓強為20～200mTorr，其中CF₄的流速為50sccm～1000sccm，He的流速為50sccm～1000sccm。在本發(fā)明的其他實施例中，還可以采用CF₄、CHF₃、C₂F₆等氟基氣體中的一種或幾種組合作為刻蝕氣體。

在形成所述接觸孔601的過程中，所述側墻102保護柵極結構101的側壁，且所述保護層301保護柵極結構101的頂部表面，避免暴露出柵極結構101。形成所述接觸孔601之后，可以采用濕法刻蝕或灰化工藝去除所述圖形化掩膜層50、底部抗反射層503、低溫氧化物層502和無定形碳層501。

請參考圖23至圖25，在所述接觸孔601內形成金屬插塞602，其中圖23為形成所述金屬插塞602之后的俯視示意圖，圖24為沿圖23中割線EE’的剖面示意圖，圖25為沿圖24中割線FF’的剖面示意圖。

形成所述金屬插塞602的方法包括：形成填充滿所述接觸孔601(請參考圖22)并且覆蓋所述第二介質層500(請參考圖21)、掩膜層302(請參考圖21)的金屬材料層；對所述金屬材料層、第二介質層500進行平坦化，直至暴露出掩膜層302的表面，形成位于所述接觸孔601內的金屬插塞602。所述 金屬材料層的材料可以是W、Al、Cu、Ag或Au等金屬材料。本實施例中，所述金屬材料層的材料為W?？梢圆捎没瘜W氣相沉積工藝、濺射工藝或電鍍工藝形成所述金屬材料層。

由于所述金屬材料層填充滿所述接觸孔601，并覆蓋掩膜層302，所以所述金屬材料層為一個連續(xù)的整體。后續(xù)對所述金屬材料層、第二介質層500進行平坦化至掩膜層302表面，去除位于第二介質層500以及掩膜層302上方的部分金屬，使得所述金屬材料層斷開，形成分別位于掩膜層302兩側的金屬插塞602。

在本實施例中，為了確保所述掩膜層302兩側的金屬插塞602之間充分斷開，對所述金屬材料層、第二介質層500進行平坦化的停止位置低于最初掩膜層302的表面，使得平坦化后的掩膜層302a、第二介質層500a的厚度小于最初掩膜層302的厚度。具體的，本實施例中，對所述金屬材料層、第二介質層500進行平坦化的停止位置低位于所述掩膜層302表面下方從而確保掩膜層302a兩側的金屬插塞602之間可以完全斷開。

綜上所述，本發(fā)明的實施例中，提供半導體襯底，半導體襯底上形成有若干分立的柵極結構、位于柵極結構側壁表面的側墻；在半導體襯底表面形成表面與柵極結構表面齊平的第一介質層；然后刻蝕部分厚度的柵極結構，形成凹槽；再形成掩膜材料層，并刻蝕掩膜材料層，形成填充滿凹槽的保護層，以及覆蓋相鄰柵極結構之間的部分第一介質層的掩膜層；刻蝕位于相鄰柵極結構之間、未被掩膜層覆蓋的第一介質層，形成接觸孔。在形成接觸孔的過程中，保護層保護柵極結構的頂部，側墻保護柵極結構的側壁，掩膜層作為刻蝕掩膜層，使得被掩膜層覆蓋的部分第一介質層不被刻蝕，作為接觸孔之間的隔離結構。并且，掩膜層與半導體襯底之間的距離較低，從而可以提高形成的接觸孔的尺寸的準確性，進而提高形成的半導體結構的性能。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。