本發(fā)明的實(shí)施例總體上涉及集成電路(IC)和單片器件的制造，并且更具體地是關(guān)于電阻器結(jié)構(gòu)。

背景技術(shù)：

單片IC通常包括在襯底之上制造的若干無源器件(諸如電阻器)和/或有源器件(諸如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)等)。圖1A是設(shè)置在襯底隔離電介質(zhì)106之上的常規(guī)單片平面電阻器110的平面圖。圖1B是常規(guī)平面電阻器110的截面圖。隨著有源器件尺寸從一代技術(shù)到下一代技術(shù)的縮放，希望IC內(nèi)的電阻器的占用面積也能夠得到縮放。在平面電阻器110中，大部分電壓降是沿著平行于襯底的平面(例如，圖1A、1B中的x方向)的，因?yàn)閺目芍圃煨院?或參數(shù)控制等角度來看高電阻接觸是不利的。電流密度約束可能性質(zhì)電阻器橫截面積的減小，例如，限制平面電阻器110的厚度T_f的減小。在平面電阻器110的橫向長度受制于所利用的材料的薄層電阻的情況下，電阻器占用面積是給定電路所需的電阻值的強(qiáng)函數(shù)。因此，從一代制造技術(shù)到下一代制造技術(shù)，電路設(shè)計(jì)約束可能阻止平面電阻器110取得顯著的面積縮放。因此，提供更大的可縮放性的電阻器結(jié)構(gòu)是有利的。

附圖說明

在附圖中通過舉例說明而非限制的方式示出了文中描述的材料。為了例示的簡單、清楚起見，附圖中所示的元件未必是按比例繪制的。例如，為了清楚起見可能相對于其它元件而放大了一些元件的尺寸。此外，在認(rèn)為適當(dāng)?shù)牡胤剑诟鞲綀D之中重復(fù)使用附圖標(biāo)記來指示對應(yīng)的或者類似的元件。在附圖中：

圖1A是常規(guī)平面電阻器的平面圖；

圖1B是圖1A中所示的常規(guī)平面電阻器的截面圖；

圖2A是根據(jù)實(shí)施例的柱狀電阻器的平面圖；

圖2B是根據(jù)實(shí)施例的圖2A中所示的柱狀電阻器的截面圖；

圖2C是根據(jù)實(shí)施例的描繪圖2A中所示的柱狀電阻器的電阻值的分量的電路示意圖；

圖2D是根據(jù)實(shí)施例的柱狀電阻器的串聯(lián)連接的平面圖；

圖3A是根據(jù)實(shí)施例的包括晶體管和柱狀電阻器的集成電路結(jié)構(gòu)的平面圖；

圖3B是根據(jù)實(shí)施例的圖3A中所示的集成電路結(jié)構(gòu)的第一截面圖；

圖3C是根據(jù)實(shí)施例的圖3A中所示的集成電路結(jié)構(gòu)的第二截面圖；

圖4A是根據(jù)實(shí)施例的示出形成柱狀電阻器的方法的流程圖；

圖4B是根據(jù)實(shí)施例的示出形成包括晶體管和柱狀電阻器的IC互連結(jié)構(gòu)的方法的流程圖；

圖5A、5B、5C、5D、5E、5F、5G和5H是根據(jù)實(shí)施例的隨著圖4B中描繪的方法的選定操作被執(zhí)行而演變的包括晶體管和柱狀電阻器的IC結(jié)構(gòu)的截面圖；

圖6示出了根據(jù)本發(fā)明的實(shí)施例的采用包括柱狀電阻器的IC結(jié)構(gòu)的移動(dòng)計(jì)算平臺(tái)和數(shù)據(jù)服務(wù)器機(jī)器；以及

圖7是根據(jù)本發(fā)明的實(shí)施例的電子計(jì)算裝置的功能框圖。

具體實(shí)施方式

參考附圖描述一個(gè)或多個(gè)實(shí)施例。盡管詳細(xì)地描繪并討論了具體的構(gòu)造和布置，但是應(yīng)當(dāng)理解這樣做的目的只是為了舉例說明。相關(guān)領(lǐng)域技術(shù)人員將認(rèn)識(shí)到在不背離描述的精神和范圍的情況下其它構(gòu)造和布置也是可能的。對于相關(guān)領(lǐng)域技術(shù)人員而言顯然可以將文中描述的技術(shù)和/或布置應(yīng)用到除了文中詳細(xì)描述的系統(tǒng)和應(yīng)用以外的各種其它系統(tǒng)和應(yīng)用當(dāng)中。

在下文的具體實(shí)施方式中參考附圖，附圖形成該具體實(shí)施方式的一部分并且示出了示例性實(shí)施例。此外，應(yīng)當(dāng)理解，可以利用其它實(shí)施例并且可以做出結(jié)構(gòu)和/或邏輯上的變化而不背離所主張保護(hù)的主題的范圍。還應(yīng)當(dāng)注意，可能使用例如上、下、頂部、底部等方向和參考基準(zhǔn)來僅僅促進(jìn)對圖中的特征的描述。因此，不應(yīng)從限定的意義上考慮下述具體實(shí)施方式，并且主張保護(hù)的主題的范圍僅由所附權(quán)利要求及其等同物來限定。

在下文的描述中，闡述了很多細(xì)節(jié)。但是，對于本領(lǐng)域技術(shù)人員而言顯然可以在沒有這些具體細(xì)節(jié)的情況下實(shí)踐本發(fā)明。在一些實(shí)例中，公知的方法和器件是以框圖而非細(xì)節(jié)的形式示出的，以避免使本發(fā)明難以理解。本說明書中各處對“實(shí)施例”或“一個(gè)實(shí)施例”的引述是指在本發(fā)明的至少一個(gè)實(shí)施例中包括結(jié)合實(shí)施例描述的特定特征、結(jié)構(gòu)、功能或特性。因而，在本說明書中的各種地方出現(xiàn)的“在實(shí)施例中”或者“在一個(gè)實(shí)施例中”未必是指本發(fā)明的同一實(shí)施例。此外，在一個(gè)或多個(gè)實(shí)施例中，可以通過任何適當(dāng)?shù)姆绞浇M合特定特征、結(jié)構(gòu)、功能或特性。例如，可以使第一實(shí)施例與第二實(shí)施例組合，只要與這兩個(gè)實(shí)施例相關(guān)聯(lián)的特定特征、結(jié)構(gòu)、功能或特性不相互排斥即可。

如在本發(fā)明的說明書和所附權(quán)利要求中使用的，單數(shù)形式的冠詞旨在還包括復(fù)數(shù)形式，除非上下文另外明確指示。還應(yīng)當(dāng)理解，文中使用的術(shù)語“和/或”是指代并包含相關(guān)聯(lián)的列舉項(xiàng)中的一者或多者的任何以及全部可能組合。

在文中可以使用術(shù)語“耦合”、“連接”及其派生詞來描述部件之間的功能或結(jié)構(gòu)關(guān)系。應(yīng)當(dāng)理解，這些術(shù)語并非要作為彼此的同義詞。相反，在特定實(shí)施例中，可以使用“連接”指示兩個(gè)或更多元件相互直接物理、光學(xué)或電接觸?？梢允褂谩榜詈稀敝甘緝蓚€(gè)或更多元件相互直接或間接(其間存在其它居間元件)物理、光學(xué)或電接觸，和/或兩個(gè)或更多元件協(xié)同工作或者彼此交互(例如，按照因果關(guān)系)。

文中使用的術(shù)語“在……之上”、“在……之下”、“在……之間”和“在……上”是指一個(gè)部件或材料相對于其它部件或材料的相對位置，其中，這樣的物理關(guān)系是值得注意的。例如，在材料的語境下，一種材料或者設(shè)置在一種材料之上或之下的另一種材料可以直接接觸或者可以具有一種或多種居間材料。此外，設(shè)置在兩種材料或材料之間的一種材料可以與這兩層直接接觸或者可以具有一個(gè)或多個(gè)居間層。相反，第一材料或者處于第二材料或者材料“上”的材料與該第二材料/材料直接接觸。在部件組裝的語境下可以做出類似的區(qū)分。

如本說明書和權(quán)利要求中通篇使用的，由術(shù)語“……的至少其中之一”或者“……中的一者或多者”連結(jié)的一系列項(xiàng)目可以表示所列舉的術(shù)語的任何組合。例如，短語“A、B或C的至少其中之一”可以表示：A；B；C；A和B；A和C；B和C；或者A、B、和C。

文中描述了包括設(shè)置在襯底表面之上的柱狀電阻器的集成電路結(jié)構(gòu)以及與晶體管的制造相結(jié)合的形成這樣的電阻器的制造技術(shù)。遵循實(shí)施例，可以通過使電阻器的電阻長度取向?yàn)榕c襯底表面正交來實(shí)現(xiàn)小電阻器占用面積。這樣的豎直取向電阻器“柱”可以對無數(shù)的3D IC架構(gòu)(例如finFET以及疊置存儲(chǔ)器等)進(jìn)行補(bǔ)充。沿“z方向”構(gòu)建有源和無源器件二者的顯著優(yōu)點(diǎn)在于襯底面積縮放，例如，其為在x-y平面上的測量。在實(shí)施例中，電阻器柱設(shè)置在導(dǎo)電跡線的第一端之上，第一電阻器接觸部進(jìn)一步設(shè)置為與柱接觸，并且第二電阻器接觸部設(shè)置為與導(dǎo)電跡線的第二端接觸，從而使電阻器占用面積實(shí)質(zhì)上獨(dú)立于電阻值，而是主要取決于接觸部縮放。電阻器接觸部尺寸能夠與晶體管接觸部縮放同步進(jìn)行縮放。在有利的實(shí)施例中，可以通過由諸如多晶硅的同一種材料同時(shí)形成電阻器柱和犧牲柵極而將電阻器柱制造與替換柵極晶體管(finFET或平面晶體管)工藝集成。還可以進(jìn)一步使柱狀電阻器接觸部與一個(gè)或多個(gè)晶體管接觸部同時(shí)形成。

圖2A是根據(jù)實(shí)施例的柱狀電阻器201的平面圖。圖2B是根據(jù)實(shí)施例的沿著圖2A中所示的b-b'平面的柱狀電阻器201的截面圖。圖2C是描繪根據(jù)實(shí)施例的柱狀電阻器201的相加等于電阻值的各電阻分量的電路示意圖。如圖2A和2B所示，導(dǎo)電跡線205借助于居間隔離電介質(zhì)材料106而設(shè)置在襯底105之上。除了柱狀電阻器201之外，可以類似地將諸如晶體管(例如，MOSFET)、光探測器(例如，PIN二極管)、激光器、調(diào)制器等一個(gè)或多個(gè)有源器件(未描繪)設(shè)置在襯底105中、襯底105上或襯底105之上。除了柱狀電阻器201之外，還可以將諸如電容器、電感器、光波導(dǎo)等一個(gè)或多個(gè)其它無源器件設(shè)置在襯底105中、襯底105上或者襯底105之上。

襯底105可以是適于形成單片集成的電器件、光器件或微機(jī)電(MEM)器件(文中將它們統(tǒng)稱為IC)的任何襯底。示例性襯底包括半導(dǎo)體襯底、絕緣體上半導(dǎo)體(SOI)襯底、絕緣體襯底(例如，藍(lán)寶石)等和/或它們的組合。在一個(gè)示例性實(shí)施例中，襯底105包括實(shí)質(zhì)上單晶的半導(dǎo)體，例如但不限于硅。示例性半導(dǎo)體襯底成分還包括：鍺或者諸如SiGe的IV族合金系；諸如GaAs、InP、InGaAs等III-V族系；或者諸如GaN的III-N族系。

隔離電介質(zhì)材料106可以是本領(lǐng)域已知的適于使導(dǎo)電跡線205與襯底105電隔離的任何電介質(zhì)材料。很多這樣的材料處于使用中，例如但不限于氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和低k材料(例如，碳摻雜的二氧化硅(SiOC)、多孔電介質(zhì)等)。

導(dǎo)電跡線205可以是導(dǎo)電線或焊盤等。如圖2B中所示，電介質(zhì)材料106的處于橫向尺寸導(dǎo)電跡線205之外的或者超出橫向尺寸導(dǎo)電跡線205的部分的頂表面與導(dǎo)電跡線205的頂表面是非平面的。在替代的實(shí)施例中，導(dǎo)電跡線205可以嵌入到電介質(zhì)106內(nèi)，其中，導(dǎo)電跡線205的頂表面與電介質(zhì)材料106是平面的，或者被電介質(zhì)材料106覆蓋。導(dǎo)電跡線205可以包括適于提供合理的低電阻橫向?qū)щ娐窂降娜魏螌?dǎo)電材料，和/或可以為接觸部提供適當(dāng)?shù)碗娮璧脑O(shè)置。在示例性實(shí)施例中，導(dǎo)電跡線205包括重?fù)诫s半導(dǎo)體和/或金屬成分。示例性半導(dǎo)體包括硅、鍺以及硅鍺。盡管這樣的半導(dǎo)體可以是單晶的或者非晶的，但是在示例性實(shí)施例中，半導(dǎo)體是多晶的。導(dǎo)電跡線205的摻雜可以取決于半導(dǎo)體材料系，并且可以使導(dǎo)電跡線205呈n型或p型。在導(dǎo)電跡線205為多晶硅的一個(gè)示例性實(shí)施例中，雜質(zhì)為p型(例如，硼)。雜質(zhì)摻雜劑水平是預(yù)期薄層電阻的函數(shù)，并且可以例如是處于10¹⁷-10¹⁹/cm³的范圍內(nèi)。在導(dǎo)電跡線205為金屬的其它實(shí)施例中，金屬成分可以是任何已知的具有適當(dāng)?shù)偷谋与娮韬?或適當(dāng)?shù)偷慕佑|電阻的成分，例如但不限于銅(Cu)、鈷(Co)、鎢(W)、鈦(Ti)、鋁(Al)、鉑(Pt)、鎳(Ni)及其合金。

導(dǎo)電跡線205具有W₁和L₁的橫向尺寸，它們限定了柱狀電阻器201的橫向占用面積(即，襯底面積)。有利地，使長度L₁最小化，以減小電阻器占用面積。在示例性實(shí)施例中，將長度L₁的大小設(shè)定為僅容納根據(jù)給定材料層的設(shè)計(jì)規(guī)則具有最小接觸部尺寸CDc和最小間距Pc的兩個(gè)電阻器接觸部115、116。在接觸部尺寸和接觸部間距隨著技術(shù)發(fā)展而縮放時(shí)，可以預(yù)計(jì)這些值隨著時(shí)間的推移而變化，其中，CDc和Pc的示例性范圍均處于10-30nm。有利地，使寬度W₁最小化，以減小占用面積，并且在示例性實(shí)施例中，將寬度W₁的尺寸設(shè)定為僅容納具有最小接觸尺寸CDc的接觸部115、116。在其它實(shí)施例中，可以使W1增大到超出最小接觸尺寸CDc，以調(diào)節(jié)失準(zhǔn)或者增大導(dǎo)電跡線205的導(dǎo)電截面。導(dǎo)電跡線205具有與其膜厚度相關(guān)聯(lián)的z高度h₂，膜厚度可以作為預(yù)期電阻的函數(shù)而變化。在示例性多晶硅實(shí)施例中，h₂可以在10nm和50nm之間變化，具有寬度W₁，并且被摻雜到導(dǎo)電跡線為具有不超過100歐姆的電阻的水平。

在實(shí)施例中，電阻材料210的柱被設(shè)置為與導(dǎo)電跡線205的第一端接觸。電阻材料210可以是具有處于預(yù)期范圍內(nèi)的可控薄層電阻并且在其它情況下與襯底處理兼容的任何已知材料。在實(shí)施例中，電阻材料210具有比導(dǎo)電跡線205所具有的薄層電阻大的薄層電阻。在其它實(shí)施例中，電阻材料210包括半導(dǎo)體，例如但不限于硅、鍺或者硅鍺合金。在導(dǎo)電跡線205包括多晶硅的一個(gè)示例性實(shí)施例中，電阻材料210也是多晶硅，但被摻雜到比導(dǎo)電跡線205低的水平(例如，電阻材料210未被有意摻雜)。在其它實(shí)施例中，電阻材料210包括已知適于薄膜電阻器應(yīng)用的金屬或金屬合金，例如但不限于鉭、鎢、鋁、鎳、鈦、鈷、它們的合金、氮化物和碳化物。

電阻材料210的柱從導(dǎo)電跡線205的第一端(沿z軸)延伸第一z高度h₁。如文中別處進(jìn)一步描述的，Z高度h₁是電阻材料膜厚度的函數(shù)。如圖2C中所示，對于給定電阻材料，電阻R₁隨著z高度h₁而縮放，使得可以在所選的電阻材料的基礎(chǔ)上，針對設(shè)計(jì)的電阻器電阻值來選擇z高度h₁。在z高度h₂低于50nm(例如，25nm)的某些示例性實(shí)施例中，z高度h₁處于50-200nm的范圍內(nèi)。在實(shí)施例中，Z高度h₁可以大于與導(dǎo)電跡線205對接的柱的橫向長度L₂。在其它實(shí)施例中，Z高度h₁大于橫向長度L₂與電阻器接觸部116的橫向長度(即，CDc)之和。在又一些實(shí)施例中，Z高度h₁大于導(dǎo)電跡線205的橫向長度L₁，所述橫向長度L₁又為電阻材料210和電阻器接觸部116之間的間隔的函數(shù)。

電阻R₁還隨著電阻材料210的柱的橫向?qū)挾葁₂而縮放。在示例性實(shí)施例中，w₂實(shí)質(zhì)上等于電阻器接觸部115的臨界尺寸(例如，CDc)。在該最小橫向?qū)挾葁₂，可以針對給定z高度h₁實(shí)現(xiàn)電阻R₁?？梢詫⒃搝高度設(shè)定為最大設(shè)計(jì)電阻器值。可以通過將橫向?qū)挾葁₂增大到使豎直電阻器具有仍然可通過光刻限定的電阻值的程度來針對被制造為相同z高度h₁的電阻器實(shí)現(xiàn)較低電阻值。因此，在某些實(shí)施例中，跨越一橫向尺寸范圍的豎直電阻器的陣列可以提供一電阻值范圍(例如，用于進(jìn)行修整等)。通過這種方式，具有比一些設(shè)計(jì)值低的電阻值的電阻器可能引起占用面積損失，而不是占用面積隨著增大的電阻值而按比例增加。

在其它實(shí)施例中，如圖2D中所示，柱狀電阻器系列202包括多個(gè)互連的柱狀電阻器結(jié)構(gòu)201A、201B、201N，每個(gè)柱狀電阻器結(jié)構(gòu)具有柱狀電阻器結(jié)構(gòu)201的屬性。通過上層級(jí)互連金屬化290使柱狀電阻器鏈接到一起，例如以提供超過柱狀電阻器結(jié)構(gòu)201的設(shè)計(jì)的最大電阻的電阻值?？梢愿淖兿薅ɑミB金屬化290的單個(gè)掩模，以將非常大的豎直電阻器陣列鏈接到一起，以形成任何數(shù)量的電阻器網(wǎng)絡(luò)。柱狀電阻器鏈201A、201B、201N可以全部具有相同的固定z高度(h₁)，以使總電阻值隨著每一個(gè)互連而逐漸增大。在每個(gè)鏈接的柱狀電阻器能夠具有任意光刻限定的橫向?qū)挾葁₂的電阻器柱的情況下，可以利用離散數(shù)量的柱狀電阻器(例如，通過獨(dú)立地改變w_2a、w_2b、w_2n)實(shí)現(xiàn)任何總電阻值。

返回至圖2A和2B，電阻器接觸部115設(shè)置為與柱210接觸，并且與導(dǎo)電跡線205分開z高度h₁。第二電阻器接觸部116設(shè)置為與導(dǎo)電跡線205的第二端接觸。電阻器接觸部115、116可以是已知材料，其中，接觸部115有利地提供與電阻器柱210的歐姆接觸，并且接觸部116有利地提供與導(dǎo)電跡線205的歐姆接觸。在一個(gè)實(shí)施例中，電阻器接觸部115、116具有相同的材料成分。在其它實(shí)施例中，電阻器接觸部115、116具有相同的金屬成分，例如但不限于已知適于晶體管接觸部的任何金屬或金屬合金。

如圖2C中所示，與通過接觸部115、116之間的電流相關(guān)聯(lián)的電阻值是電阻材料210的電阻(R₁)、導(dǎo)電跡線205的電阻(R₂)、接觸部115的電阻(R_c1)、接觸部116的電阻(R_c2)以及電阻材料210與導(dǎo)電跡線205之間的接觸部的電阻(R_c3)的函數(shù)。電阻電壓降主要沿z維度發(fā)生，其為電阻材料z高度h₁的強(qiáng)函數(shù)。在實(shí)施例中，電阻材料210的電阻貢獻(xiàn)超過了導(dǎo)電跡線電阻R₂、第一接觸部電阻R_c1、第二接觸部電阻R_c2和第三接觸部電阻R_c3之和的兩倍。在其它實(shí)施例中，電阻器柱210的電阻貢獻(xiàn)超過了導(dǎo)電跡線電阻R₂、第一電阻器接觸部電阻R_c1、第二電阻器接觸部電阻R_c2和第三接觸部電阻R_c3之和的三倍。在電阻器柱210和導(dǎo)電跡線205兩者為多晶硅(后者被雜質(zhì)摻雜以用于較低電阻)的特定實(shí)施例中，對于具有至少50nm的z高度h₁的電阻器柱210，R₁為至少2000Ω，而R₂、R_c1、R_c2和R_c3之和不超過500Ω。在某些這樣的實(shí)施例中，對于不超過50nm的材料z高度(厚度)h₂，導(dǎo)電跡線205具有不超過100Ω的電阻。

圖3A是根據(jù)實(shí)施例的包括晶體管302和柱狀電阻器303的集成電路結(jié)構(gòu)301的平面圖。圖3B是根據(jù)實(shí)施例的沿著圖3A中所示的b-b'線的集成電路結(jié)構(gòu)301的第一截面圖。圖3C是根據(jù)實(shí)施例的沿著圖3A中所示的c-c'線的集成電路結(jié)構(gòu)301的第二截面圖。柱狀電阻器303包括與電阻器接觸部315和導(dǎo)電跡線205物理和電接觸的電阻材料210的柱。導(dǎo)電跡線205還與電阻器接觸部316物理和電接觸。電阻材料210可以具有上文在圖2A-2C的語境下描述的任何或者全部屬性。類似地，電阻器接觸部315、316可以均具有上文針對電阻器接觸部215、216描述的任何或者全部屬性。導(dǎo)電跡線205還可以具有上文在圖2A-2C的語境下描述的任何或者全部屬性。因此，柱狀電阻器303進(jìn)一步指定了柱狀電阻器201的額外實(shí)施例。

如圖3B中所示，柱狀電阻器303包括實(shí)質(zhì)上平面的電阻器接觸部315、316，它們具有彼此為平面的頂表面。照此，電阻器接觸部316具有從導(dǎo)電跡線205開始的z維度的z高度h₃，其實(shí)質(zhì)上等于電阻材料z高度h₁和第一電阻器接觸部315的z維度的z高度h₄之和。利用電阻器接觸部316采用的低電阻材料，沿h₃的電阻下降將會(huì)像具有可比較的豎直尺寸的任何被填充的通孔一樣可忽略不計(jì)。如圖3A和3B中進(jìn)一步所示，電阻器接觸部315與電阻材料210的柱的整個(gè)頂表面面積對接，并且具有實(shí)質(zhì)上等于與導(dǎo)電跡線205對接的柱的橫向長度的橫向長度L₂。在接觸部315設(shè)置在柱的整個(gè)截面上的情況下，對于具有為最小橫向尺寸L₂的函數(shù)的截面面積的電阻材料的柱，可以使得與接觸部315相關(guān)聯(lián)的接觸部電阻最小化。當(dāng)然要注意，接觸部315與電阻材料210的柱完美地對準(zhǔn)，以使得接觸部315的占用面積與電阻材料210的占用面積一致。由于所有已知的基于光刻的圖案化工藝都會(huì)引起一些固有的疊覆誤差，最好將接觸部315描述為屬于在本領(lǐng)域中被稱為“自對準(zhǔn)”的一類結(jié)構(gòu)。接觸部315與電阻材料210“自對準(zhǔn)”，如文中別處進(jìn)一步模式的，這樣容許IC結(jié)構(gòu)301的有利的橫向縮放。在某些實(shí)施例中，電阻材料210和/或接觸部316可能依賴于與導(dǎo)電跡線205的光刻圖案對準(zhǔn)(即，“非自對準(zhǔn)”)。在圖3A、3B和3C所示的示例性實(shí)施例中，電阻材料210和接觸部316兩者完全設(shè)置在導(dǎo)電跡線205上，以確保低的對應(yīng)接觸部電阻。為了完整的設(shè)置，導(dǎo)電跡線205可以具有大于電阻材料210(和接觸部315)的寬度W₂的橫向?qū)挾萕₁、以及大于電阻材料210的橫向長度L₂、接觸部316的橫向長度L₃以及居間間隔s₁之和的橫向長度L₁?？梢灶A(yù)期超出導(dǎo)電跡線205的橫向尺寸的接觸失準(zhǔn)以增大接觸部電阻。

在實(shí)施例中，晶體管302是MOSFET，其包括設(shè)置在柵極疊置體之下的半導(dǎo)體溝道，其中半導(dǎo)體源極區(qū)/漏極區(qū)設(shè)置在溝道的相對側(cè)上。在圖3A、3B和3C這所示的示例性實(shí)施例中，晶體管302包括一個(gè)或多個(gè)從襯底105延伸出來的非平面半導(dǎo)體主體325。因此，半導(dǎo)體主體325可以具有與襯底105相同的基本上單晶的半導(dǎo)體(例如，硅)。盡管在圖3A、3B和3C中例示了finFET，但是也可以按照與文中描述的實(shí)質(zhì)上相同的方式將柱狀電阻器與平面晶體管集成。半導(dǎo)體主體325還包括在非平面半導(dǎo)體主體325的第一端處的與第一源極/漏極接觸部317電接觸的第一源極/漏極區(qū)。半導(dǎo)體主體325還包括在非平面半導(dǎo)體主體325的第二端處的與第二源極/漏極接觸部318電接觸的第二源極/漏極區(qū)。半導(dǎo)體主體325還包括處于兩個(gè)源極/漏極區(qū)之間的溝道區(qū)。在實(shí)施例中，源極/漏極接觸部對317、318具有與第一和第二電阻器接觸部315、316實(shí)質(zhì)上相同的成分。在圖示的示例性實(shí)施例中，源極/漏極接觸部317、318的頂表面還與電阻器接觸部315、316的頂表面共平面。

如圖3A和3B中進(jìn)一步所示，柵極電極331設(shè)置在半導(dǎo)體主體325的溝道部分之上。柵極電介質(zhì)(未示出)設(shè)置在柵極電極331與半導(dǎo)體主體325之間，以完成柵極疊置體，并實(shí)現(xiàn)溝道到柵極電極331的電容耦合。在圖3A和圖3B中還示出了第二柵極電極332，以例示出可以怎樣在多個(gè)晶體管之中設(shè)置柱狀電阻器303。柵極電極331從隔離電介質(zhì)106的頂表面延伸z高度h₅。在實(shí)施例中，電阻材料柱z高度h₁不大于柵極電極z高度h₅。在其它實(shí)施例中，柵極電極z高度h₅不小于電阻材料柱z高度h₁和導(dǎo)電跡線z高度h₂之和，并且不大于電阻材料柱z高度h₁、導(dǎo)電跡線z高度h₂和接觸部z高度h₄之和。在電阻材料210還起著犧牲柵極電極材料的作用(例如，在文中別處進(jìn)一步描述的柵極替換工藝中)并且接觸部315與電阻材料210自對準(zhǔn)的有利實(shí)施例中，柵極電極z高度h₅大于柱z高度h₁和導(dǎo)電跡線z高度h₂之和。

如圖3B和3C中所示，電阻器接觸部315被隔離電介質(zhì)340包圍。電阻器接觸部315類似地被隔離電介質(zhì)340包圍，隔離電介質(zhì)340填充間隔s₁(圖3A)，以將電阻器接觸部315、316電隔離，否則它們可能使電阻材料210電分流。隔離電介質(zhì)340還將柵極電極331與電阻材料210隔開，從而使晶體管302與柱狀電阻器303電絕緣。隔離電介質(zhì)340還將柵極電極332與電阻器接觸部316和/或?qū)щ娵E線205隔開，從而使柵極電極332與柱狀電阻器303電絕緣。在示例性實(shí)施例中，柵極帽蓋電介質(zhì)351設(shè)置在柵極電極331之上，從而使柵極疊置體與電阻器接觸部315、316的頂表面為平面。在一個(gè)實(shí)施例中，隔離電介質(zhì)340與柵極帽蓋電介質(zhì)351是截然不同的材料，從而允許在兩種材料之間進(jìn)行選擇性蝕刻。隔離電介質(zhì)340和柵極帽蓋電介質(zhì)351中的任一者或兩者可以具有與隔離電介質(zhì)106截然不同的成分，從而允許在材料之間進(jìn)行選擇性蝕刻。在示例性實(shí)施例中，隔離電介質(zhì)340和柵極帽蓋電介質(zhì)351中的任一者或兩者包括SiO、SiON、SiN、SiCN、SiC、低k電介質(zhì)(例如，碳摻雜氧化物)等中的一者或多者。

可以用各式各樣的技術(shù)制造柱狀電阻器以及包含它們的IC結(jié)構(gòu)。圖4A是示出根據(jù)示例性實(shí)施例的用于形成柱狀電阻器的方法401的流程圖。例如，可以實(shí)踐方法401來制造圖2A、2B中所示的柱狀電阻器201或者圖3A、3B中所示的柱狀電阻器303。

方法401開始于操作410，在操作410，在例如絕緣電介質(zhì)材料之上或之內(nèi)形成在襯底之上橫向延伸的導(dǎo)電跡線或互連特征。在操作401可以利用任何制造技術(shù)。例如，可以沉積導(dǎo)電材料膜，在導(dǎo)電膜之上沉積光致抗蝕劑，并對光致抗蝕劑進(jìn)行光刻圖案化，以掩蔽導(dǎo)電膜的一部分?？梢詫?dǎo)電膜的未被掩蔽的部分進(jìn)行蝕刻，以將其清除并且去除掩模。

然后，方法401進(jìn)行至操作420，在操作420，在形成于操作410的導(dǎo)電跡線之上沉積電阻材料膜?？梢岳萌魏纬练e工藝，例如但不限于化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)CVD(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等將電阻材料沉積至(例如)至少50nm的膜厚度。而且在操作420，例如利用一種或多種光刻掩模和蝕刻工藝對電阻材料膜進(jìn)行圖案化?？梢允闺娮杵髦谀Ｅc在操作410形成的導(dǎo)電跡線對準(zhǔn)。然后，可以對未被掩蔽的電阻材料進(jìn)行蝕刻以將其清除，從而留下設(shè)置在導(dǎo)電跡線的一部分(例如，第一端)上的電阻材料的柱。任選地，在對柱進(jìn)行圖案化之前，可以向電阻材料膜中蝕刻出與在操作410形成的導(dǎo)電跡線對準(zhǔn)的10-50nm的凹陷。然后，用電介質(zhì)材料對該凹陷進(jìn)行回填，并使其與電阻材料膜為平面，并且然后按照自對準(zhǔn)方式利用在柱蝕刻期間充當(dāng)掩模的電介質(zhì)材料來蝕刻柱。

在操作430，形成通往電阻器柱的接觸部。在操作440進(jìn)一步形成通往導(dǎo)電跡線的第二端的另一接觸部?？梢园凑杖魏雾樞蚧蛘呖梢酝瑫r(shí)執(zhí)行操作430和440。在用電介質(zhì)掩模執(zhí)行柱蝕刻的一個(gè)實(shí)施例中，通過例如任何已知的CVD或旋涂工藝將隔離電介質(zhì)沉積在被電介質(zhì)掩蔽的柱之上。如果采用的隔離電介質(zhì)沉積工藝不是自平面化的，那么可以使用任何平面化技術(shù)(例如，化學(xué)機(jī)械拋光)使隔離電介質(zhì)與電阻器柱上的電介質(zhì)掩模平面化。然后去除柱上的電介質(zhì)掩模，以暴露出柱。然后可以將接觸金屬回填到柱上，并使之與隔離電介質(zhì)平面化。在另一實(shí)施例中，可以通過首先在未被掩蔽的電阻器柱之上沉積隔離電介質(zhì)(同樣通過任何已知的CVD或旋涂工藝)來形成通往電阻器柱的自對準(zhǔn)接觸部。如果采用的隔離電介質(zhì)沉積工藝不是自平面化的，那么可以使用任何平面化技術(shù)(例如，化學(xué)機(jī)械拋光)使隔離電介質(zhì)與電阻器柱平面化?？梢岳美邕x擇性蝕刻工藝使電阻器柱相對于隔離電介質(zhì)凹陷10-50nm，以使柱z高度處于50nm和200nm之間。然后可以將接觸金屬回填到電阻器柱凹陷中。

可以使接觸金屬與周圍的隔離電介質(zhì)平面化，以將接觸金屬局限于僅在電阻器柱內(nèi)。在其它實(shí)施例中，可以通過(例如，在操作420)將電阻材料進(jìn)一步圖案化成設(shè)置在導(dǎo)電跡線的第二端之上的犧牲柱而形成通往導(dǎo)電跡線的接觸部。可以與電阻器柱的圖案化同時(shí)執(zhí)行該圖案化。然后可以與電阻器柱同時(shí)地在犧牲柱之上沉積隔離電介質(zhì)。接下來可以相對于隔離電介質(zhì)有選擇地去除犧牲柱，以暴露出導(dǎo)電跡線的第二端。然后可以將接觸金屬回填到去除犧牲柱而留下的開口中。接觸金屬與隔離電介質(zhì)的平面化則同樣將接觸金屬局限于與電阻器柱電隔離的通孔內(nèi)。然后方法401通過將電阻器接觸部互連到形成于襯底之上的IC的其它部件而完成，所述其它部件例如但不限于MOSFET柵極電極、MOSFET源極/漏極或者其它電阻器。

圖4B是示出根據(jù)方法401的具體實(shí)施例的用于形成包括MOSFET和電阻器柱的IC結(jié)構(gòu)的方法402的流程圖。針對圖4B中所示的示例性實(shí)施例更加詳細(xì)地描述在方法401的語境下描述的某些操作。圖5A、5B、5C、5D、5E、5F、5G、5H是根據(jù)有利實(shí)施例的隨著方法402中的選定操作被執(zhí)行而演變的包括FET和電阻器柱的IC結(jié)構(gòu)的截面圖。圖2A、2B、3A、3B和3C中引入的附圖標(biāo)記仍用于圖5A-5H中進(jìn)一步示出的對應(yīng)結(jié)構(gòu)。

參考圖4B，方法402開始于操作404，在操作404，在設(shè)置于襯底之上的隔離電介質(zhì)內(nèi)形成晶體管半導(dǎo)體主體。在圖5A所示的示例中，將非平面半導(dǎo)體主體或鰭狀物325蝕刻到襯底105中。例如，半導(dǎo)體主體325和襯底105可以是實(shí)質(zhì)上單晶硅或者適于形成晶體管的任何其它半導(dǎo)體材料系，例如上文描述的那些材料系中的任何材料系。如進(jìn)一步所示，半導(dǎo)體主體325穿過隔離電介質(zhì)106延伸，隔離電介質(zhì)106例如可能已經(jīng)沉積于半導(dǎo)體主體325之上，與半導(dǎo)體主體325的頂表面平面化，并且然后使用常規(guī)技術(shù)使隔離電介質(zhì)106凹陷以暴露出預(yù)期的鰭狀物z高度。

返回圖4B，在操作405，形成與在操作404形成的晶體管半導(dǎo)體主體相鄰的導(dǎo)電跡線。圖5B示出了使用任何常規(guī)技術(shù)(例如但不限于PVD、CVD或ALD)沉積在隔離電介質(zhì)材料106之上的示例性導(dǎo)電(低電阻)薄膜。在一個(gè)示例性實(shí)施例中，通過CVD沉積多晶硅。對多晶硅進(jìn)行原位摻雜或者異位摻雜，使之達(dá)到預(yù)期的低電阻率。然后，例如利用常規(guī)光刻及蝕刻技術(shù)對導(dǎo)電薄膜進(jìn)行圖案化，以形成在襯底105的一部分之上橫向延伸的導(dǎo)電跡線205?？梢岳眠m于導(dǎo)電薄膜的任何蝕刻。在導(dǎo)電薄膜為摻雜的多晶硅并且半導(dǎo)體主體325包含硅的有利實(shí)施例中，采用濕法蝕刻工藝對導(dǎo)電跡線205進(jìn)行圖案化，該工藝優(yōu)選地相對于未摻雜的、較輕摻雜的或者互補(bǔ)摻雜的硅(即有選擇性地)對摻雜的(例如，富硼的)多晶硅進(jìn)行蝕刻。

返回圖4B，方法402在操作406繼續(xù)，在操作406，將電阻材料沉積在操作404形成的晶體管半導(dǎo)體主體之上以及操作405形成的導(dǎo)電跡線之上。在圖5B所示的示例性實(shí)施例中，在半導(dǎo)體325之上以及導(dǎo)電跡線205之上沉積電阻材料510(例如，摻雜至目標(biāo)電阻率的多晶硅)，使之達(dá)到(例如)至少50nm的厚度。如下文進(jìn)一步所述，對于電阻材料510還要在柵極替換工藝中充當(dāng)犧牲晶體管柵極的實(shí)施例中，可以將電阻材料510沉積到超過200nm的厚度，這是對犧牲柵極的約束所容許的，以使得柱狀電阻器針對給定橫向柱尺寸能夠具有較大的最大電阻。在一個(gè)示例性實(shí)施例中，通過CVD將多晶硅沉積到超過50nm、并且有利地超過75nm的厚度。對多晶硅進(jìn)行原位或異位摻雜，使之達(dá)到預(yù)期的電阻率，例如高于導(dǎo)電跡線205的電阻率。電阻材料510被平面化，并被帽蓋有電介質(zhì)硬掩模551，例如SiON、SiN、SiO、SiC、SiCN、SiOC等。

返回圖4B，在操作407，使電阻材料圖案化并在形成于操作405的導(dǎo)電跡線之上(即，與之對準(zhǔn))形成凹陷。在一個(gè)示例性實(shí)施例中，常規(guī)光刻操作對掩模進(jìn)行圖案化，并且開口與導(dǎo)電跡線的端對準(zhǔn)。蝕刻穿過電介質(zhì)硬掩模的暴露部分并去除電阻材料厚度的一部分，以形成凹陷。在操作408，用犧牲材料對形成于操作407的電阻材料凹陷進(jìn)行回填。在圖5C進(jìn)一步所示的示例性實(shí)施例中，在蝕刻到電阻材料510中的凹陷中沉積犧牲填充材料541。犧牲填充材料541可以是接下來能夠借助于相對于電阻材料510的足夠選擇性來去除的任何材料，例如SiON、SiN、SiO等。在一個(gè)這樣的實(shí)施例中，在操作408回填的犧牲材料具有與電介質(zhì)硬掩模551截然不同的成分。可以利用任何常規(guī)沉積工藝，例如CVD、ALD或自平面化旋涂工藝來形成犧牲填充材料541。如果犧牲材料沉積不是自平面化的，那么接下來可以執(zhí)行平面化操作，以將犧牲填充材料541限制于電阻材料510內(nèi)的凹陷的物理約束。

在圖4B中，方法402繼續(xù)進(jìn)行操作409，在操作409，使電阻材料圖案化以形成設(shè)置于導(dǎo)電跡線的第一端之上的與設(shè)置于晶體管半導(dǎo)體主體之上的可以充當(dāng)犧牲柵極電極的電阻材料分開的電阻器柱。參考圖5D，穿過電阻材料510的z高度(厚度)對開口509A、509B和509C進(jìn)行圖案化，其中，開口509A暴露出導(dǎo)電跡線205的至少一部分，該部分將用來使柱狀電阻器210與接下來形成的通往導(dǎo)電跡線205的接觸部隔離。進(jìn)一步如圖5D所示，開口509B還使導(dǎo)電跡線205和柱狀電阻器210與設(shè)置在半導(dǎo)體主體325的溝道部分之上的犧牲柵極531隔離。類似地，開口509C還使導(dǎo)電跡線205與犧牲柵極532隔離。在一個(gè)有利實(shí)施例中，在采用犧牲填充材料541作為用于自對準(zhǔn)柱蝕刻的硬掩模的同時(shí)利用光刻限定的掩模使?fàn)奚鼥艠O531圖案化，由此將柱狀電阻器210集成到現(xiàn)有的柵極替換工藝中，而不引起額外的掩模層和/或失準(zhǔn)誤差。例如，開口509A的第一邊緣可以描畫出電阻材料210而不需要操作409的光刻，而開口509A的描畫犧牲電阻器柱512的第二邊緣可以是在操作409印刷的光刻掩模的結(jié)果。類似地，開口509B的邊緣可以是先前描畫出的硬掩模541和在操作409印刷的光刻掩模的聯(lián)合。開口509C可以完全借助于操作409的光刻來描畫?？梢酝ㄟ^對于特定電阻材料成分而言已知的任何手段將電阻材料510蝕刻成柱210、犧牲柱512和犧牲柵極531。在一個(gè)示例中，利用等離子體蝕刻對多晶硅的電阻材料進(jìn)行圖案化。

在圖4B中，方法402繼續(xù)進(jìn)行操作411，在操作411，在形成于操作409的豎直電阻器柱(和犧牲柵極)周圍沉積隔離電介質(zhì)?？梢栽诓僮?11利用任何常規(guī)電介質(zhì)沉積技術(shù)，例如但不限于CVD、ALD和旋涂工藝。在圖5E中進(jìn)一步示出的示例性實(shí)施例中，在犧牲柵極531(和硬掩模551)以及電阻器柱210(和犧牲填充材料541)之上沉積隔離電介質(zhì)340。隔離電介質(zhì)340可以是任何已知電介質(zhì)材料，例如低k電介質(zhì)(例如，SiOC等)或其它材料(例如，SiCN、SiN、SiON、SiO)。如果隔離電介質(zhì)340不是用自平面化工藝沉積的，那么可以在沉積之后執(zhí)行平面化工藝以使隔離電介質(zhì)340的頂表面實(shí)質(zhì)上與硬掩模551和犧牲填充材料541為平面，由此暴露出硬掩模551和犧牲填充材料541兩者的頂表面。

返回圖4B，方法402繼續(xù)進(jìn)行操作420，在操作420，去除留在導(dǎo)電跡線的第二端之上的電阻材料，以暴露出導(dǎo)電跡線的將使接觸部設(shè)置于其上的端。在圖5E所示的示例性實(shí)施例中，執(zhí)行對硬掩模部分551的圖案化蝕刻，以暴露出犧牲柱512，而不暴露電阻器柱210或犧牲柵極531、532?？梢栽诓僮?20利用任何圖案化工藝，例如光刻操作和硬掩模蝕刻以暴露電阻材料512。然后可以利用相對于電阻材料(例如，多晶硅)有選擇性的蝕刻來按照自對準(zhǔn)方式從周圍的隔離電介質(zhì)340中去除犧牲電阻器柱512。如圖5F進(jìn)一步所示，將另一種犧牲材料回填到去除了電阻材料512的區(qū)域中，以形成犧牲柱542。犧牲柱542可以具有接下來可以借助于相對于隔離電介質(zhì)340的足夠選擇性來去除的任何已知材料，例如SiN、SiON、SiO等。在一個(gè)有利實(shí)施例中，犧牲柱542具有與犧牲填充材料541相同的材料成分。

返回圖4B，方法402繼續(xù)進(jìn)行操作425，在操作425，作為替換柵極電極工藝的一部分，去除設(shè)置在晶體管半導(dǎo)體主體之上的犧牲電阻材料。柵極替換工藝?yán)^續(xù)對因去除犧牲電阻材料而產(chǎn)生的開口進(jìn)行回填。在圖5F和圖5G所示的示例性實(shí)施例中，可以執(zhí)行任何已知的柵極替換工藝，以利用柵極電極331來替換犧牲電阻材料531，柵極電極331是柵極疊置體的部分，柵極疊置體還包括設(shè)置在柵極電極331與半導(dǎo)體主體325之間的柵極電介質(zhì)(未描繪)。在一個(gè)實(shí)施例中，按照自對準(zhǔn)方式執(zhí)行柵極替換工藝，其中，去除硬掩模551而無需光刻圖案化(例如，借助于任何已知的拋光工藝或其它全局深蝕刻工藝，或者通過已知相對于隔離340和/或犧牲填充材料541和/或犧牲柱542對硬掩模551有選擇性的蝕刻)。在暴露犧牲電阻材料531和532時(shí)，利用選擇性蝕刻來暴露半導(dǎo)體主體325的溝道區(qū)。然后，可以利用任何已知的柵極疊置體沉積工藝來形成柵極疊置體。例如，利用任何適當(dāng)?shù)某练e工藝(例如ALD)沉積諸如HfO₂、金屬硅酸鹽等高k柵極材料。在柵極電介質(zhì)之上沉積諸如一種或多種功函數(shù)金屬和填充金屬的柵極電極材料，并使其與周圍的電介質(zhì)平面化，以形成柵極電極331、332?？梢圆捎脰艠O凹陷蝕刻和帽蓋工藝來形成柵極帽蓋電介質(zhì)351、352。

返回圖4B，在操作440，暴露豎直電阻器柱，并在接觸部金屬化的制備過程中暴露導(dǎo)電跡線的一部分。然后，在操作450，沉積接觸部金屬化。在一個(gè)有利實(shí)施例中，與晶體管源極/漏極的接觸部金屬化同時(shí)執(zhí)行柱狀電阻器的接觸部金屬化。在其它實(shí)施例中，柱狀電阻器的接觸部金屬化與電阻器柱的頂表面區(qū)域完全自對準(zhǔn)。在圖5H所示的示例性實(shí)施例中，通過相對于隔離電介質(zhì)340有選擇地去除犧牲填充材料541(圖5G)和犧牲柱542并用預(yù)期接觸金屬進(jìn)行回填來同時(shí)形成電阻器接觸部315和316?；叵氲街?10是利用犧牲填充材料541作為掩模來蝕刻的，因此在接觸金屬315與豎直電阻器柱210之間不存在失準(zhǔn)。還可以將相同的接觸金屬同時(shí)沉積到半導(dǎo)體主體325的設(shè)置在柵極電極331下方的半導(dǎo)體溝道的相對側(cè)上(在圖5H所示的z-x平面之外)的半導(dǎo)體源極/漏極區(qū)對上。然后，利用任何已知工藝使沉積的接觸金屬平面化，以獲得具有完全金屬化的端子的晶體管及柱狀電阻器，所述端子具有相互為平面的頂表面。

完成了圖4B的討論，方法402然后在操作455結(jié)束于對IC的任何常規(guī)的后端處理，例如，通過將晶體管的至少一個(gè)端子與柱狀電阻器的至少一個(gè)端子互連。

圖6示出了系統(tǒng)1000，其中，移動(dòng)計(jì)算平臺(tái)1005和/或數(shù)據(jù)服務(wù)器機(jī)器1006采用根據(jù)本發(fā)明的一個(gè)或多個(gè)實(shí)施例的包括豎直電阻器柱的IC結(jié)構(gòu)。服務(wù)器機(jī)器1006可以是任何商業(yè)服務(wù)器，例如包括設(shè)置在機(jī)架內(nèi)并聯(lián)網(wǎng)到一起以進(jìn)行電子數(shù)據(jù)處理的任何數(shù)量的高性能計(jì)算平臺(tái)，服務(wù)器機(jī)器1006在示例性實(shí)施例中包括封裝的單片IC 1050。移動(dòng)計(jì)算平臺(tái)1005可以是被配置為實(shí)現(xiàn)電子數(shù)據(jù)顯示、電子數(shù)據(jù)處理、無線電子數(shù)據(jù)傳輸?shù)戎械拿空叩娜魏伪銛y式裝置。例如，移動(dòng)計(jì)算平臺(tái)1005可以是平板電腦、智能電話、膝上型計(jì)算機(jī)等中的任一者，并且可以包括顯示屏(例如，電容式、電感式、電阻式或光學(xué)觸摸屏)、芯片級(jí)或封裝級(jí)集成系統(tǒng)1010以及電池1015。

不管是設(shè)置在放大圖1020中所示的集成系統(tǒng)1010內(nèi)，還是被設(shè)置為服務(wù)器機(jī)器1006內(nèi)的獨(dú)立封裝芯片，封裝的單片IC 1050均包括采用豎直電阻器柱(例如，文中別處所述的電阻器柱)的存儲(chǔ)器芯片(例如，RAM)或處理器芯片(例如，微處理器、多核微處理器、圖形處理器等)。還可以將單片IC 1050連同功率管理集成電路(PMIC)1030、包括寬帶RF(無線)發(fā)射器和/或接收器(TX/RX)的RF(無線)集成電路(RFIC)1025(例如，包括數(shù)字基帶，并且模擬前端模塊還包括處于發(fā)射路徑上的功率放大器和處于接收路徑上的低噪聲放大器)及其控制器1035中的一者或多者耦合至板、襯底或者集成到片上系統(tǒng)(SOC)1060內(nèi)。

從功能上來講，PMIC 1030可以執(zhí)行電池功率調(diào)節(jié)、DC到DC轉(zhuǎn)換等，因而其具有耦合至電池1015的輸入并且具有提供耦合至其它功能模塊的電流供應(yīng)的輸出。如進(jìn)一步所示，在示例性實(shí)施例中，RFIC 1025具有耦合至天線(未示出)的輸出，以實(shí)施若干無線標(biāo)準(zhǔn)或協(xié)議中的任何標(biāo)準(zhǔn)或協(xié)議，其包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(jìn)(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍(lán)牙、其衍生物以及被指定為3G、4G、5G以及更高代的任何其它無線協(xié)議。在替代的實(shí)施方案中，這些板級(jí)模塊中的每者可以集成到耦合至單片IC 1050的封裝襯底的獨(dú)立IC上或者集成到耦合至單片IC 1050的封裝襯底的單個(gè)IC內(nèi)。在特定實(shí)施例中，處理器IC、存儲(chǔ)器IC、RFIC或PMIC的至少其中之一包括邏輯電路，該邏輯電路包含具有在文中別處描述的結(jié)構(gòu)特征中的一者或多者的柱狀電阻器、和/或晶體管和柱狀電阻器結(jié)構(gòu)。

圖7是根據(jù)本公開的至少一些實(shí)施方式布置的計(jì)算裝置1100的功能框圖。例如，可以在平臺(tái)1005或者服務(wù)器機(jī)器1006內(nèi)發(fā)現(xiàn)計(jì)算裝置1100。裝置1100還包括容納若干部件的母板1102，所述部件例如但不限于可以進(jìn)一步包含根據(jù)本發(fā)明的一個(gè)或多個(gè)實(shí)施例的柱狀電阻器結(jié)構(gòu)和/或晶體管和柱狀電阻器結(jié)構(gòu)的處理器1104(例如，應(yīng)用處理器)。處理器1104可以物理和/或電耦合至母板1102。在一些示例中，處理器1104包括封裝在處理器1104內(nèi)的集成電路管芯。一般而言，術(shù)語“處理器”或“微處理器”可以指對來自寄存器和/或存儲(chǔ)器的電子數(shù)據(jù)進(jìn)行處理以將該電子數(shù)據(jù)轉(zhuǎn)換成可以進(jìn)一步存儲(chǔ)在寄存器和/或存儲(chǔ)器中的其它電子數(shù)據(jù)的任何裝置或裝置的部分。

在各種示例中，還可以將一個(gè)或多個(gè)通信芯片1106物理和/或電耦合至母板1102。在其它實(shí)施方式中，通信芯片1106可以是處理器1104的部分。取決于其應(yīng)用，計(jì)算裝置1100可以包括其它部件，所述部件可以或可以不物理和電耦合至母板1102。這些其它部件包括但不限于易失性存儲(chǔ)器(例如，DRAM)、非易失性存儲(chǔ)器(例如，ROM)、閃速存儲(chǔ)器、圖形處理器、數(shù)字信號(hào)處理器、密碼處理器、芯片組、天線、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼譯碼器、視頻編碼譯碼器、功率放大器、全球定位系統(tǒng)(GPS)裝置、羅盤、加速度計(jì)、陀螺儀、揚(yáng)聲器、照相機(jī)以及大容量存儲(chǔ)裝置(例如，硬盤驅(qū)動(dòng)器、固態(tài)驅(qū)動(dòng)器(SSD)、壓縮磁盤(CD)、數(shù)字多功能盤(DVD)等)等。

通信芯片1106可以實(shí)現(xiàn)往返于計(jì)算裝置1100進(jìn)行數(shù)據(jù)傳輸?shù)臒o線通信?？梢允褂眯g(shù)語“無線”及其派生詞來描述能夠使用經(jīng)調(diào)制的電磁輻射經(jīng)由非固態(tài)介質(zhì)傳送數(shù)據(jù)的電路、裝置、系統(tǒng)、方法、技術(shù)、通信信道等。術(shù)語并不暗示相關(guān)聯(lián)的裝置不包含任何導(dǎo)線，盡管在一些實(shí)施例中可能不包含。通信芯片1106可以實(shí)施若干無線標(biāo)準(zhǔn)或協(xié)議中的任何標(biāo)準(zhǔn)或協(xié)議，其包括但不限于在文中別處描述的那些標(biāo)準(zhǔn)或協(xié)議。如所討論的，計(jì)算裝置1100可以包括多個(gè)通信芯片706。例如，第一通信芯片可以專用于較短距離的無線通信，例如Wi-Fi和藍(lán)牙，并且第二通信芯片可以專用于較長距離的無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。

盡管已經(jīng)參考各種實(shí)施方式描述了文中闡述的某些特征，但是該描述并不是要以限制意義來進(jìn)行解釋。因而，認(rèn)為對文中描述的實(shí)施方式的各種修改以及對于本公開所屬領(lǐng)域技術(shù)人員而言顯而易見的其它實(shí)施方式都落在本公開的精神和范圍內(nèi)。

應(yīng)當(dāng)認(rèn)識(shí)到，本發(fā)明不限于如此描述的實(shí)施例，可以利用修改和變型來實(shí)踐本發(fā)明而不背離所附權(quán)利要求的范圍。上述實(shí)施例可以包括特征的特定組合。例如：

在一個(gè)或多個(gè)第一實(shí)施例中，集成電路(IC)結(jié)構(gòu)包括在襯底之上橫向延伸的導(dǎo)電跡線。所述IC結(jié)構(gòu)還包括與導(dǎo)電跡線的第一端接觸的電阻材料的柱，柱從所述第一端延伸第一z高度，第一z高度大于所述柱的與導(dǎo)電跡線對接的橫向長度。所述IC結(jié)構(gòu)還包括被設(shè)置為與所述柱接觸的第一電阻器接觸部。所述IC結(jié)構(gòu)還包括被設(shè)置為與所述導(dǎo)電跡線的第二端接觸的第二電阻器接觸部。

為促進(jìn)一個(gè)或多個(gè)第一實(shí)施例，所述柱的電阻大于導(dǎo)電跡線電阻、第一電阻器接觸部電阻和第二電阻器接觸部電阻的累加和的二倍。

為促進(jìn)一個(gè)或多個(gè)第一實(shí)施例，所述導(dǎo)電跡線包括具有第二z高度和橫向長度的第一材料，所述橫向長度小于第一z高度，但是大于所述柱的橫向長度與第二電阻器接觸部的橫向長度之和。

為促進(jìn)上文剛剛闡述的實(shí)施例，所述第二電阻器接觸部具有從導(dǎo)電跡線的第二端開始的第三z高度，其實(shí)質(zhì)上等于第一z高度和第一電阻器接觸部的第四z高度之和。

為促進(jìn)一個(gè)或多個(gè)第一實(shí)施例，第一電阻器接觸部與所述柱的整個(gè)頂表面對接，并且具有實(shí)質(zhì)上等于所述柱的與所述導(dǎo)電跡線對接的橫向長度的橫向長度。

為促進(jìn)一個(gè)或多個(gè)第一實(shí)施例，所述柱和所述導(dǎo)電跡線包括多晶硅，所述導(dǎo)電跡線被摻雜至比所述柱高的雜質(zhì)濃度。

為促進(jìn)上述實(shí)施例中的任一個(gè)，所述IC結(jié)構(gòu)還包括設(shè)置在所述襯底之上并且與所述柱相鄰的晶體管。所述晶體管還包括設(shè)置在半導(dǎo)體溝道之上的柵極疊置體，所述柵極疊置體包括設(shè)置在柵極電介質(zhì)之上的柵極電極。所述晶體管還包括設(shè)置在半導(dǎo)體溝道的相對側(cè)上的半導(dǎo)體源極/漏極對。所述晶體管還包括設(shè)置在所述半導(dǎo)體源極/漏極對上的源極/漏極接觸部對。所述導(dǎo)電跡線包括具有第二z高度的第一材料。所述柵極電極從設(shè)置于所述襯底之上的隔離電介質(zhì)的表面延伸z高度，該z高度大于第一z高度和第二z高度之和。

為促進(jìn)上文剛剛闡述的實(shí)施例，所述第二電阻器接觸部具有從導(dǎo)電跡線的第二端開始的第三z高度，其大致等于第一z高度和第一電阻器接觸部的第四z高度之和。

為促進(jìn)一個(gè)或多個(gè)第一實(shí)施例，所述IC結(jié)構(gòu)還包括設(shè)置在所述襯底之上并且與所述柱相鄰的晶體管。所述晶體管還包括設(shè)置在半導(dǎo)體溝道之上的柵極疊置體，所述柵極疊置體包括設(shè)置在柵極電介質(zhì)之上的柵極電極。所述晶體管還包括設(shè)置在半導(dǎo)體溝道的相對側(cè)上的半導(dǎo)體源極/漏極對。所述晶體管還包括設(shè)置在所述半導(dǎo)體源極/漏極對上的源極/漏極接觸部對，其中，所述源極/漏極接觸部對具有與第一和第二電阻器接觸部實(shí)質(zhì)上相同的成分。

為促進(jìn)一個(gè)或多個(gè)第一實(shí)施例，所述IC結(jié)構(gòu)還包括設(shè)置在所述襯底之上并且與所述柱相鄰的晶體管。所述晶體管還包括設(shè)置在半導(dǎo)體溝道之上的柵極疊置體，所述柵極疊置體包括設(shè)置在柵極電介質(zhì)之上的柵極電極。所述晶體管還包括設(shè)置在半導(dǎo)體溝道的相對側(cè)上的半導(dǎo)體源極/漏極對。所述晶體管還包括設(shè)置在所述半導(dǎo)體源極/漏極對上的源極/漏極接觸部對。所述晶體管還包括圍繞所述柱和第一電阻器接觸部的隔離電介質(zhì)，所述隔離電介質(zhì)將所述柱與所述柵極電極以及所述第二電阻器接觸部橫向分開。

為促進(jìn)上述實(shí)施例中的任一個(gè)，第一z高度為50-200nm。所述柱的橫向長度不超過25nm。第二電阻器接觸部的橫向長度不超過25nm。所述導(dǎo)電跡線包括具有橫向長度的摻雜多晶硅，所述橫向長度處于第一z高度與所述柱的橫向長度和第二電阻器接觸部的橫向長度之和之間。

在一個(gè)或多個(gè)第二實(shí)施例中，片上系統(tǒng)(SOC)包括處理器邏輯電路。所述SOC包括耦合至所述處理器邏輯電路的存儲(chǔ)器電路。所述SOC包括耦合至所述處理器電路并且包括無線電發(fā)射電路和無線電接收電路的RF電路。所述SOC包括功率管理電路，所述功率管理電路包括用以接收DC電源的輸入以及耦合至處理器邏輯電路、存儲(chǔ)器電路和RF電路的至少其中之一的輸出，其中，所述處理器邏輯電路、存儲(chǔ)器電路、RF電路或功率管理電路的至少其中之一包括根據(jù)上述權(quán)利要求中的任一項(xiàng)所述的集成電路(IC)結(jié)構(gòu)。

為促進(jìn)一個(gè)或多個(gè)第二實(shí)施例，所述柱的電阻為至少2000Ω，并且大于導(dǎo)電跡線電阻、第一電阻器接觸部電阻和第二電阻器接觸部電阻的累加和的二倍。

在一個(gè)或多個(gè)第三實(shí)施例中，制造集成電路(IC)結(jié)構(gòu)的方法包括形成在襯底之上橫向延伸的導(dǎo)電跡線。所述方法還包括在導(dǎo)電跡線的第一端上形成電阻器柱。所述方法還包括形成設(shè)置在所述柱上的第一電阻器接觸部。所述方法還包括形成設(shè)置在所述導(dǎo)電跡線的第二端上的第二電阻器接觸部。

為促進(jìn)一個(gè)或多個(gè)第三實(shí)施例，形成導(dǎo)電跡線還包括在襯底之上沉積導(dǎo)電膜，以及將所述導(dǎo)電膜圖案化成跡線。在導(dǎo)電跡線的第一端上形成電阻器柱還包括在所述跡線之上沉積電阻材料。形成電阻器柱還包括在處于導(dǎo)電跡線的第一端之上的電阻材料中圖案化出凹陷。形成電阻器柱還包括用犧牲填充材料對凹陷進(jìn)行回填。形成電阻器柱還包括對電阻材料進(jìn)行圖案化，以形成與犧牲填充材料對準(zhǔn)的柱。

為促進(jìn)上文剛剛闡述的實(shí)施例，形成第一電阻器接觸部還包括在電阻器柱周圍沉積隔離電介質(zhì)。形成第一電阻器接觸部還包括相對于隔離電介質(zhì)有選擇地去除犧牲填充材料，以暴露所述柱。形成第一電阻器接觸部還包括向暴露的電阻器柱上沉積接觸金屬。形成第二電阻器接觸部還包括對電阻材料進(jìn)行圖案化，以在對電阻器柱進(jìn)行圖案化的同時(shí)形成設(shè)置于導(dǎo)電跡線的第二端之上的犧牲柱。形成第二電阻器接觸部還包括相對于隔離電介質(zhì)有選擇地去除犧牲柱，以形成設(shè)置在導(dǎo)電跡線的第二端上的通孔。形成第二電阻器接觸部還包括在向暴露的電阻器柱上沉積接觸金屬的同時(shí)向?qū)щ娵E線的暴露的端上沉積接觸金屬。

為促進(jìn)上述實(shí)施例，所述方法還包括在襯底之上形成與電阻器柱相鄰的晶體管。形成晶體管還包括形成半導(dǎo)體溝道區(qū)。形成晶體管還包括形成設(shè)置在半導(dǎo)體溝道之上的柵極疊置體，所述柵極疊置體包括設(shè)置在柵極電介質(zhì)之上的柵極電極。形成晶體管還包括形成設(shè)置在半導(dǎo)體溝道的相對側(cè)上的半導(dǎo)體源極/漏極對。形成晶體管還包括形成設(shè)置在所述半導(dǎo)體源極/漏極對上的源極/漏極接觸部對。形成源極/漏極接觸部對還包括在向暴露的電阻器柱上沉積接觸金屬的同時(shí)向半導(dǎo)體源極/漏極上沉積接觸金屬。

為促進(jìn)上文剛剛闡述的實(shí)施例，所述方法還包括在襯底之上形成與電阻器柱相鄰的晶體管。形成晶體管還包括形成半導(dǎo)體溝道區(qū)。形成晶體管還包括形成設(shè)置在半導(dǎo)體溝道之上的柵極疊置體，所述柵極疊置體包括設(shè)置在柵極電介質(zhì)之上的柵極電極。形成柵極疊置體還包括在半導(dǎo)體溝道之上沉積電阻材料。形成柵極疊置體還包括將半導(dǎo)體溝道之上的電阻材料圖案化成犧牲柵極。形成柵極疊置體還包括在將隔離氧化物沉積在電阻器柱周圍以及犧牲柵極周圍之后去除所述犧牲柵極。形成柵極疊置體還包括形成設(shè)置在半導(dǎo)體溝道的相對側(cè)上的半導(dǎo)體源極/漏極對。形成柵極疊置體還包括形成設(shè)置在所述半導(dǎo)體源極/漏極對上的源極/漏極接觸部對。

為促進(jìn)上述第三實(shí)施例中的任一者，在襯底之上沉積導(dǎo)電膜還包括在襯底之上沉積雜質(zhì)摻雜的多晶硅膜。在跡線之上沉積電阻材料還包括在摻雜的多晶硅膜之上沉積較輕摻雜的多晶硅膜。

為促進(jìn)上述第三實(shí)施例中的任一者，在襯底之上沉積導(dǎo)電膜還包括在襯底之上沉積雜質(zhì)摻雜的多晶硅膜。在跡線之上沉積電阻材料還包括在摻雜的多晶硅膜之上沉積較輕摻雜的多晶硅膜。形成設(shè)置在所述柱上的第一電阻器接觸部還包括用接觸金屬回填與所述柱自對準(zhǔn)的第一凹陷。形成設(shè)置在導(dǎo)電跡線的第二端上的第二電阻器接觸部還包括用接觸金屬回填在z高度上近似等于第一電阻器接觸部與所述柱之和的第二凹陷。

然而，上述實(shí)施例不受這方面的限制，并且在各種實(shí)施方式中，上述實(shí)施例可以包括僅采取這樣的特征的子集，按照不同的順序采取這樣的特征，采取這樣的特征的不同組合，和/或采取明確列舉的那些特征以外的額外特征。因此，應(yīng)當(dāng)參考所附權(quán)利要求連同為這樣的權(quán)利要求賦予權(quán)力的等價(jià)方案的整個(gè)范圍來確定本發(fā)明的范圍。