本發(fā)明涉及一種具有絕緣柵型雙極晶體管(IGBT：Insulated Gate Bipolar Transistor)的半導體裝置。

背景技術：

由于在MOS構造為平面構造的平面型IGBT使用了平面柵極，因此必須確保器件工作所需的區(qū)域，微細化存在極限。另外，會受到高導通電壓的限制。對此，在溝槽型IGBT中，柵極構造成為溝槽(縱)構造，因此能夠實現微細化(例如，參照專利文獻1)。另外，能夠利用溝槽底處的電子注入效應而改善導通電壓特性。

專利文獻1：日本特開2000-228519號公報

技術實現要素：

但是，在溝槽型IGBT中，由于高有源單元密度而存在飽和電流密度高、短路切斷能力低這樣的問題。單元為溝槽的垂直方向及長邊方向的最小重復圖案。有源單元密度為1cm²的面積內的單元的數量。通過下述式而定義有源單元密度。

有源單元密度＝1/(溝槽的垂直方向的最小重復尺寸*溝槽的長邊方向的最小重復尺寸)

另外，在每一個單元的溝槽數量(以下，記作剔選率)不能增加的情況下，如果使P⁺型發(fā)射極層的溝槽長邊方向的寬度變大，則能夠降低飽和電流，但導通電壓增加。剔選率為一個單元內的成為發(fā)射極電位的溝槽的數量相對于全部溝槽的數量的比率。通過下述式而定義剔選率。

剔選率＝單元內的成為發(fā)射極電位的溝槽的數量/單元內的全部溝槽的數量

本發(fā)明就是為了解決上述課題而提出的，其目的在于得到一種能夠抑制飽和電流而不對導通電壓造成不良影響的半導體裝置。

本發(fā)明涉及的半導體裝置的特征在于，具有：N型半導體襯底；多個溝槽，它們設置于所述N型半導體襯底的上表面；柵極溝槽，其隔著絕緣膜而設置于所述溝槽內；平面型MOSFET，其在所述溝槽間的臺面部處設置于所述N型半導體襯底的上表面；P型發(fā)射極層，其在所述臺面部處設置于所述溝槽與所述平面型MOSFET之間；以及P型集電極層，其設置于所述N型半導體襯底的下表面，所述平面型MOSFET具有：N型發(fā)射極層；N型擴散層，其與所述N型半導體襯底連接；P型基極層，其設置于所述N型發(fā)射極層與所述N型擴散層之間；以及平面柵極，其隔著柵極絕緣膜而設置于所述N型發(fā)射極層的局部、所述N型擴散層、所述P型基極層之上，所述平面柵極與所述柵極溝槽連接，所述P型發(fā)射極層具有比所述P型基極層高的雜質濃度，具有與所述N型發(fā)射極層相同的發(fā)射極電位，所述N型發(fā)射極層不與所述溝槽接觸，不構成溝槽型MOSFET。

發(fā)明的效果

在本發(fā)明中，雜質濃度高的P型發(fā)射極層設置于溝槽與平面型MOSFET之間，N型發(fā)射極層不與溝槽接觸。因此，不存在電子電流沿溝槽的邊部進行流動的路徑，不存在該路徑的電阻成分，因此不會對導通電壓造成不良影響。并且，沒有使P型發(fā)射極層的長度增加，而是使平面型MOSFET的溝道長度增加來降低有源單元密度，由此能夠抑制飽和電流而不對導通電壓造成不良影響。

附圖說明

圖1是表示本發(fā)明的實施方式1涉及的半導體裝置的剖面斜視圖。

圖2是在圖1的裝置中省略了平面柵極后的剖面斜視圖。

圖3是在圖1的裝置中省略了平面柵極和柵極絕緣膜后的剖面斜視圖。

圖4是沿圖3的I－II的剖視圖。

圖5是表示本發(fā)明的實施方式1涉及的平面型MOSFET的俯視圖。

圖6是表示對比例1涉及的平面型IGBT的剖視圖。

圖7是表示對比例2涉及的溝槽型IGBT的剖面斜視圖。

圖8是用于對對比例2的電子電流的流動進行說明的俯視圖。

圖9是用于對本發(fā)明的實施方式1涉及的半導體裝置的電子電流的流動進行說明的俯視圖。

圖10是表示飽和電流密度Jc(sat)的溝道寬度依賴性的圖。

圖11是表示飽和電流密度Jc(sat)的溝道長度依賴性的圖。

圖12是表示本發(fā)明的實施方式1涉及的平面型MOSFET的變形例的俯視圖。

圖13是表示本發(fā)明的實施方式1涉及的半導體裝置的變形例的剖面斜視圖。

圖14是表示本發(fā)明的實施方式2涉及的半導體裝置的剖面斜視圖。

圖15是沿圖14的I－II的剖視圖。

圖16是表示本發(fā)明的實施方式3涉及的半導體裝置的剖視圖。

圖17是表示對比例1和實施方式1～3涉及的半導體裝置的導通電壓的圖。

圖18是表示本發(fā)明的實施方式4涉及的半導體裝置的剖面斜視圖。

圖19是在圖18的裝置中省略了平面柵極后的剖面斜視圖。

圖20是在圖18的裝置中省略了平面柵極和柵極絕緣膜后的剖面斜視圖。

圖21是沿圖20的I－II的剖視圖。

圖22是表示具有相同溝道長度的對比例1、對比例2、實施方式1、4的裝置的JC-VC輸出特性波形的圖。

圖23是表示具有相同溝道長度的對比例1、對比例2、實施方式1、4的裝置的JC短路切斷能力的圖。

圖24是表示本發(fā)明的實施方式4涉及的半導體裝置的變形例的剖面斜視圖。

圖25是表示本發(fā)明的實施方式5涉及的半導體裝置的剖面斜視圖。

具體實施方式

參照附圖，對本發(fā)明的實施方式涉及的半導體裝置進行說明。對相同或對應的結構要素標注相同的標號，有時省略重復的說明。

實施方式1.

圖1是表示本發(fā)明的實施方式1涉及的半導體裝置的剖面斜視圖。圖2是在圖1的裝置中省略了平面柵極后的剖面斜視圖。圖3是在圖1的裝置中省略了平面柵極和柵極絕緣膜后的剖面斜視圖。圖4是沿圖3的I－II的剖視圖。此外，作為實施方式而在例子中示出6500V的高耐壓等級，但無論耐壓等級如何都能夠應用本發(fā)明。

在N^－型半導體襯底1的上表面設置有多個溝槽2。在溝槽2內隔著絕緣膜3而設置有柵極溝槽4。在溝槽2間的臺面部處，在N^－型半導體襯底1的上表面設置有平面型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)5。在臺面部處，在溝槽2與平面型MOSFET 5之間設置有P⁺型發(fā)射極層6。在N^－型半導體襯底1的下表面依次設置有N型緩沖層7和P型集電極層8。集電極電極9與P型集電極層8連接。

平面型MOSFET 5具有：N⁺型發(fā)射極層10、N^－型半導體襯底1的上部、在N⁺型發(fā)射極層10與N^－型半導體襯底1的上部之間設置的P型基極層12、以及在它們之上隔著柵極絕緣膜13而設置的平面柵極14。N⁺型發(fā)射極層10成為源極，N^－型半導體襯底1的上部成為漏極，P型基極層12成為溝道，由此，平面型MOSFET 5作為n溝道MOSFET而進行工作。柵極溝槽4和平面柵極14為多晶硅，絕緣膜3和柵極絕緣膜13為氧化膜。

平面柵極14與柵極溝槽4連接。在溝槽2與N⁺型發(fā)射極層10之間設置有P⁺型發(fā)射極層6。P⁺型發(fā)射極層6具有比P型基極層12高的雜質濃度，具有與N⁺型發(fā)射極層10相同的發(fā)射極電位。N⁺型發(fā)射極層10不與溝槽2接觸，不構成溝槽型MOSFET。

圖5是表示本發(fā)明的實施方式1涉及的平面型MOSFET的俯視圖。但是，省略了柵極絕緣膜13和平面柵極14。在與N^－型半導體襯底1的上表面垂直地進行俯視觀察時，N⁺型發(fā)射極層10、P型基極層12、以及N^－型半導體襯底1的上部沿溝槽2的長邊方向依次排列。

在俯視觀察時，P型基極層12的沿溝槽2的短邊方向的寬度為溝道寬度W。在俯視觀察時，P型基極層12的沿溝槽2的長邊方向的長度為溝道長度L。通過調整長度L，能夠對溝槽2的長邊方向的有源單元密度進行調整。

接下來，一邊與對比例1、2進行比較，一邊說明本實施方式的效果。圖6是表示對比例1涉及的平面型IGBT的剖視圖。圖7是表示對比例2涉及的溝槽型IGBT的剖面斜視圖。在對比例2中，在N^－型半導體襯底1的上表面設置有多個偽溝槽15。在偽溝槽15內隔著絕緣膜16而設置有偽柵極溝槽17。偽柵極溝槽17具有與N⁺型發(fā)射極層10相同的發(fā)射極電位。另外，在N^－型半導體襯底1與P型基極層12之間設置有N型擴散區(qū)域18。

在耐壓模式(V_ge＝0V，V_ce＝V_cc)下，柵極溝槽4和偽溝槽15作為場板而工作。因此，在N^－型半導體襯底1的厚度和電阻率相同的條件下，對比例2得到比對比例1高的耐壓。

圖8是用于對對比例2的電子電流的流動進行說明的俯視圖。圖9是用于對本發(fā)明的實施方式1涉及的半導體裝置的電子電流的流動進行說明的俯視圖。利用箭頭來表示電子電流的路徑。

在對比例2的情況下，使P⁺型發(fā)射極層6的長度變大而降低有源單元密度，使電阻成分增加而抑制飽和電流密度Jc(sat)。但是，在電子電流沿溝槽2的邊部進行流動的路徑上產生電阻成分，對導通電壓造成不良影響。

另一方面，在本實施方式中，雜質濃度高的P⁺型發(fā)射極層6設置于溝槽2與平面型MOSFET 5之間，N⁺型發(fā)射極層10不與溝槽2接觸。因而，不存在電子電流沿溝槽2的邊部進行流動的路徑。因此，電子電流在平面型MOSFET 5的溝道和P⁺型發(fā)射極層6的正下方進行流動。其結果，由于不存在如溝槽型IGBT這樣的電阻成分，因此不會對導通電壓造成不良影響。并且，沒有使P⁺型發(fā)射極層6的長度增加，而是使平面型MOSFET 5的溝道長度L增加來降低有源單元密度，由此能夠抑制飽和電流而不對導通電壓造成不良影響。

圖10是表示飽和電流密度Jc(sat)的溝道寬度依賴性的圖。圖11是表示飽和電流密度Jc(sat)的溝道長度依賴性的圖。評價條件為V_GE＝13.5V、V_CE＝20V、T_j＝25℃。在圖10中溝道長度為4μm，在圖11中溝道寬度為2μm。Jc(sat)是表示在柵極電壓固定的情況下器件的單位面積的電流驅動力的特性。從圖10、圖11可知，如果溝道寬度比0.3μm窄則Jc(sat)驟減，如果溝道間隔比3.0μm短則Jc(sat)驟減。因此，優(yōu)選溝道寬度W大于或等于0.3μm，溝道長度L大于或等于3.0μm。

圖12是表示本發(fā)明的實施方式1涉及的平面型MOSFET的變形例的俯視圖。平面型MOSFET 5的平面柵極14分離開。在該情況下也能夠取得與上述實施方式相同的效果。

圖13是表示本發(fā)明的實施方式1涉及的半導體裝置的變形例的剖面斜視圖。在N^－型半導體襯底1的下表面不存在N型緩沖層7。在該情況下也能夠取得與上述實施方式相同的效果。

另外，在上述實施方式中示出的溝槽2具有圓底的形狀。但是，不限于此，使用具有例如方底、鼓起的底等其他形狀的溝槽2也能夠取得與上述實施方式相同的效果。

實施方式2.

圖14是表示本發(fā)明的實施方式2涉及的半導體裝置的剖面斜視圖。圖15是沿圖14的I－II的剖視圖。平面型MOSFET 5的成為漏極的N型擴散層19設置于整個單元區(qū)域。N型擴散層19與N^－型半導體襯底1連接，具有比N^－型半導體襯底1高的雜質濃度，深度比溝槽2淺。N型擴散層19成為空穴的阻擋層，裝置的發(fā)射極側的載流子濃度提高，因此能夠降低導通電壓。其他的結構及效果與實施方式1相同。

實施方式3.

圖16是表示本發(fā)明的實施方式3涉及的半導體裝置的剖視圖。在平面柵極14的下方局部地設置有N型擴散層19。其他的結構與實施方式2相同。這種情況下也能夠與實施方式2取得同樣的效果。

圖17是表示對比例1和實施方式1～3涉及的半導體裝置的導通電壓的圖。評價條件為V_GE＝15V、J_C＝額定電流密度、T_j＝25℃?？芍?，與實施方式1相比，在實施方式2、3中導通電壓進一步地降低。

實施方式4.

圖18是表示本發(fā)明的實施方式4涉及的半導體裝置的剖面斜視圖。圖19是在圖18的裝置中省略了平面柵極后的剖面斜視圖。圖20是在圖18的裝置中省略了平面柵極和柵極絕緣膜后的剖面斜視圖。圖21是沿圖20的I－II的剖視圖。

在N^－型半導體襯底1的上表面設置有多個偽溝槽15。在偽溝槽15內隔著絕緣膜16而設置有偽柵極溝槽17。偽柵極溝槽17具有與N⁺型發(fā)射極層10相同的發(fā)射極電位。偽柵極溝槽17為多晶硅，絕緣膜16為氧化膜。

在溝槽2間的臺面部處，在N^－型半導體襯底1的上表面設置有平面型MOSFET 5，但在偽溝槽間沒有設置。由此，能夠在俯視觀察時沿溝槽2的短邊方向而使剔選率增加，降低有源單元密度，抑制Jc(sat)。其他的結構及效果與實施方式1相同。

圖22是表示具有相同溝道長度的對比例1、對比例2、實施方式1、4的裝置的Jc-Vc輸出特性波形的圖。評價條件為V_GE＝13.5V、T_j＝25℃。實施方式4的剔選率設為與對比例2的“剔選率小”相同。可知，在實施方式1、4中能夠抑制飽和電流Jc而不對導通電壓Vc造成不良影響。

圖23是表示具有相同溝道長度的對比例1、對比例2、實施方式1、4的裝置的Jc短路切斷能力的圖。評價條件為V_CC＝4500V、V_GE＝15V、T_j＝125℃。表示短路切斷能力的指標為能夠進行切斷而不破壞器件的最大的脈沖寬度TW。在這里，將對比例1的TW設為1，將對比例1的Jc(sat)設為1。Jc(sat)變得越高，短路過程中越會在器件之中產生熱，可承受短路的時間(TW)變得越短?？芍?，由于實施方式4抑制了Jc(sat)，因此具有更高的短路切斷能力。

圖24是表示本發(fā)明的實施方式4涉及的半導體裝置的變形例的剖面斜視圖。2個臺面部夾著1個柵極溝槽4。在該情況下也能夠取得與上述實施方式相同的效果。

實施方式5.

圖25是表示本發(fā)明的實施方式5涉及的半導體裝置的剖面斜視圖。沿圖25的I－II的剖視圖與圖15相同。平面型MOSFET 5的成為漏極的N型擴散層19設置于整個單元區(qū)域。N型擴散層19具有比N^－型半導體襯底1高的雜質濃度，深度比溝槽2淺。N型擴散層19成為空穴的阻擋層，裝置的發(fā)射極側的載流子濃度提高，因此能夠降低導通電壓。其他的結構及效果與實施方式4相同。另外，在實施方式5中，也可以與實施方式3相同地，在平面柵極14的下方局部地設置N型擴散層19。這種情況下也能夠與實施方式5取得同樣的效果。

此外，半導體裝置不限于由硅形成，也可以由與硅相比帶隙寬的寬帶隙半導體形成。寬帶隙半導體為例如碳化硅、氮化鎵類材料或者金剛石。由這樣的寬帶隙半導體形成的半導體裝置耐電壓性、容許電流密度高，因此能夠小型化。通過使用該小型化的裝置，能夠使安裝有該裝置的半導體模塊也小型化。另外，由于裝置的耐熱性高，因此能夠將散熱器的散熱鰭片小型化，能夠將水冷部進行空冷化，因而能夠將半導體模塊進一步小型化。另外，裝置的電力損耗低并且高效率，因此能夠使半導體模塊高效率化。

標號的說明

1 N^－型半導體襯底，2溝槽，3、16絕緣膜，4柵極溝槽，5平面型MOSFET，6 P⁺型發(fā)射極層，8 P型集電極層，10 N⁺型發(fā)射極層，12 P型基極層，13柵極絕緣膜，14平面柵極，15偽溝槽，17偽柵極溝槽，19 N型擴散層。

權利要求書(按照條約第19條的修改)

1.一種半導體裝置，其特征在于，具有：

N型半導體襯底；

多個溝槽，它們設置于所述N型半導體襯底的上表面；

柵極溝槽，其隔著絕緣膜而設置于所述溝槽內；

平面型MOSFET，其在所述溝槽間的臺面部處設置于所述N型半導體襯底的上表面；

P型發(fā)射極層，在所述臺面部處，在與所述N型半導體襯底的所述上表面垂直地進行俯視觀察時，該P型發(fā)射極層在所述溝槽的短邊方向設置于所述溝槽與所述平面型MOSFET之間；以及

P型集電極層，其設置于所述N型半導體襯底的下表面，

所述平面型MOSFET具有：N型發(fā)射極層；所述N型半導體襯底的上部；P型基極層，其設置于所述N型發(fā)射極層與所述N型半導體襯底的上部之間；以及平面柵極，其隔著柵極絕緣膜而設置于所述N型發(fā)射極層的局部、所述N型半導體襯底的上部、所述P型基極層之上，

所述平面柵極與所述柵極溝槽連接，

所述P型發(fā)射極層具有比所述P型基極層高的雜質濃度，具有與所述N型發(fā)射極層相同的發(fā)射極電位，

在所述溝槽與所述N型發(fā)射極層及所述P型基極層之間存在所述P型發(fā)射極層，所述N型發(fā)射極層及所述P型基極層不與所述溝槽內的所述絕緣膜接觸，不構成溝槽型MOSFET。

2.根據權利要求1所述的半導體裝置，其特征在于，

在所述俯視觀察時，所述N型半導體襯底的上部、所述N型發(fā)射極層以及所述P型基極層沿所述溝槽的長邊方向依次排列。

3.根據權利要求2所述的半導體裝置，其特征在于，

在所述俯視觀察時，所述P型基極層的沿所述溝槽的短邊方向的寬度大于或等于0.3μm。

4.根據權利要求2或3所述的半導體裝置，其特征在于，

在所述俯視觀察時，沿所述溝槽的長邊方向的、所述P型基極層與相鄰的P型基極層的間隔大于或等于3.0μm。

5.根據權利要求1至4中任一項所述的半導體裝置，其特征在于，

還具有N型擴散層，該N型擴散層設置于所述N型半導體襯底的上部，具有比所述N型半導體襯底高的雜質濃度，深度比所述溝槽淺。

6.根據權利要求1至5中任一項所述的半導體裝置，其特征在于，具有：

多個偽溝槽，它們設置于所述N型半導體襯底的上表面；以及

偽柵極溝槽，其隔著絕緣膜而設置于所述偽溝槽內，具有與所述N型發(fā)射極層相同的發(fā)射極電位。

說明或聲明(按照條約第19條的修改)

用修改后的權利要求書替換原始公開的權利要求書。

在權利要求1中，明確了“在與N型半導體襯底的上表面垂直地進行俯視觀察時，P型發(fā)射極層在溝槽的短邊方向設置于溝槽與平面型MOSFET之間”。明確了“平面型MOSFET具有N型半導體襯底的上部”。明確了“在溝槽與N型發(fā)射極層及P型基極層之間存在P型發(fā)射極層”。明確了“N型發(fā)射極層及P型基極層不與溝槽內的絕緣膜接觸”。

在權利要求2中，明確了“在俯視觀察時，N型半導體襯底的上部、N型發(fā)射極層以及P型基極層沿溝槽的長邊方向依次排列”。

在權利要求4中，明確了“P型基極層與相鄰的P型基極層的間隔大于或等于3.0μm”。

在權利要求5中，明確了“N型擴散層設置于N型半導體襯底的上部”。