一種新型柵極接地nmos結(jié)構(gòu)esd保護器件及其制作方法
【專利摘要】本發(fā)明公開了一種新型柵極接地NMOS結(jié)構(gòu)ESD保護器件及其制作方法，保護器件包括P型襯底，P型襯底內(nèi)有P阱區(qū)，P阱內(nèi)注有第一P+區(qū)、第一N+區(qū)、第二N+區(qū)、第三N+區(qū)、第二P+區(qū)，在P阱內(nèi)第二N+區(qū)的下方設有P型淺阱；第一N+區(qū)與第二N+區(qū)之間的P阱上方還有第二N+區(qū)與第三N+的P阱上方均有覆蓋柵氧化層，柵氧化層上方均有多晶硅；P阱上還覆蓋有若干氧化隔離層。本結(jié)構(gòu)在普通多指柵極接地NMOS的基礎(chǔ)上多了一層P型淺阱區(qū)，可以降低NMOS的開啟電壓，提高NMOS的二次擊穿電流，并且通過調(diào)節(jié)P型淺阱區(qū)的尺寸大小，可以調(diào)節(jié)NMOS的開啟電壓與二次擊穿電流。
【專利說明】一種新型柵極接地NMOS結(jié)構(gòu)ESD保護器件及其制作方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路靜電放電(ESD-ElectrostaticDischarge)保護【技術(shù)領(lǐng)域】，涉及一種新型柵極接地NMOS結(jié)構(gòu)ESD保護器件及其制作方法，具體地說，涉及一種基于B⑶工藝的新型柵極接地NMOS結(jié)構(gòu)ESD保護器件及其制作方法。

【背景技術(shù)】
[0002]靜電放電(ESD)是集成電路可靠性的重要分支之一，集成電路在制造、運輸與使用過程中都有可能因ESD而損壞，據(jù)統(tǒng)計，每年半導體工業(yè)由于ESD造成的經(jīng)濟損失達數(shù)十億美元，研究集成電路的ESD保護具有十分重要的意義。隨著半導體制造工藝的發(fā)展，工藝線寬越來越窄，柵氧化層越來越薄，對集成電路的ESD保護提出了更高的要求。
[0003]集成電路的ESD保護電路主要由ESD保護單體器件構(gòu)成，單體器件的ESD性能直接關(guān)系到ESD保護電路的保護能力。柵極接地NMOS (GGNMOS)是比較常用的ESD保護單體器件，開啟電壓較低，一般情況下能夠?qū)叛跆峁〦SD保護，但是如果柵氧層繼續(xù)變薄，柵氧層的擊穿電壓就會小于GGNMOS的開啟電壓，那么在GGNMOS開啟之前柵氧就會被ESD電壓打壞。GGNMOS器件的二次擊穿電流較低，單位寬度ESD保護能力有限，單指GGNMOS結(jié)構(gòu)往往無法達到所要的ESD保護等級要求，因此GGNMOS多以多指的版圖方式實現(xiàn)。然而多指結(jié)構(gòu)的GGNMOS有個缺陷，就是各個指條無法均勻?qū)ā?br> [0004]以上所述GGNMOS在ESD保護應用中的問題，可以通過降低GGNMOS的開啟電壓，提高GGNMOS的二次擊穿電流這兩個方面來解決。因此改進傳統(tǒng)GGNMOS的結(jié)構(gòu)來使其達到上述的兩個要求是本發(fā)明致力解決的問題。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于克服上述技術(shù)存在的缺陷，提供一種新型柵極接地NMOS結(jié)構(gòu)ESD保護器件及其制作方法，新型GGNMOS結(jié)構(gòu)來降低GGNMOS的開啟電壓，提高GGNMOS的二次擊穿電流。此結(jié)構(gòu)基于B⑶工藝設計，在傳統(tǒng)GGNMOS基礎(chǔ)上添加了 B⑶工藝自帶的P型淺阱區(qū)域，通過調(diào)節(jié)此區(qū)域的尺寸可以調(diào)整GGNMOS的開啟電壓與二次擊穿電流。
[0006]其具體技術(shù)方案為:
[0007]一種新型柵極接地NMOS結(jié)構(gòu)ESD保護器件，包括P型襯底，P型襯底內(nèi)有P阱區(qū)，P阱內(nèi)注有第一 P+區(qū)、第一 N+區(qū)、第二 N+區(qū)、第三N+區(qū)、第二 P+區(qū)，在P阱內(nèi)第二 N+區(qū)的下方設有P型淺阱；第一 N+區(qū)與第二 N+區(qū)之間的P阱上方有第一柵氧化層，第一柵氧化層上方有第一多晶硅；第二 N+區(qū)與第三N+的P阱上方有第二柵氧化層，第二柵氧化層上方有第二多晶硅；P阱上還覆蓋有若干氧化隔離層。其中:
[0008]所述P型淺阱制作在P阱內(nèi)，位于第二 N+區(qū)下方，其區(qū)域尺寸大小可調(diào)，既可以小于第二 N+區(qū)，也可以大于第二 N+區(qū)；
[0009]所述第一 P+區(qū)、第一 N+區(qū)與第一多晶硅共同引出一電極作為器件的陰極端口 ；
[0010]所述第二多晶硅、第三N+區(qū)與第二 P+區(qū)共同引出一電極也作為器件的陰極端π ；
[0011]實際設計中上述兩個陰極端口是短接在一起的，所有陰極端口都與地相接。
[0012]所述第二 N+區(qū)引出一電極作為器件的陽極端口。
[0013]一種新型柵極接地NMOS結(jié)構(gòu)ESD保護器件的制作方法，包括以下步驟:
[0014](I)在P型襯底101上注入P型摻雜制作P阱102。
[0015](2)在P阱上再次注入P型摻雜制作P淺阱103，P淺阱的尺寸D2可視需要作相關(guān)調(diào)整。
[0016](3)在器件上方需要的區(qū)域制作場氧化層。
[0017](4)在沒有場氧化層的區(qū)域制作柵氧化層。
[0018](5)在柵氧化層上制作多晶硅。
[0019](6)刻蝕掉需要P+、N+注入?yún)^(qū)域的多晶硅和柵氧化層。
[0020](7)注入N型摻雜制作N+區(qū)域。
[0021](8)注入P型摻雜制作P+區(qū)域。
[0022]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果為:
[0023](I)本發(fā)明新型GGNMOS結(jié)構(gòu)降低了 GGNMOS的開啟電壓，同等器件寬度下提高了GGNMOS的二次擊穿電流；
[0024](2)本發(fā)明結(jié)構(gòu)基于現(xiàn)有的B⑶工藝設計，無須增加額外的掩膜版和工藝步驟；
[0025](3)本發(fā)明可以通過調(diào)整P型淺阱區(qū)域的尺寸來調(diào)節(jié)GGNMOS的開啟電壓與二次擊穿電流。

【專利附圖】

【附圖說明】
[0026]圖1是本發(fā)明實例器件的內(nèi)部結(jié)構(gòu)剖面圖1 ;
[0027]圖2是本發(fā)明實例器件的內(nèi)部結(jié)構(gòu)剖面圖2 ；
[0028]圖3是本發(fā)明實例器件的內(nèi)部結(jié)構(gòu)剖面圖3 ；
[0029]圖4是本發(fā)明實例器件的內(nèi)部結(jié)構(gòu)剖面圖4。

【具體實施方式】
[0030]下面結(jié)合附圖和具體實施例對本發(fā)明的技術(shù)方案作進一步詳細地說明。
[0031]一種新型柵極接地NMOS結(jié)構(gòu)ESD保護器件，包括P型襯底101，P型襯底內(nèi)有P阱區(qū)102，P阱內(nèi)注有第一 P+區(qū)104、第一 N+區(qū)105、第二 N+區(qū)106、第三N+區(qū)107、第二 P+區(qū)108，在P阱內(nèi)第二 N+區(qū)的下方設有P型淺阱103 ;第一 N+區(qū)與第二 N+區(qū)之間的P阱上方有第一柵氧化層，第一柵氧化層上方有第一多晶娃；第二 N+區(qū)與第三N+的P講上方有第二柵氧化層，第二柵氧化層上方有第二多晶硅；Ρ阱上還覆蓋有若干氧化隔離層，其中:
[0032]所述P型淺阱103制作在P阱102內(nèi)，位于第二 N+區(qū)106下方，其區(qū)域尺寸大小可調(diào)，既可以小于第二 N+區(qū)106，也可以大于第二 N+區(qū)106 ；
[0033]所述第一P+區(qū)104、第一N+區(qū)105與第一多晶硅共同引出一電極作為器件的陰極端口 ；
[0034]所述第二多晶硅、第三N+區(qū)107與第二 P+區(qū)108共同引出一電極也作為器件的陰極端口 ；
[0035]兩個陰極端口是短接在一起的，所有陰極端口都與地相接。
[0036]所述第二 N+區(qū)引出一電極作為器件的陽極端口。
[0037]本發(fā)明可以增加NMOS的指條數(shù)量，引出多個陽極端口與陰極端口，將所有陽極端口接在一起，所有陰極端口接在一起。
[0038]在傳統(tǒng)NMOS器件結(jié)構(gòu)的基礎(chǔ)上在漏端下方加入了 P型淺阱區(qū)103，降低了 NMOS的開啟電壓，提高了 NMOS的二次擊穿電流。通過調(diào)整P型淺阱區(qū)103的大小可以調(diào)節(jié)NMOS的開啟電壓和二次擊穿電流。
[0039]本發(fā)明實例設計了一種基于B⑶工藝的新型柵極接地NMOS結(jié)構(gòu)ESD保護器件，此器件在經(jīng)典柵極接地NMOS結(jié)構(gòu)的基礎(chǔ)上在漏極區(qū)域下方添加了 B⑶工藝自帶的P型淺阱區(qū)域，降低了 NMOS的開啟電壓，提高了 NMOS的二次擊穿電流。通過調(diào)整P型淺阱區(qū)的尺寸大小，可以調(diào)節(jié)NMOS的開啟電壓及二次擊穿電流。
[0040]如圖1所示是本發(fā)明實例器件的內(nèi)部結(jié)構(gòu)剖面圖1,包括P型襯底，P型襯底內(nèi)有P阱區(qū)，P阱內(nèi)注有第一 P+區(qū)、第一 N+區(qū)、第二 N+區(qū)、第三N+區(qū)、第二 P+區(qū)，在P阱內(nèi)第二N+區(qū)的下方設有P型淺阱；第一 N+區(qū)與第二 N+區(qū)之間的P阱上方有第一柵氧化層，第一柵氧化層上方有第一多晶硅；第二N+區(qū)與第三N+的P阱上方有第二柵氧化層，第二柵氧化層上方有第二多晶硅；P阱上還覆蓋有若干氧化隔離層。
[0041]NMOS結(jié)構(gòu)多以多指的版圖形式表現(xiàn)，圖1呈現(xiàn)的是2指結(jié)構(gòu)的NMOS剖面圖。
[0042]所述第一 P+區(qū)、第一 N+區(qū)與第一多晶硅共同引出一電極作為器件的陰極端口 ；
[0043]所述第二多晶硅、第三N+區(qū)與第二 P+區(qū)共同引出一電極也作為器件的陰極端Π ；
[0044]實際上上述兩個陰極端口是短接在一起的，所有陰極端口都與地相接。
[0045]所述第二 N+區(qū)引出一電極作為器件的陽極端口。
[0046]所述P型淺阱位于第二 N+區(qū)中心正下方，并且P型淺阱的尺寸D2小于第二 N+區(qū)的尺寸Dl ；
[0047]如圖2所示是本發(fā)明實例器件的內(nèi)部結(jié)構(gòu)剖面圖2，其結(jié)構(gòu)與圖1相同，只是P型淺阱尺寸D2與第二 N+區(qū)的尺寸Dl相同。
[0048]如圖3所示是本發(fā)明實例器件的內(nèi)部結(jié)構(gòu)剖面圖3，其結(jié)構(gòu)與圖1相同，只是P型淺阱尺寸D2大于第二 N+區(qū)的尺寸D1。
[0049]如圖4所示是本發(fā)明實例器件的內(nèi)部結(jié)構(gòu)剖面圖4，其結(jié)構(gòu)與圖1相同，只是P型淺阱覆蓋了整個器件區(qū)域。
[0050]本發(fā)明實例中P型淺阱的尺寸可以隨意調(diào)整，不限于實例中所述的尺寸大小。雖然實例中是在BCD工藝下實現(xiàn)的，但是如果其他工藝也能實現(xiàn)相同結(jié)構(gòu)應涵蓋在本發(fā)明的權(quán)利范圍當中。
[0051]最后說明的是，以上實例僅用以說明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實例對本發(fā)明進行了詳細說明，本領(lǐng)域的普通技術(shù)人員應當理解，可以對本發(fā)明的技術(shù)方案進行修改或者等同替換，而不脫離本發(fā)明技術(shù)方案的宗旨和范圍，其均應涵蓋在本發(fā)明的權(quán)利要求范圍當中。
【權(quán)利要求】
1.一種新型柵極接地NMOS結(jié)構(gòu)ESD保護器件，其特征在于，包括P型襯底(101)，P型襯底內(nèi)有P阱區(qū)(102)，P阱內(nèi)注有第一 P+區(qū)(104)、第一 N+區(qū)(105)、第二 N+區(qū)(106)、第三N+區(qū)(107)、第二 P+區(qū)(108)，在P阱內(nèi)第二 N+區(qū)的下方設有P型淺阱(103);第一N+區(qū)與第二 N+區(qū)之間的P阱上方有第一柵氧化層，第一柵氧化層上方有第一多晶硅；第二N+區(qū)與第三N+的P阱上方有第二柵氧化層，第二柵氧化層上方有第二多晶硅；P阱上還覆蓋有若干氧化隔離層，其中: 所述P型淺阱(103)制作在P阱(102)內(nèi)，位于第二 N+區(qū)(106)下方，其區(qū)域尺寸大小可調(diào)，既可以小于第二 N+區(qū)(106)，也可以大于第二 N+區(qū)(106)； 所述第一P+區(qū)(104)、第一N+區(qū)(105)與第一多晶硅共同引出一電極作為器件的陰極端口 ； 所述第二多晶硅、第三N+區(qū)(107)與第二 P+區(qū)(108)共同引出一電極也作為器件的陰極端口 ； 兩個陰極端口是短接在一起的，所有陰極端口都與地相接； 所述第二 N+區(qū)引出一電極作為器件的陽極端口。
2.如權(quán)利要求1所述的新型柵極接地NMOS結(jié)構(gòu)ESD保護器件，其特征在于，增加NMOS的指條數(shù)量，引出多個陽極端口與陰極端口，將所有陽極端口接在一起，所有陰極端口接在一起。
3.一種新型柵極接地NMOS結(jié)構(gòu)ESD保護器件的制作方法，其特征在于，包括以下步驟: (1)在P型襯底101上注入P型摻雜制作P阱102; (2)在P阱上再次注入P型摻雜制作P淺阱103，P淺阱的尺寸D2視需要作相關(guān)調(diào)整； (3)在器件上方需要的區(qū)域制作場氧化層； (4)在沒有場氧化層的區(qū)域制作柵氧化層； (5)在柵氧化層上制作多晶硅； (6)刻蝕掉需要P+、N+注入?yún)^(qū)域的多晶硅和柵氧化層； (7)注入N型摻雜制作N+區(qū)域； (8)注入P型摻雜制作P+區(qū)域。
【文檔編號】H01L29/78GK104269400SQ201410439316
【公開日】2015年1月7日 申請日期:2014年8月30日 優(yōu)先權(quán)日:2014年8月30日
【發(fā)明者】劉志偉, 連捷坤, 紀長志, 繆家斌, 劉聶, 張國彥, 劉毅, 楊雪嬌, 田瑞, 劉凡 申請人:電子科技大學