制造具有器件分離結構的半導體器件的方法及半導體器件的制作方法
【專利摘要】公開了制造具有器件分離結構的半導體器件的方法及半導體器件。一種制造半導體器件的方法，包括：至少將包括陣列溝槽的第一溝槽圖案和第二溝槽圖案從第一表面引入到半導體襯底中，其中，所述半導體襯底的陣列隔離部分分離所述第一溝槽圖案和第二溝槽圖案。在距所述第一表面的一定距離處的所述第一溝槽圖案和第二溝槽圖案中提供掩埋柵極電極結構。在單個蝕刻處理中，將具有第一寬度的器件分離溝槽引入到所述陣列隔離部分中，并且將至多具有比所述第一寬度更小的第二寬度的單元分離溝槽引入到所述各陣列溝槽之間的半導體翅片中?？梢栽谕ㄟ^成本有效的方式形成同一半導體管芯中所集成的開關器件。
【專利說明】制造具有器件分離結構的半導體器件的方法及半導體器件

【技術領域】
[0001]本發(fā)明涉及一種制造具有器件分離結構的半導體器件的方法以及半導體器件。

【背景技術】
[0002]功率半導體器件(比如MOSFET (金屬氧化物半導體場效應晶體管))在阻斷模式下維持高擊穿電壓，而在導電模式下具有低的開態(tài)電阻。功率半導體器件因此通常包括在電壓受控主體區(qū)域與漏極區(qū)域之間的漂移區(qū)域。增加漂移區(qū)帶的長度增加了電壓阻斷能力，但是同時增加了開態(tài)電阻。功率半導體器件可以集成實現(xiàn)晶體管功能并且在同一半導體管芯中被以串行、并行或其它配置布置以實現(xiàn)特定功能和/或獲得特定器件特性的兩個或更多個功能塊。各功能塊之間的結構維持各功能塊之間的電勢差。期望提供可靠的半導體器件和提供簡單并且成本有效的制造處理的方法。


【發(fā)明內(nèi)容】

[0003]根據(jù)實施例，一種制造半導體器件的方法，包括:至少將包括陣列溝槽的第一溝槽圖案和第二溝槽圖案從第一表面引入到半導體襯底中，其中，所述半導體襯底的陣列隔離部分分離所述第一溝槽圖案和第二溝槽圖案。在距所述第一表面的一定距離處的所述第一溝槽圖案和第二溝槽圖案中提供掩埋柵極電極結構。在單個蝕刻處理中，將具有第一寬度的器件分離溝槽引入到所述陣列隔離部分中，并且還將至多具有比所述第一寬度更小的第二寬度的單元分離溝槽引入到所述各陣列溝槽之間的半導體翅片中。
[0004]另一實施例涉及一種半導體器件。包括平行陣列條帶的第一柵極電極結構被掩埋在第一單元陣列中的半導體部分中、在距所述半導體部分的第一表面的一定距離處。包括平行陣列條帶的第二柵極電極結構被掩埋在與所述第一單元陣列接近的第二單元陣列中的所述半導體部分中。在所述第一單元陣列與第二單元陣列之間的器件分離結構具有第一寬度。在所述第一表面處，對從所述各陣列溝槽之間的半導體部分的區(qū)段所形成的半導體翅片進行切口的單元分離結構至多具有比所述第一寬度更小的第二寬度。
[0005]在閱讀以下詳細描述并且查看隨附的附圖時，本領域技術人員將認識到附加的特征和優(yōu)點。

【專利附圖】

【附圖說明】
[0006]隨附的附圖被包括以提供本公開的進一步理解，并且附圖被并入在本說明書中并構成本說明書的一部分。附圖示出本公開的實施例，并且連同描述一起用來說明本公開的原理。由于通過參照以下詳細描述其它實施例以及意圖的優(yōu)點變得更好理解，因此它們將容易被領會。
[0007]圖1A是半導體襯底的部分的示意性透視圖，用于示出在將溝槽圖案引入到半導體襯底中之后制造根據(jù)實施例的半導體器件的方法。
[0008]圖1B是于在溝槽圖案中提供掩埋柵極電極結構和填充結構之后，圖1A的半導體襯底部分的示意性透視圖。
[0009]圖1C是在引入器件分離溝槽和單元分離溝槽之后，圖1B的半導體襯底部分的示意性透視圖。
[0010]圖1D是在提供填充單元分離溝槽的絕緣體層之后，圖1C的半導體襯底部分的示意性透視圖。
[0011]圖1E是在提供器件分離溝槽的延伸部分之后，圖1D的半導體襯底部分的示意性透視圖。
[0012]圖2A是集成增強型IFGET (絕緣柵極場效應晶體管)和耗盡型IGFET的根據(jù)實施例的半導體器件的示意電路圖。
[0013]圖2B是圖2A的半導體器件的部分的示意性平面圖。
[0014]圖2C是包括深器件分離結構的根據(jù)實施例的沿著線X-Y-Z的圖2B的半導體器件部分的示意性截面圖。
[0015]圖3是包括瓶狀器件分離結構的根據(jù)實施例的半導體器件的部分的示意性截面圖。
[0016]圖4A是ADZFET (有源漂移區(qū)帶場效應晶體管)的電路圖。
[0017]圖4B是根據(jù)本發(fā)明進一步實施例的圖4A的ADZFET的布線平面的示意性平面圖。

【具體實施方式】
[0018]在以下詳細描述中，參照形成在此的一部分的隨附的附圖，并且在附圖中以圖示的方式示出其中可以實踐本公開的具體實施例。應理解可以利用其它實施例，并且可以在不脫離本發(fā)明的范圍的情況下作出結構或邏輯改變。例如，針對一個實施例示出或描述的特征可以用于其它實施例或與其它實施例結合，以得到另一實施例。意圖由本公開包括這樣的修改和變形。使用具體的語言來描述示例，示例不應被解釋為限制所附權利要求的范圍。附圖并非成比例并且僅用于例示的目的。為了清楚，如果沒有另外聲明，則在不同附圖中通過對應的參考標號來指定相同或相似要素。
[0019]術語“具有”、“包含”、“包括”、“含有”等是開放式的，并且這些術語指示所聲明的結構、要素或特征的存在，而非排除附加要素或特征的存在。數(shù)量詞和代詞“一個”、“某個”以及“這個”意圖包括復數(shù)以及單數(shù)，除非上下文另外清楚地指示。
[0020]術語“電連接”描述電連接的元件之間的恒定低歐姆連接，例如所關注的各元件之間的直接接觸或經(jīng)由金屬和/或高摻雜半導體的低歐姆連接。術語“電耦接”包括可以在電耦接的各元件(例如暫時在第一狀態(tài)下提供低歐姆連接而在第二狀態(tài)下提供高歐姆電退耦的元件)之間存在適用于信號傳輸?shù)囊粋€或多個中間元件。
[0021]所述圖通過在摻雜類型“η”或“p”旁指示“ + ”或來示出相對摻雜濃度。例如，“η_”表示比“η”摻雜區(qū)域的摻雜濃度更低的摻雜濃度，而“η+”摻雜區(qū)域具有比“η”摻雜區(qū)域更高的摻雜濃度。相同的相對摻雜濃度的摻雜區(qū)域不一定具有相同的絕對摻雜濃度。例如，兩個不同的“η”摻雜區(qū)域可以具有相同或不同的絕對摻雜濃度。
[0022]圖1A至圖1E所示出的方法提供一種構成自或包含單晶半導體材料的半導體層10a的半導體襯底500a。通過示例的方式，單晶半導體材料可以是硅S1、碳化硅SiC、鍺Ge、硅鍺晶體SiGe、氮化鎵GaN或砷化鎵GaAs。例如，半導體襯底500a可以是硅晶片?？梢詮陌雽w襯底500a獲得多個完全相同的半導體管芯。除了半導體層10a之外，半導體襯底500a可以進一步包括另外的半導體和介電層。
[0023]半導體層10a具有平坦的第一表面101以及與第一表面101平行的平坦的第二表面102。第一表面101和第二表面102的法線限定垂直方向，以及與垂直方向正交的方向是橫向方向。
[0024]至少將第一溝槽圖案410和第二溝槽圖案420從第一表面101引入到半導體層10a中?？梢岳缗c第一溝槽圖案410和第二溝槽圖案420同時地在半導體襯底500a的其它部分中形成另外的溝槽圖案。半導體層10a的陣列隔離部分490將第一溝槽圖案410和第二溝槽圖案420彼此在空間上分離。另外的陣列隔離部分490可以將第一溝槽圖案410和/或第二溝槽圖案420與一個或多個另外的溝槽圖案和/或一些或所有另外的溝槽圖案彼此在空間上分離。每一個溝槽圖案410、420以及另外的溝槽圖案可以在橫向方向上完全由陣列隔離部分490包圍，其中，每個陣列隔離部分490包圍一個單個的溝槽圖案。
[0025]第一溝槽圖案410和第二溝槽圖案420包括陣列溝槽411，其中，鄰近成對的陣列溝槽411之間的半導體層10a的部分形成半導體翅片418。溝槽圖案410、420中的每一個可以還包括與相應的溝槽圖案410的陣列溝槽411在結構上連接的一個或多個接觸溝槽413、連接陣列溝槽411的一個或多個輔助溝槽414以及將接觸溝槽413與所關注的溝槽圖案410、420的輔助溝槽414或陣列溝槽411連接的一個或多個間隔壁溝槽412。
[0026]例如，掩模層可以沉積在第一表面101上，并且通過光刻技術被圖案化，以生成具有暴露出與第一溝槽圖案410和第二溝槽圖案420的溝槽對應的第一表面101的部分的掩模開口的蝕刻掩模。主要各向異性蝕刻(predominantly anisotropic etch)去除在掩模開口的垂直投影中的半導體層10a的半導體材料。
[0027]圖1A示出第一溝槽圖案410和第二溝槽圖案420以及將第一溝槽圖案410和第二溝槽圖案420彼此分離的陣列隔離部分490。陣列溝槽411可以是規(guī)律地間隔開的平行條帶。陣列溝槽411可以具有相等的寬度，并且可以相等地以20nm至500nm之間(例如150nm至250nm之間)的中心到中心距離(間距)而間隔開。例如，寬度dl可以是寬度d2的至少兩倍。溝槽圖案410、420中的每一個可以限定一個或多個半導體翅片418 (例如一千個或更多個半導體翅片418)。
[0028]第一溝槽圖案410的陣列溝槽411被分配給第一開關器件，并且形成于第一單元區(qū)441內(nèi)。第二溝槽圖案420的陣列溝槽411被分配給第二開關器件，并且形成于第二單元區(qū)442內(nèi)。另外的溝槽圖案的陣列溝槽可以被分配給另外的開關器件。一個、兩個或更多個在與陣列溝槽411相交的方向上延伸的輔助溝槽414可以將同一溝槽圖案410、420的陣列溝槽411彼此連接。
[0029]在單元區(qū)441、442外部的接觸區(qū)449中形成接觸溝槽413。接觸溝槽413可以與陣列溝槽411垂直或平行而行進，并且可以直接鄰接或可以不直接鄰接相應的單元區(qū)441、442。根據(jù)所示出的實施例，第一溝槽圖案410的接觸溝槽413與第一單元區(qū)441間隔開，并且一個、兩個或更多個間隔壁溝槽412在結構上將接觸溝槽413與陣列溝槽411和/或第一溝槽圖案410的一個或更多個輔助溝槽414連接。接觸溝槽413的寬度可以等于或大于最寬陣列溝槽411的寬度dl。
[0030]沿著可以與由陣列溝槽411的縱軸所限定的第二橫向方向的正交的第一橫向方向來布置第一溝槽圖案410和第二溝槽圖案420?？梢匝刂谝粰M向方向在第一溝槽圖案410的投影中布置第二溝槽圖案420。例如，可以沿著同一橫向軸布置單元區(qū)441、442。可以沿著同一橫向軸形成另外的溝槽圖案，其在結構上與第一溝槽圖案410和第二溝槽圖案420不相連。
[0031]可以在半導體層10a的暴露半導體材料上形成柵極介電層205。柵極介電層205的形成可以包括:半導體層10a的半導體材料的熱氧化，或介電材料(例如氧化硅)的沉積，或二者。根據(jù)實施例，提供柵極介電層205包括:半導體層10a的半導體材料的熱氧化，使用例如TEOS (正硅酸乙酯)作為前體材料來沉積氧化硅，以及另外的熱處理。形成柵極介電層205可以包括:氮化硅或氮氧化硅的形成，和/或其它介電材料的沉積。
[0032]導電柵極材料沉積在柵極介電層205上，并且填充第一溝槽圖案410和第二溝槽圖案420。導電柵極材料可以是重摻雜多晶娃。根據(jù)其它實施例，沉積多于一個的柵極材料以形成層狀結構，其可以包括一個或多個含有金屬的層。使柵極材料凹陷以在每個溝槽圖案410、420中形成距第一表面101 —定距離、被完全掩埋在第一表面101和第二表面102之間的相鄰柵極電極結構150，由此，單元區(qū)441、442中的柵極電極結構150通過在第一表面101處發(fā)生的凹陷和/或拋光處理而被分離。
[0033]沉積填充材料(例如半導體氧化物)。根據(jù)實施例，填充材料是例如使用TEOS作為前體材料所獲得的氧化硅。填充材料可以是一種單一材料，或可以包括兩種或更多種不同材料的子層。根據(jù)實施例，填充材料是例如來自氧化硅的同質(zhì)介電層。
[0034]各向異性蝕刻可以去除溝槽圖案410、420外部的填充材料209a和柵極介電層205 二者的水平多余部分，以及薄犧牲氧化物層可以形成在半導體翅片418的暴露表面上。根據(jù)其它實施例，可以保持溝槽圖案外部的填充材料209a的水平多余部分，以用于以下處理。
[0035]圖1B示出襯連溝槽圖案410、420的共形柵極介電層205以及在溝槽圖案410、420的下區(qū)段中形成相鄰柵極電極結構150的凹陷柵極材料。柵極電極結構150可以與第一表面101間隔開多于Onm,例如間隔開至少500nm并且至多1.5Mm。填充材料在柵極電極結構150與第一表面101之間形成填充結構209。
[0036]參照圖1C，在單個共享蝕刻處理中，具有第一寬度wl的器件分離溝槽191被引入到陣列隔離部分490中，并且至多具有比第一寬度wl更小的第二寬度w2的單元分離溝槽170被引入，以沿著第一表面101至少對半導體翅片418進行切口。
[0037]例如，平版印刷處理提供分離蝕刻掩模，其具有:第一開口，沿著第一橫向方向延伸，并且在單元區(qū)441、442內(nèi)穿過半導體翅片418 ;以及第二開口，在分配給不同開關器件的單元區(qū)441、442之間沿著第二橫向方向延伸。
[0038]主要各向異性蝕刻處理去除分離蝕刻掩模中的第一開口和第二開口的垂直投影中的材料，以在第一開口的垂直投影中形成單元分離溝槽170，并且在第二開口的垂直投影中形成器件分離溝槽191。各向異性蝕刻可以是或可以不是材料選擇性的。例如，蝕刻處理可以在半導體翅片418的材料與填充結構209的填充材料之間具有高蝕刻選擇性，從而在填充結構209保持基本上不受影響的同時，僅使半導體翅片418被凹陷。所得單元分離溝槽170是在相應單元區(qū)441、442內(nèi)按矩陣所布置的孔溝槽。根據(jù)另一實施例，蝕刻處理沒有蝕刻選擇性，從而單元分離溝槽170是沿著第一方向延伸并且對半導體翅片418和填充結構209 二者進行切口的條帶。
[0039]圖1C示出沿著與切口的半導體翅片180的定向正交的第一橫向方向延伸的條帶形單元分離溝槽170。單元分離溝槽170比陣列溝槽411更淺，并且可以比填充結構209更深地延伸到半導體層10a中。器件分離溝槽191在單元區(qū)441、442之間沿著第二橫向方向行進。器件分離溝槽191可以比單元分離溝槽170更深。例如，器件分離溝槽191可以比溝槽圖案410、420更深。
[0040]可以以主要共形方式來沉積絕緣體層192，其中，絕緣體層192的厚度至少是單元分離溝槽170的寬度w2的一半，并且至多是器件分離溝槽191的寬度wl的一半。絕緣體層192可以是同質(zhì)層，或可以包括兩個或更多個子層。絕緣體層192針對半導體部分100的半導體材料是選擇性可蝕刻的，并且可以是非導電材料(例如本征多晶硅或介電材料)。可以稍后在處理中從器件分離溝槽191去除絕緣體層192，或絕緣體層192的至少一部分可以在最終器件的器件分離結構中形成殘余層。
[0041]根據(jù)實施例，絕緣體層192包括氧化硅層、氮化硅層和/或氮氧化硅層?？梢钥刂朴糜诔练e絕緣體層192的處理，從而在器件分離溝槽191的底部比在第一表面101上沉積更少的材料。
[0042]圖1D示出襯連器件分離溝槽191的絕緣體層192，其在至少切口的半導體翅片180的上區(qū)段中形成單元分離結構175并且覆蓋第一表面101。單元分離結構175可以通過切口的填充結構209和切口的半導體翅片180的切口形成條帶。根據(jù)其它實施例，單元分離溝槽175專門對切口的半導體翅片180進行切口，并且對于每個單元區(qū)441、442形成介電插塞的矩陣。器件分離溝槽191外部的絕緣體層192的部分可以比覆蓋器件分離溝槽191的底部部分的絕緣體層192的部分更厚。
[0043]可以執(zhí)行蝕刻處理，其可以薄化第一表面101上的絕緣體層192的厚部分，并且其完全去除在器件分離溝槽191的底部的絕緣體層192的薄部分。
[0044]使用所得的被圖案化的絕緣體層192c作為蝕刻掩模，可以通過形成蝕刻到半導體層10a中的延伸部分191z來加深器件分離溝槽191。延伸蝕刻可以具有各向異性成分，從而延伸部分191z可以具有比被圖案化的絕緣體層192c的開口更寬的橫截面區(qū)?？梢蕴峁┾g化層195，例如通過熱氧化所暴露的半導體材料，來覆蓋由延伸蝕刻所暴露半導體材料。通過示例的方式，可以利用介電材料或本征半導體材料來完全地或部分地填充器件分離溝槽191。根據(jù)另一實施例，通過形成封閉器件分離溝槽191的開口的介電插塞而在器件分離溝槽191中提供器件分離空區(qū)。
[0045]圖1E示出薄化的、被圖案化的絕緣體層192c，其仍然覆蓋第一表面101和在器件分離溝槽191的第一區(qū)段的底部的絕緣體層192c中的開口。器件分離結構190包括由被圖案化的絕緣體層192c所襯連的第一區(qū)段和由鈍化層195所襯連的延伸部分191z。延伸部分191z可以到達或可以不到達襯底層，并且可以具有比被圖案化的絕緣體層192c的開口更寬的橫截面區(qū)。器件分離結構190可以包括由介電插塞所封閉的器件分離空區(qū)。根據(jù)其它實施例，器件分離結構190包括介電材料或本征半導體材料的填充部分。填充部分可以部分地或完全地填充被圖案化的絕緣體層192c和鈍化層195內(nèi)的空間。
[0046]在常規(guī)方法依賴于用于限定半導體翅片、單元分離結構和器件隔離結構的三個關鍵光掩模的情況下，該實施例僅通過兩個光掩模而得到。此外，為了分離分配給不同單元區(qū)441,442的柵極電極結構150，常規(guī)方法使用在溝槽中暴露柵極材料的蝕刻掩模，并且器件分離蝕刻沿著半導體層10a的垂直側(cè)壁去除材料，具有的風險是:在器件分離溝槽的側(cè)壁處的柵極材料的殘余物在結構上連接鄰近單元區(qū)441、442的所關注的柵極電極結構150，并且將其短路。與之對照，上面描述的處理在陣列隔離部分490上以及溝槽外部固有地分離分配給不同單元區(qū)441、442的柵極電極結構150。因此，該方法以更少的付出來提供更可靠地分離的柵極電極結構。
[0047]實施例包括相同類型或不同類型的兩個或更多個晶體管器件的組合，包括例如增強型和耗盡型的P溝道FET以及增強型和耗盡型的η溝道FET。如圖2Α所示，根據(jù)實施例的功率半導體器件500b可以包括至少兩個半導體開關器件，例如可以通過共源共柵連接而布置的增強型IGFET TB和耗盡型IGFET TA。IGFET TA的源極s與IGFET TB的漏極d之間的負載路徑串行布置在功率半導體器件500b的漏極端子D與源極端子S之間，提供IGFET功能。半導體器件500b的柵極端子G或集成柵極驅(qū)動器的輸出電連接或耦接到增強型IGFETTB的柵極電極g。增強型IGFET TB的源極s可以電連接或耦接到耗盡型IGFET TA的柵極電極g。增強型IGFET TB的漏極d與增強型IGFET TA的源極s電連接。IGFET TA、TB可以是η溝道IGFET，如以下進一步描述的那樣。等同的考慮應用于P溝道IGFET。
[0048]在阻斷模式下，IGFET TA、TB中的每一個維持總阻斷電壓的一部分。在導電模式下，其負載路徑被串行地電布置的兩個IGFET ΤΑ、ΤΒ可以提供下述的開態(tài)電阻，該開態(tài)電阻比具有可比較的阻斷電壓能力的單個IGFET器件的開態(tài)電阻更低，或至少在具有可比較的阻斷電壓能力的單個IGFET器件的開態(tài)電阻的范圍中。由于可以通過被串行地電布置并且在橫向方向上在同一半導體管芯中所集成的晶體管的數(shù)量來修改總阻斷電壓，因此能夠在不通過昂貴的研磨和拋光處理來修改半導體襯底100的厚度的情況下修改設備參數(shù)(比如用于IGFET設計的阻斷電壓能力和開態(tài)電阻)。
[0049]圖2Β和圖2C示出基于單晶半導體材料的具有半導體部分100的半導體器件500bο半導體部分100具有第一表面101以及與第一表面平行的第二表面102。在半導體部分100中，第一單元陣列451包括分配給第一開關器件的晶體管單元TC (通過示例的方式，其可以是圖2A的增強型IGFET TB),以及第二單元陣列452包括分配給第二開關器件的晶體管單元TC (通過示例的方式，其可以是圖2A的耗盡型IGFET TA)。
[0050]單元陣列451、452包括具有定向到第一表面101的晶體管單元TC的源極區(qū)域s1、s2和漏極區(qū)域dl、d2的切口的半導體翅片180。
[0051]可以沿著第一橫向軸來布置第一單元陣列451和第二單元陣列452。在每個單元陣列451、452內(nèi)，晶體管單元TC被布置成矩陣，其中，沿著第一橫向方向布置接近晶體管單元TC的子集的源極區(qū)域S1、s2,以及關于相應的晶體管單元TC的源極區(qū)域S1、s2沿著與第一橫向方向正交的第二橫向方向布置漏極區(qū)域dl、d2。第一單兀陣列451的源極區(qū)域si可以處于沿著第一橫向方向的第二單元陣列452的漏極區(qū)域d2的投影中，以及第二單元陣列452的源極區(qū)域s2可以處于沿著第一橫向方向的第一單元陣列451的漏極區(qū)域dl的投影中。
[0052]在每一個單元陣列451、452中，相應的柵極電極結構150的陣列條帶151形成有源柵極電極。陣列條帶151在包括晶體管單元TC的有源晶體管區(qū)的鄰近的被切口的半導體翅片180之間沿著第二橫向方向行進。柵極介電層205將柵極電極結構150與半導體部分100的周圍半導體材料介質(zhì)絕緣。
[0053]對半導體翅片180進行切口的分離結構175分離分配給同一對陣列條帶151之間的同一半導體翅片180的源極和漏極區(qū)域S1、dl或s2、d2。
[0054]第一布線連接WCl沿著第一橫向方向延伸，并且可以將在第一單元陣列451中沿著第一橫向方向所布置的第一源極區(qū)域Si彼此電連接，并且與源極連接器電連接。第二布線連接WC2可以將沿著第一橫向方向所布置的第一單元陣列451中的第一漏極區(qū)域dl彼此電連接，并且與第二單元陣列452中的第二源極區(qū)域s2電連接。第三布線連接WC3可以將第二單元陣列452中沿著第一橫向方向所布置的第二漏極區(qū)域d2彼此電連接，并且例如與分配給同一半導體管芯中所集成的另外的開關器件的另外的單元陣列的漏極連接器或源極區(qū)域電連接。源極連接器SC可以連接到半導體器件500的源極端子S，以及漏極連接器可以連接到半導體器件500的漏極端子D。
[0055]在單元陣列451、452外部，柵極電極結構150可以包括結構上與陣列條帶151連接的接觸條帶，其中，一個、兩個或更多個間隔壁條帶可以在結構上將陣列條帶與接觸條帶153連接。
[0056]填充結構209在空間上將柵極電極結構150與第一表面101分離。漏極區(qū)域dl、d2是重摻雜漏極區(qū)帶120，直接鄰接切口的半導體翅片180的第一區(qū)段中的第一表面101。源極區(qū)域S1、s2是切口的半導體翅片180的第二區(qū)段中的重摻雜源極區(qū)帶110，并且從第一表面101向上延伸距第一表面101的一定距離,其近似與柵極電極結構150與第一表面101之間的距離對應。每個源極區(qū)帶110可以是雜質(zhì)區(qū)帶，或可以包括直接鄰接第一表面101的重摻雜多晶第一區(qū)段以及直接鄰接第一區(qū)段的單晶第二區(qū)段。
[0057]半導體部分100可以進一步包括沿著第二表面102的襯底層140。襯底金屬化320可以直接鄰接或可以不直接鄰接第二表面102。襯底層140可以具有與源極區(qū)帶110和漏極區(qū)帶120的雜質(zhì)類型相反的雜質(zhì)類型。在一側(cè)上的源極區(qū)帶110和漏極區(qū)帶120與在另一側(cè)上的襯底層140之間，半導體部分100可以包括直接鄰接源極區(qū)帶110和漏極區(qū)帶120的溝道/主體層115。對于增強型的晶體管，溝道/主體層115包括源極區(qū)帶110和漏極區(qū)帶120的相反導電類型的主體部分，其中，主體部分連接相應的晶體管單元TC的源極區(qū)帶110和漏極區(qū)帶120。對于耗盡型晶體管，溝道/主體層115包括具有與源極區(qū)帶110和漏極區(qū)帶120同一導電類型的溝道部分。溝道/主體層115可以進一步包括雜質(zhì)區(qū)帶和層，例如形成用于器件分離的Pn結。
[0058]對于耗盡型晶體管，在柵極電極結構150處所施加的合適的電壓充分耗盡源極區(qū)帶110與漏極區(qū)帶120之間的溝道部分，從而晶體管單元TC處于關閉狀態(tài)下。否則，電流在每個晶體管單元TC的源極區(qū)帶110與漏極區(qū)帶120之間流動。對于增強型晶體管，如果在柵極電極結構150處所施加的電勢足夠高，則可以在主體部分中形成少數(shù)電荷載流子的導電溝道。
[0059]第一布線連接WC1、第二布線連接WC2和第三布線連接WC3可以直接鄰接第一表面101或由第一表面101所跨越的平面。其它實施例可以提供布線連接WC1、WC2、WC3與第一表面之間的介電層220，其中，通過介電層220中的開口延伸的接觸結構將第一布線連接WC1、第二布線連接WC2和第三布線連接WC3與源極區(qū)帶110和漏極區(qū)帶120電連接。
[0060]在第一單元陣列451和第二單元陣列452與另外的單元陣列之間，器件分離結構190或器件分離結構190的部分沿著第二橫向方向延伸。根據(jù)實施例，至少一個器件分離結構190在橫向方向上完全包圍單兀陣列451、452之一。例如，另一器件分離結構190完全包圍每一個單元陣列451、452，其中，鄰近單元陣列的器件分離結構190可以共享公共部分。根據(jù)實施例，多個單元陣列的器件分離結構190形成具有在各階梯(rung)之間所形成的單元陣列的類似梯子的結構。
[0061]被圖案化的絕緣體層192c可以襯連定向到第一表面101的器件分離結構190的第一區(qū)段。鈍化層195可以襯連定向到第二表面102的延伸部分191z。延伸部分191z可以到達或可以不到達襯底層140。第一表面101與器件分離結構的掩埋邊沿之間的距離可以是至少3Mm，例如1Mm或更大。器件分離結構190可以包含沿著第一表面101由介電插塞199所封閉的器件分離空區(qū)198。根據(jù)其它實施例，器件分離結構190可以包括介電材料和/或本征半導體材料的填充部分。填充部分可以部分地或完全地填充被圖案化的絕緣體層192c和鈍化層195所包封的空間。
[0062]器件分離結構190維持鄰近單元陣列451、452的各結構之間以及單元陣列451、452的結構與半導體器件500中的另外的結構之間的電勢差，其中，提供器件分離結構190在沒有附加平版印刷掩模的情況下得到。
[0063]圖3示出具有瓶狀器件分離結構190的半導體器件500c，其中，延伸部分191z具有比被圖案化的絕緣體層192c的開口更寬的橫截面區(qū)。可以在第一表面101與布線連接WC之間提供介電層220，其中，延伸通過介電層220中的開口的接觸結構305將布線連接WC與源極區(qū)帶110和漏極區(qū)帶120電連接。
[0064]圖4A示出包括基于在共源共柵配置中電布置的多個開關器件的ADZFET的半導體器件500d。根據(jù)所示實施例，半導體器件500d包括增強型IGFET E和多個耗盡型IGFET DUD2、Dn0
[0065]圖4B示出在上面描述圖案之后，圖4A的半導體器件500d的布線連接的平面圖。IGFET E、Dl、D2、Dn中的每一個可以在橫向方向上完全由器件分離結構190包圍。柵極連接GC可以將增強型IGFET的柵極電極結構150的電耦接與內(nèi)部柵極驅(qū)動器電路的輸出端子或柵極端子電連接，或可以是增強型IGFET的柵極電極結構150的電耦接的一部分。上面描述的器件分離結構190維持鄰近開關器件中的各結構之間的相應的電壓差。
[0066]盡管已經(jīng)在此示出并且描述了具體實施例，但本領域技術人員應領會，可以在不脫離本發(fā)明的范圍的情況下由各種替換和/或等同的實現(xiàn)來代替所示出并且描述的具體實施例。本申請意圖覆蓋在此所討論的具體實施例的任何適配和變形。因此，僅意圖僅由權利要求及其等同物來限制本發(fā)明。
【權利要求】
1.一種制造半導體器件的方法，所述方法包括: 至少將第一溝槽圖案和第二溝槽圖案從第一表面引入到半導體襯底中，其中，所述溝槽圖案包括陣列溝槽，并且其中，所述半導體襯底的陣列隔離部分分離所述第一溝槽圖案和第二溝槽圖案； 在所述第一溝槽圖案和第二溝槽圖案中提供掩埋柵極電極結構；以及在單個蝕刻處理中，將具有第一寬度的器件分離溝槽引入到所述陣列隔離區(qū)域中，并且將至多具有比所述第一寬度更小的第二寬度的單元分離溝槽引入到各陣列溝槽之間的半導體翅片中。
2.如權利要求1所述的方法，還包括: 提供填充所述單元分離溝槽的絕緣體層， 襯連所述器件分離溝槽的側(cè)壁，以及 暴露所述器件分離溝槽的底部部分。
3.如權利要求1所述的方法，還包括:沉積絕緣體層，其中，控制所述沉積，以填充所述單元分離溝槽，以至少襯連直接鄰接所述第一表面的所述器件分離溝槽的側(cè)壁的區(qū)段，以及使所述器件分離溝槽的底部部分暴露。
4.如權利要求1所述的方法，還包括: 沉積絕緣體層，其中，控制所述沉積，以填充所述單元分離溝槽并且襯連所述器件分離溝槽，其中，在所述器件分離溝槽的底部處所沉積的所述絕緣體層的部分比在所述第一表面上所沉積的所述絕緣體層的部分更?。灰约? 使所述絕緣體層凹陷，其中，暴露所述器件分離溝槽的底部，并且所述絕緣體層的薄化部分覆蓋所述第一表面。
5.如權利要求2所述的方法，還包括:通過提供延伸部分來加深所述器件分離溝槽，其中，所述絕緣體層用作蝕刻掩模。
6.如權利要求5所述的方法，還包括瓶蝕刻以加寬所述延伸部分。
7.如權利要求1所述的方法，其中，所述器件分離溝槽提供得比所述第一溝槽圖案和第二溝槽圖案更深。
8.如權利要求1所述的方法，其中，所述單元分離溝槽提供得比所述第一溝槽圖案和第二溝槽圖案更淺。
9.如權利要求1所述的方法，還包括: 在引入所述單元分離溝槽和器件分離溝槽之前，在所述第一表面與所述柵極電極結構之間的所述溝槽圖案中提供介電填充結構，其中， 引入所述單元分離溝槽包括:將所述半導體翅片的材料選擇性地去除到所述介電填充結構的材料。
10.如權利要求1所述的方法，還包括: 在引入所述單元分離溝槽和器件分離溝槽之前，在所述第一表面與所述柵極電極結構之間的所述溝槽圖案中提供介電填充結構，其中， 引入所述單元分離溝槽包括:去除所述半導體翅片的材料和所述介電填充結構的材料。
11.一種半導體器件，包括: 第一柵極電極結構，掩埋在距半導體部分的第一表面一定距離處的第一單元陣列中的半導體部分中，所述第一柵極電極結構包括平行陣列條帶； 第二柵極電極結構，掩埋在與所述第一單元陣列鄰近的第二單元陣列中的半導體部分中，所述第二柵極電極結構包括平行陣列條帶； 器件分離結構，在所述第一單元陣列與第二單元陣列之間，所述器件分離結構具有第一覽度；以及 單元分離結構，至多具有比所述第一寬度更小的第二寬度，并且在所述第一表面處，對由各陣列溝槽之間的半導體部分的區(qū)段所形成的半導體翅片進行切口。
12.如權利要求11所述的半導體器件，其中，所述器件分離結構包括:第一區(qū)段，定向到所述第一表面；以及延伸區(qū)段，定向到與所述第一表面平行的半導體部分的第二表面，所述延伸區(qū)段具有比所述延伸區(qū)段更小的與所述第一表面平行的橫截面區(qū)。
13.如權利要求11所述的半導體器件，其中，所述器件分離結構包括:第一區(qū)段，定向到所述第一表面；以及延伸區(qū)段，定向到與所述第一表面平行的半導體部分的第二表面，所述延伸區(qū)段具有比所述延伸區(qū)段更大的與所述第一表面平行的橫截面區(qū)。
14.如權利要求11所述的半導體器件，其中: 所述器件分離結構包括:絕緣體層，在定向到所述第一表面的第一區(qū)段中，所述絕緣體層平行于與半導體部分的半導體材料的垂直界面而延伸，以及其中， 由相同的材料制成所述絕緣體層和所述單元分離結構。
15.如權利要求11所述的半導體器件，其中，所述器件分離結構包括空區(qū)。
16.如權利要求11所述的半導體器件，其中，所述器件分離結構的掩埋邊沿與所述柵極電極結構的掩埋邊沿相比具有更大的距所述第一表面的距離。
17.如權利要求11所述的半導體器件，其中，由半導體部分的各部分所形成的脊將所述器件分離結構與所述第一單元陣列和第二單元陣列分離。
18.如權利要求11所述的半導體器件，其中，所述器件分離結構在與所述第一表面平行的橫向方向上完全包圍所述第一單元陣列。
19.一種有源漂移區(qū)帶場效應晶體管(ADZFET)，包括: 第一柵極電極結構，掩埋在距半導體部分的第一表面一定距離處的第一單元陣列中的半導體部分中，所述第一柵極電極結構包括平行陣列條帶； 第二柵極電極結構，掩埋在與所述第一單元陣列鄰近的第二單元陣列中的半導體部分中，所述第二柵極電極結構包括平行陣列條帶； 器件分離結構，在所述第一單元陣列與第二單元陣列之間，所述器件分離結構具有第一覽度；以及 單元分離結構，至多具有比所述第一寬度更小的第二寬度，并且在所述第一表面處對由各陣列溝槽之間的半導體部分的區(qū)段所形成的半導體翅片進行切口。
【文檔編號】H01L27/088GK104282626SQ201410314021
【公開日】2015年1月14日 申請日期:2014年7月3日 優(yōu)先權日:2013年7月3日
【發(fā)明者】M.萊姆克, S.特根, R.魏斯 申請人:英飛凌科技德累斯頓有限責任公司