具可編程可抹除的單一多晶硅層非揮發(fā)性存儲器的制造方法
【專利摘要】本發(fā)明公開一種具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其包括：一基板結(jié)構(gòu)；一浮動?xùn)艠O晶體管，包括一浮動?xùn)艠O、一柵極氧化層位于該浮動?xùn)艠O下方、以及一溝道區(qū)域位于一N型阱區(qū)內(nèi)；以及一抹除柵區(qū)域，包括一P型阱區(qū)與一n型源/漏區(qū)域，該n型源/漏區(qū)域連接至一抹除線電壓，其中該浮動?xùn)艠O向外延伸并相鄰于該抹除柵區(qū)域；其中，該P型阱區(qū)與該N型阱區(qū)形成于該基板結(jié)構(gòu)中，該柵極氧化層包括一第一部分位于該溝道區(qū)域上方，以及一第二部分位于該抹除柵區(qū)域上方，并且該柵極氧化層的該第一部分的厚度相異于該柵極氧化層的該第二部分的厚度。
【專利說明】具可編程可抹除的單一多晶硅層非揮發(fā)性存儲器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明是有關(guān)于一種非揮發(fā)性存儲器（nonvolatile memory)，且特別是有關(guān)于一 種具可編程可抹除的單一多晶硅層非揮發(fā)性存儲器。

【背景技術(shù)】
[0002] 請參照圖1，其所繪示為現(xiàn)有具可編程的雙多晶硅層非揮發(fā)性存儲器 (programmable dual-poly nonvolatile memory)示意圖。此具可編程的雙多晶娃層的非 揮發(fā)性存儲器又稱為浮動?xùn)艠O晶體管（floating-gate transistor)。此非揮發(fā)性存儲器包 括堆迭且不相接觸的二個柵極，上方為控制柵極（control gate) 12連接至控制線（C)、下 方為浮動?xùn)艠O（floating gate)14。而在p型基板（P-substrate)中包括一 η型源極摻雜 區(qū)域（n type source doped region)連接至源極線（S)以及一 η型漏極摻雜區(qū)域（n type drain doped region)連接至漏極線（D)。
[0003] 舉例來說，于編程狀態(tài)（programmed state)時，漏極線（D)提供一高電壓（例如 +16V)、源極線（S)提供一接地電壓（Ground)、控制線（C)提供一控制電壓（例如+25V)。 因此，當電子由源極線（S)經(jīng)過η溝道（n-channel)至漏極線（D)的過程，熱載流子（hot carrier),例如熱電子（hot electron),會被控制柵極12上的控制電壓所吸引并且注入 (inject)浮動?xùn)艠O14中。此時，浮動?xùn)艠O14累積許多載流子（carrier)，因此可視為第一 存儲狀態(tài)（例如"0"）。
[0004] 于未編程狀態(tài)（not-programmed state)時，浮動?xùn)艠O14中沒有任何載流子 (carrier)，因此可視為第二存儲狀態(tài)（例如" 1"）。
[0005] 換句話說，于第一存儲狀態(tài)以及第二存儲狀態(tài)將造成浮動?xùn)艠O晶體管的漏極電流 (id)與柵極源電壓（Vgs)的特性（id-Vgs characteristic)變化。因此,根據(jù)漏極電流（id) 與柵極源電壓（Vgs)的特性（id-Vgs characteristic)變化即可得知浮動?xùn)艠O晶體管的存 儲狀態(tài)。
[0006] 然而，雙多晶硅層的非揮發(fā)性存儲器由于需要分開制作浮動?xùn)艠O14以及控制柵 極12,因此需要較多的制作步驟才可完成，并且不相容于標準CMOS晶體管的制作工藝。
[0007] 美國專利US6678190揭露一種具可編程的單一多晶硅層非揮發(fā)性存儲器。請參照 圖2A，其所繪示為現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲器示意圖；圖2B所繪示為現(xiàn) 有具可編程的單一多晶硅層非揮發(fā)性存儲器的上視圖；圖2C所繪示為現(xiàn)有具可編程的單 一多晶硅層非揮發(fā)性存儲器的電路圖。
[0008] 如圖2A至圖2C所示，現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲器包括二個 串接（serially connected)的PM0S晶體管。第一 PM0S晶體管作為選擇晶體管（select transistor)，其選擇柵極（select gate) 24連接至一選擇柵極電壓（select gate voltage, VSG)，第一 p 型源 / 漏區(qū)域（p type source/drain region) 21 連接至源極線電壓 (source line voltage，VSL)。再者，第二p型源/漏區(qū)域22可視為第一 PM0S晶體管的p 型漏極區(qū)域（p type drain region)與第二PM0S晶體管的p型源極區(qū)域相互連接。第二 PMOS晶體管上方包括一浮動?xùn)艠O26,其第三p型源/漏區(qū)域23連接至位線電壓（bit line voltage，VBL)。再者，該二PM0S晶體管制作于一 N型阱區(qū)（N-well，NW)其連接至一 N型阱 區(qū)電壓（Niell v〇ltage，VNW)。其中，第二PM0S晶體管作為浮動?xùn)艠O晶體管。
[0009] 再者，經(jīng)由適當?shù)乜刂七x擇柵極電壓（VSG)、源極線電壓（VSL)、位線電壓（VBL)、 以及N型阱區(qū)電壓（VNW)即可以使現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲器進入編程 狀態(tài)、或者讀取狀態(tài)。
[0010] 由于現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲器中，2個PM0S晶體管各僅有一 個柵極24、26,因此可完全相容于傳統(tǒng)標準CMOS晶體管的制作工藝。
[0011] 然而，圖1與圖2A至2C的非揮發(fā)性存儲器僅具備可編程的功能，其僅可利用電 氣特性將熱載流子注入于浮動?xùn)艠O中，并無法利用電氣的特性來將浮動?xùn)艠O中的存儲載流 子移除，僅可利用紫外光（ultravilote light)照射方式來清除于浮動?xùn)艠O中的存儲載流 子，進而達成資料抹除的功能。因此，這類非揮發(fā)性存儲器被稱為具一次編程的存儲器（one time programming memory,簡稱 OTP memory)。
[0012] 因此，如何改進上述具可編程的單一多晶硅層非揮發(fā)性存儲器，并且達成具可編 程可抹除的單一多晶硅層非揮發(fā)性存儲器，也就是達成具多次編程的存儲器（multi-times programming memory,簡稱MTP memory)即是本發(fā)明所欲達成的目的。


【發(fā)明內(nèi)容】

[0013] 本發(fā)明的目的在于提出一種具可編程可抹除的單一多晶硅層非揮發(fā)性存儲器。針 對現(xiàn)有非揮發(fā)性存儲器進行改進達成具可編程可抹除的單一多晶硅層非揮發(fā)性存儲器。
[0014] 為達上述目的，本發(fā)明有關(guān)于一種具可編程可抹除的單一多晶硅非揮發(fā)性存儲 器，包括：一基板結(jié)構(gòu)；一浮動?xùn)艠O晶體管，包括一浮動?xùn)艠O、一柵極氧化層位于該浮動?xùn)?極下方、以及一溝道區(qū)域位于一 N型阱區(qū)內(nèi)；以及一抹除柵區(qū)域，包括一 P型阱區(qū)與一 η型 源/漏區(qū)域，該η型源/漏區(qū)域連接至一抹除線電壓，其中該浮動?xùn)艠O向外延伸并相鄰于該 抹除柵區(qū)域；其中，該Ρ型阱區(qū)與該Ν型阱區(qū)形成于該基板結(jié)構(gòu)中，該柵極氧化層包括一第 一部分位于該溝道區(qū)域上方，以及一第二部分位于該抹除柵區(qū)域上方，并且該柵極氧化層 的該第一部分的厚度相異于該柵極氧化層的該第二部分的厚度。
[0015] 為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所 附圖式，作詳細說明如下：

【專利附圖】

【附圖說明】
[0016] 圖1為現(xiàn)有具可編程的雙多晶硅層非揮發(fā)性存儲器示意圖。
[0017] 圖2Α-圖2C所繪示為現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲器示意圖。
[0018] 圖3Α-圖3D所繪示為本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性存儲器的 第一實施例。
[0019] 圖4所示的基板結(jié)構(gòu)包括一 Ρ型基板與一深Ν型阱區(qū)。
[0020] 圖5所示的基板結(jié)構(gòu)包括一第四ρ型區(qū)域、一 η型位障層（NBL)與一 Ρ型基板。
[0021] 圖6Α-圖6Β所繪示為另一種抹除柵區(qū)域的示意圖。
[0022] 圖7所示的基板結(jié)構(gòu)包括一 Ρ型基板與一深Ν型阱區(qū)。
[0023] 圖8所示的基板結(jié)構(gòu)包括一第四p型區(qū)域、一 η型位障層（NBL)與一 P型基板。
[0024] 圖9所示為抹除狀態(tài)時的二種偏壓方法。
[0025] 符號說明
[0026] 12 :控制柵極
[0027] 14 :浮動?xùn)艠O
[0028] 21:第一 p型源/漏區(qū)域
[0029] 22:第二p型源/漏區(qū)域
[0030] 23:第三p型源/漏區(qū)域
[0031] 24:選擇柵極
[0032] 26 :浮動?xùn)艠O
[0033] 31:第一 p型源/漏區(qū)域
[0034] 32:第二p型源/漏區(qū)域
[0035] 33:第三p型源/漏區(qū)域
[0036] 34 :選擇柵極
[0037] 35、65 :抹除柵區(qū)域
[0038] 36 :浮動?xùn)艠O
[0039] 362 :柵極氧化層
[0040] 362a :第一部分
[0041] 362b:第二部分
[0042] 38、62 :n型源/漏區(qū)域
[0043] 39:隔離結(jié)構(gòu)
[0044] 64 :雙擴散漏極摻雜區(qū)

【具體實施方式】
[0045] 請參照圖3A-圖3D，其所繪示為本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性 存儲器的第一實施例。其中，圖3A為第一實施例的上視圖；圖3B為第一實施例的第一方向 (ala2方向）剖面圖；圖3C為第一實施例的第二方向（blb2方向）剖面圖；以及，第3D為 第一實施例的等效電路圖。再者，本發(fā)明的非揮發(fā)性存儲器利用相容于邏輯CMOS制成的單 一多晶程序（single ploy process)來制造完成。
[0046] 由圖3A與圖3B可知，本發(fā)明第一實施例中包括二個串接的PM0S晶體管制作于一 N型阱區(qū)（NW)。在N型阱區(qū)NW中包括三個p型源/漏區(qū)域31、32、33，在三個？型源/漏區(qū) 域31、32、33之間的表面上方包括二個柵極氧化層342、362以及由多晶硅（polysilicon) 所組成的柵極34、36。再者，位于N型阱區(qū)NW上方二個柵極34、36為p型漏極摻雜的多晶 娃（polysilicon)柵極 34、36。
[0047] 第一 PM0S晶體管作為選擇晶體管，其柵極34 (可稱為選擇柵極）連接至一選擇柵 極電壓（VSG)，第一 p型源/漏區(qū)域31連接至源極線電壓（VSL)。再者，第二p型源/漏區(qū) 域32可視為第一 PM0S晶體管的p型漏極區(qū)域與第二PM0S晶體管的p型源極區(qū)域相互連 接。第二PM0S晶體管上方包括一柵極36 (可稱為浮動?xùn)艠O），其第三p型源/漏區(qū)域33連 接至位線電壓（VBL)。而N型阱區(qū)（NW)連接至一 N型阱區(qū)電壓（VNW)。其中，第二PM0S晶 體管作為浮動?xùn)艠O晶體管。
[0048] 由圖3A與圖3C可知，本發(fā)明第一實施例中還包括一個NM0S晶體管，或者可說包 括一浮動?xùn)艠O36、柵極氧化層362以及一個抹除柵區(qū)域（erase gate region) 35所組合而 成的元件。而NM0S晶體管制作于一 P型阱區(qū)（PW)中。換言之，抹除柵區(qū)域35包括P型阱 區(qū)（PW)以及η型源/漏區(qū)域38。再者，位于P型阱區(qū)（PW)上方的浮動?xùn)艠O36為一 η型摻 雜的多晶硅柵極；Ρ型阱區(qū)（PW)也可以是ρ型摻雜的阱區(qū)，Ν型阱區(qū)（NW)也可以是η型摻 雜的阱區(qū)。
[0049] 如圖3Α所示，浮動?xùn)艠O36向外延伸并相鄰于抹除柵區(qū)域35。因此，浮動?xùn)艠O36 可視為NM0S晶體管的柵極，而η型源/漏區(qū)域38可視為η型源極區(qū)域與η型漏極區(qū)域相互 連接。再者，η型源/漏區(qū)域38連接至抹除線電壓（erase line voltage，VEL)。而Ρ型講 區(qū)（PW)連接至一 P型阱區(qū)電壓（VPW)。再者，由圖3C可知，浮動?xùn)艠O36下方的柵極氧化層 362包括二個部分362a、362b。柵極氧化層362的第一部分362a形成于浮動?xùn)艠O晶體管（第 二PM0S晶體管）上；柵極氧化層362的第二部分362b形成于NM0S晶體管上或者可說是形 成于抹除柵區(qū)域35的上方。在本發(fā)明的實施例中，可以利用回蝕制作工藝（etching back process)來蝕刻并形成第二部分362b的柵極氧化層362,或是也可以利用熱氧化或是沉積 制作工藝來形成。因此，柵極氧化層362第一部分362a的厚度將大于柵極氧化層362第二 部分362b的厚度。再者，抹除柵區(qū)域35與N型阱區(qū)（NW)之間形成隔離結(jié)構(gòu)（isolating structure)39,此隔離結(jié)構(gòu) 39 例如為淺溝槽隔離（shallow trench isolation，STI)。
[0050] 如圖3D所示，抹除柵區(qū)域35實際上可以視為一穿透電容器（tunnel ing capacitor)用以退出（eject)存儲在浮動?xùn)艠O36中的載流子。
[0051] 再者，以下將詳細的介紹運用于第一實施例的各種不同的基板結(jié)構(gòu)以及P型阱 區(qū)（PW)。請參照圖4,基板結(jié)構(gòu)包括一 P型基板與一深N型阱區(qū)（DNW)。其中，深N型阱區(qū) (DNW)形成于P型基板中，并且深N型阱區(qū)（DNW)連接于深N型阱區(qū)電壓（VDNW)。
[0052] 如圖4所示，第一實施例的N型阱區(qū)（NW)與P型阱區(qū)（PW)形成于基板結(jié)構(gòu)中的 深N型阱區(qū)（DNW)內(nèi)。再者，P型阱區(qū)（PW)個包括一個第一 ρ型區(qū)域（pi)、二個第二ρ型 區(qū)域（p2)、與一個第三ρ型區(qū)域（p3)。其中，第二ρ型區(qū)域（p2)的摻雜量大于等于第一 ρ 型區(qū)域（pl)的摻雜量；且第三P型區(qū)域（P3)的摻雜量大于等于第一 ρ型區(qū)域（pi)的摻雜 量。
[0053] 再者，第一 ρ型區(qū)域（pl)形成于基板結(jié)構(gòu)的表面下方并且接觸于η型源/漏區(qū)域 38。第三ρ型區(qū)域（ρ3)形成于第一 ρ型區(qū)域（pl)的下方。而第一 ρ型區(qū)域（pl)與第三 P型區(qū)域（P3)被第二ρ型區(qū)域（p2)圍繞住，且第二ρ型區(qū)域（p2)形成于二個隔離結(jié)構(gòu)39 下方。
[0054] 本發(fā)明的圖4結(jié)構(gòu)的第一優(yōu)點在于，第一 ρ型區(qū)域（pl)與η型源/漏區(qū)域38之 間的接面擊穿電壓可以提高，使得本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性存儲器 的抹除效率將有效地被提升。另外，第二優(yōu)點在于，二個第二Ρ型區(qū)域（Ρ2)能夠改善高溫 環(huán)境下η型源/漏區(qū)域38與Ν型講區(qū)（NW)之間的側(cè)面擊穿效應(yīng)（lateral punch through effect);第三ρ型區(qū)域（p3)能夠改善高溫環(huán)境下η型源/漏區(qū)域38與深N型阱區(qū)（DNW) 之間的垂直擊穿效應(yīng)（vertical punch through effect)。
[0055] 請參照圖5,基板結(jié)構(gòu)包括一第四p型區(qū)域（p4)、一 n型位障層（n-type barrier layer，NBL)與一 P型基板。而η型位障層即為一 η型區(qū)域。其中，η型位障層（NBL)形成 于P型基板中，并且第四P型區(qū)域（P4)位于η型位障層（NBL)上方并且接觸于η型位障層 (NBL)。
[0056] 如圖5所示，第一實施例的Ν型阱區(qū)（NW)與Ρ型阱區(qū)（PW)形成于基板結(jié)構(gòu)中的 第四Ρ型區(qū)域（Ρ4)內(nèi)。再者，Ρ型阱區(qū)（PW)個包括一個第一 ρ型區(qū)域（pi)、二個第二ρ型 區(qū)域（p2)、與一個第三ρ型區(qū)域（p3)。其中，第二ρ型區(qū)域（p2)的摻雜量大于等于第一 ρ 型區(qū)域（pl)的摻雜量；且第三P型區(qū)域（P3)的摻雜量大于等于第一 ρ型區(qū)域（pi)的摻雜 量。另外，第四P型區(qū)域（P4)的摻雜量等于P型基板的摻雜量?；蛘?，第四ρ型區(qū)域（p4) 的摻雜量大于等于第三P型區(qū)域（P3)的摻雜量；并且第四ρ型區(qū)域（p4)的摻雜量小于等 于第二P型區(qū)域（P2)的摻雜量。
[0057] 再者，第一 ρ型區(qū)域（pl)形成于基板結(jié)構(gòu)的表面下方并且接觸于η型源/漏區(qū)域 38。第三ρ型區(qū)域（ρ3)形成于第一 ρ型區(qū)域（pl)的下方。而第一 ρ型區(qū)域（pl)與第三 P型區(qū)域（P3)被第二ρ型區(qū)域（p2)圍繞住，且第二ρ型區(qū)域（p2)形成于二個隔離結(jié)構(gòu)39 下方。
[0058] 本發(fā)明的圖5結(jié)構(gòu)的第一優(yōu)點在于，第一 ρ型區(qū)域（pl)與η型源/漏區(qū)域38之 間的接面擊穿電壓可以提高，使得本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性存儲器 的抹除效率將有效地被提升。另外，第二優(yōu)點在于，二個第二Ρ型區(qū)域（Ρ2)能夠改善高溫 環(huán)境下η型源/漏區(qū)域38與Ν型講區(qū)（NW)之間的側(cè)面擊穿效應(yīng)（lateral punch through effect);第三ρ型區(qū)域（p3)能夠改善高溫環(huán)境下η型源/漏區(qū)域38與η型位障層（NBL) 之間的垂直擊穿效應(yīng)（vertical punch through effect)。而第三優(yōu)點在于，利用第四ρ型 區(qū)域（P4)與P型阱區(qū)（PW)將N型阱區(qū)（NW)隔離，使N型阱區(qū)（NW)可獨立的偏壓操作，進 而可以降低浮動?xùn)艠O36與N型講區(qū)（NW)之間的電壓應(yīng)力（voltage stress)。
[0059] 請參照圖6A與圖6B，其所繪示為另一種抹除柵區(qū)域的示意圖。此抹除柵區(qū)域65 可以取代第一實施例中的抹除柵區(qū)域35。而第一 PM0S晶體管（選擇晶體管）與第二PM0S 晶體管（浮動?xùn)艠O晶體管）的結(jié)構(gòu)與圖3B相同，不再贅述。
[0060] 相較于圖3C的抹除柵區(qū)域35,圖6A與圖6B所繪示的抹除柵區(qū)域65包括一雙擴 散漏極（double diffused drain，DDD)摻雜區(qū)64形成于η型摻雜區(qū)域62與P型阱區(qū)（PW) 之間，而此雙擴散漏極（DDD)摻雜區(qū)64也是一種η型區(qū)域。同理，為了具備較低的抹除線 電壓（VEL)，第二部分362b的柵極氧化層362的厚度小于第一部分362a的柵極氧化層362 的厚度。
[0061] 圖6B所繪示為具備第一 PM0S晶體管、第二PM0S晶體管、以及抹除柵區(qū)域65的非 揮發(fā)性存儲器的等效電路。
[0062] 再者，以下將詳細的介紹運用于圖6A的實施例的各種不同的基板結(jié)構(gòu)以及P型 阱區(qū)（PW)。請參照圖7,基板結(jié)構(gòu)包括一 P型基板與一深N型阱區(qū)（DNW)。其中，深N型阱 區(qū)（DNW)形成于P型基板中，并且深N型阱區(qū)（DNW)連接于深N型阱區(qū)電壓（VDNW)。
[0063] 如圖7所示，N型阱區(qū)（NW)與P型阱區(qū)（PW)形成于基板結(jié)構(gòu)中的深N型阱區(qū)（DNW) 內(nèi)。再者，P型阱區(qū)（PW)個包括一個第一 ρ型區(qū)域（pl)、二個第二ρ型區(qū)域（P2)、與一個 第三P型區(qū)域（P3)。其中，第二ρ型區(qū)域（p2)的摻雜量大于等于第一 ρ型區(qū)域（pl)的摻 雜量；且第三P型區(qū)域（P3)的摻雜量大于等于第一 ρ型區(qū)域（pl)的摻雜量。第一 ρ型區(qū) 域（pi)的摻雜量等于小于雙擴散漏極（DDD)摻雜區(qū)64的摻雜量。
[0064] 再者，第一 p型區(qū)域（pi)形成于基板結(jié)構(gòu)的表面下方并且接觸于雙擴散漏極 (DDD)摻雜區(qū)64。第三p型區(qū)域（p3)形成于第一 p型區(qū)域（pi)的下方。而第一 p型區(qū)域 (pi)與第三P型區(qū)域（P3)被第二p型區(qū)域（p2)圍繞住，且第二p型區(qū)域（p2)形成于二個 隔離結(jié)構(gòu)39下方。
[0065] 本發(fā)明的圖7結(jié)構(gòu)的第一優(yōu)點在于，第一 p型區(qū)域（pi)與雙擴散漏極（DDD)摻雜 區(qū)64之間的接面擊穿電壓可以提高，使得本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā) 性存儲器的抹除效率將有效地被提升。另外，第二優(yōu)點在于，二個第二P型區(qū)域（P2)能夠 改善高溫環(huán)境下雙擴散漏極（DDD)摻雜區(qū)64與N型阱區(qū)（NW)之間的側(cè)面擊穿效應(yīng)；第三 P型區(qū)域（P3)能夠改善高溫環(huán)境下雙擴散漏極（DDD)摻雜區(qū)64與深N型阱區(qū)（DNW)之間 的垂直擊穿效應(yīng)。
[0066] 請參照圖8,基板結(jié)構(gòu)包括一第四p型區(qū)域（p4)、一 η型位障層（NBL)與一 P型基 板。而η型位障層即為一 η型區(qū)域。其中，η型位障層（NBL)形成于Ρ型基板中，并且第四 Ρ型區(qū)域（Ρ4)位于η型位障層（NBL)上方并且接觸于η型位障層（NBL)。
[0067] 如圖8所示，Ν型阱區(qū)（NW)與Ρ型阱區(qū)（PW)形成于基板結(jié)構(gòu)中的第四ρ型區(qū)域 (Ρ4)內(nèi)。再者，Ρ型阱區(qū)（PW)個包括一個第一 ρ型區(qū)域（pi)、二個第二ρ型區(qū)域（ρ2)、與 一個第三Ρ型區(qū)域（Ρ3)。其中，第二ρ型區(qū)域（ρ2)的摻雜量大于等于第一 ρ型區(qū)域（pi) 的摻雜量；且第三P型區(qū)域（P3)的摻雜量大于等于第一 ρ型區(qū)域（pi)的摻雜量。另外，第 四P型區(qū)域（P4)的摻雜量等于P型基板的摻雜量?；蛘?，第四ρ型區(qū)域（p4)的摻雜量大 于等于第三P型區(qū)域（P3)的摻雜量；或者第四ρ型區(qū)域（p4)的摻雜量小于等于第二ρ型 區(qū)域（P2)的摻雜量。
[0068] 再者，第一 ρ型區(qū)域（pi)形成于基板結(jié)構(gòu)的表面下方并且接觸于雙擴散漏極 (DDD)摻雜區(qū)64。第三ρ型區(qū)域（p3)形成于第一 ρ型區(qū)域（pi)的下方。而第一 ρ型區(qū)域 (pi)與第三P型區(qū)域（P3)被第二ρ型區(qū)域（p2)圍繞住，且第二ρ型區(qū)域（p2)形成于二個 隔離結(jié)構(gòu)39下方。
[0069] 本發(fā)明的圖8結(jié)構(gòu)的第一優(yōu)點在于，第一 ρ型區(qū)域（pi)與雙擴散漏極（DDD)摻雜 區(qū)64之間的接面擊穿電壓可以提高，使得本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā) 性存儲器的抹除效率將有效地被提升。另外，第二優(yōu)點在于，二個第二P型區(qū)域（P2)能夠改 善高溫環(huán)境下雙擴散漏極（DDD)摻雜區(qū)64與N型阱區(qū)（NW)之間的側(cè)面擊穿效應(yīng)（lateral punch through effect);第三ρ型區(qū)域（p3)能夠改善高溫環(huán)境下雙擴散漏極（DDD)摻雜 區(qū)64與深N型講區(qū)（DNW)之間的垂直擊穿效應(yīng)（vertical punch through effect)。而第 三優(yōu)點在于，利用第四P型區(qū)域（p4)與P型阱區(qū)（PW)將N型阱區(qū)（NW)隔離，使N型阱區(qū) (NW)得獨立的偏壓操作，進而可以降低浮動?xùn)艠O36與Ν型阱區(qū)（NW)之間的電壓應(yīng)力。
[0070] 再者，當本發(fā)明的實施例建構(gòu)于圖4與圖7中基板結(jié)構(gòu)的深Ν型阱區(qū)（DNW)之中 時，可以有多種的偏壓方法用用于抹除狀態(tài)。如圖9所示，為其中二種偏壓方法。當?shù)谝环?法運用于抹除狀態(tài)時，源極線電壓（VSL)與位線電壓（VBL)為0V-VEE，N型阱區(qū)電壓（VNW) 與字元線電壓（VWL)與深N型阱區(qū)電壓（VDNW)為VEE，抹除線電壓（VEL)P型阱區(qū)電壓 (VPW)為-Vee。其中，VEE為介于+6.5V-+20V之間的正電壓，-Vee為介于-6.5V-20V之間 的負電壓。并且，第一方法以Fowler-Nordhiem(FN)效應(yīng)來退出熱載流子。
[0071] 當?shù)诙椒ㄟ\用于抹除狀態(tài)時，源極線電壓（VSL)為浮接（floating)，位線電壓 (VBL)為0V，N型阱區(qū)電壓（VNW)與字元線電壓（VWL)與深N型阱區(qū)電壓（VDNW)為VEE， 抹除線電壓（VEL)P型阱區(qū)電壓（VPW)為-Vee。其中，VEE為介于+6. 5V-+20V之間的正電 壓，-Vee為介于-6. 5V-20V之間的負電壓。并且，第二方法以熱空穴（Hot Hole，簡稱HH)效 應(yīng)來退出熱載流子。而HH效應(yīng)可為帶間熱空穴（band-t〇-band hoe hole,簡稱BBHH)效應(yīng)， 基板熱空穴（Substrate hoe hole,簡稱SHH)效應(yīng)，以及漏極擊穿熱空穴（drain avalanche hoe hole，簡稱 DAHH)效應(yīng)。
[0072] 由以上的說明可知，本發(fā)明的單一多晶硅層非揮發(fā)性存儲器能夠有效地降低抹 除線電壓（VEL)。也就是說，本發(fā)明可以利用較低的抹除線電壓（VEL)并且改變非揮發(fā)性存 儲器的存儲狀態(tài)。
[0073] 綜上所述，雖然結(jié)合以上較佳實施例揭露了本發(fā)明，然而其并非用以限定本發(fā)明。 本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作各種的更 動與潤飾。因此，本發(fā)明的保護范圍應(yīng)以附上的權(quán)利要求所界定的為準。
【權(quán)利要求】
1. 一種具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，包括： 基板結(jié)構(gòu)； 浮動?xùn)艠O晶體管，包括浮動?xùn)艠O、柵極氧化層位于該浮動?xùn)艠O下方、以及溝道區(qū)域位于 一N型阱區(qū)內(nèi)；以及 抹除柵區(qū)域，包括P型阱區(qū)與η型源/漏區(qū)域，該η型源/漏區(qū)域連接至一抹除線電壓， 其中該浮動?xùn)艠O向外延伸并相鄰于該抹除柵區(qū)域； 其中，該Ρ型阱區(qū)與該Ν型阱區(qū)形成于該基板結(jié)構(gòu)中，該柵極氧化層包括第一部分位于 該溝道區(qū)域上方，以及第二部分位于該抹除柵區(qū)域上方，并且該柵極氧化層的該第一部分 的厚度相異于該柵極氧化層的該第二部分的厚度。
2. 如權(quán)利要求1所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該抹除 柵區(qū)域還包括一第一 η型區(qū)域位于該Ρ型阱區(qū)以及該η型源/漏區(qū)域之間。
3. 如權(quán)利要求2所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該第一 η 型區(qū)域為一雙擴散漏極摻雜區(qū)。
4. 如權(quán)利要求2所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該Ρ型阱 包括： 第一 ρ型區(qū)域，形成于該基板結(jié)構(gòu)的表面下方并且接觸于該第一 η型區(qū)域； 多個第二Ρ型區(qū)域；以及 第三Ρ型區(qū)域，形成于該第一 Ρ型區(qū)域的下方； 其中，該些第二Ρ型區(qū)域圍繞住該第一 Ρ型區(qū)域與該第三Ρ型區(qū)域。
5. 如權(quán)利要求4所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該第二ρ 型區(qū)域的摻雜量大于等于該第一 Ρ型區(qū)域的摻雜量；且該第三Ρ型區(qū)域的摻雜量大于等于 該第一 Ρ型區(qū)域的摻雜量。
6. 如權(quán)利要求4所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該基板 結(jié)構(gòu)包括： Ρ型基板；以及 深Ν型阱區(qū)，形成于該Ρ形基板內(nèi)，其中該深Ν型阱區(qū)接觸于該Ν型阱區(qū)、該些第二ρ 型區(qū)域、與該第三Ρ型區(qū)域，并且該深Ν型阱區(qū)連接至一深Ν型阱區(qū)電壓。
7. 如權(quán)利要求4所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該基板 結(jié)構(gòu)包括： Ρ型基板； 第二η型區(qū)域，形成于該Ρ型基板內(nèi)；以及 第四Ρ型區(qū)域，形成于該第二η型區(qū)域上方，且該第四ρ型區(qū)域接觸于該第二η型區(qū) 域； 其中，該第四Ρ型區(qū)域還接觸于該Ν型阱區(qū)、該些第二ρ型區(qū)域、與該第三ρ型區(qū)域。
8. 如權(quán)利要求7所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該第四ρ 型區(qū)域的摻雜量大于等于該Ρ型基板的摻雜量。
9. 如權(quán)利要求7所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該第四ρ 型區(qū)域的摻雜量大于等于該第三Ρ型區(qū)域的摻雜量，且該第四Ρ型區(qū)域的摻雜量小于等于 該第二Ρ型區(qū)域的摻雜量。
10. 如權(quán)利要求1所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該P型 阱區(qū)包括： 第一 p型區(qū)域，形成于該基板結(jié)構(gòu)的表面下方并且接觸于該η型源/漏區(qū)域； 多個第二Ρ型區(qū)域；以及 第三Ρ型區(qū)域，形成于該第一 Ρ型區(qū)域的下方； 其中，該些第二Ρ型區(qū)域圍繞住該第一 Ρ型區(qū)域與該第三Ρ型區(qū)域。
11. 如權(quán)利要求10所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該第 二Ρ型區(qū)域的摻雜量大于等于該第一 Ρ型區(qū)域的摻雜量；且該第三Ρ型區(qū)域的摻雜量大于 等于該第一 Ρ型區(qū)域的摻雜量。
12. 如權(quán)利要求10所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該基 板結(jié)構(gòu)包括： Ρ型基板；以及 深Ν型阱區(qū)，形成于該Ρ形基板內(nèi)，其中該深Ν型阱區(qū)接觸于該Ν型阱區(qū)、該些第二ρ 型區(qū)域、與該第三Ρ型區(qū)域。
13. 如權(quán)利要求10所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該基 板結(jié)構(gòu)包括： Ρ型基板； 第二η型區(qū)域，形成于該Ρ型基板內(nèi)；以及 第四Ρ型區(qū)域，形成于該第二η型區(qū)域上方，且該第四ρ型區(qū)域接觸于該第二η型區(qū) 域； 其中，該第四Ρ型區(qū)域還接觸于該Ν型阱區(qū)、該些第二ρ型區(qū)域、與該第三ρ型區(qū)域。
14. 如權(quán)利要求13所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該第 四Ρ型區(qū)域的摻雜量大于等于該Ρ型基板的摻雜量。
15. 如權(quán)利要求13所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中，該第 四Ρ型區(qū)域的摻雜量大于等于該第三Ρ型區(qū)域的摻雜量，且該第四Ρ型區(qū)域的摻雜量小于 等于該第二Ρ型區(qū)域的摻雜量。
16. 如權(quán)利要求1所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲器，其中該柵極 氧化層的該第一部分的厚度大于該柵極氧化層的該第二部分的厚度。
【文檔編號】H01L29/49GK104157652SQ201410012754
【公開日】2014年11月19日 申請日期:2014年1月10日 優(yōu)先權(quán)日:2013年5月14日
【發(fā)明者】陳緯仁, 徐徳訓(xùn), 李文豪 申請人:力旺電子股份有限公司