調(diào)整半導(dǎo)體器件中的應(yīng)變的制作方法
【專利摘要】一種鰭式場效應(yīng)晶體管（FinFET)包括位于襯底之上的半導(dǎo)體層，其中，半導(dǎo)體層形成FinFET的溝道。第一硅鍺氧化物層位于襯底之上，其中，第一硅鍺氧化物層具有第一鍺百分比。第二硅鍺氧化物層位于第一硅鍺氧化物層之上。第二硅鍺氧化物層具有高于第一鍺百分比的第二鍺百分比。柵極介電層位于半導(dǎo)體層的側(cè)壁和頂面上。柵電極位于柵極介電層之上。本發(fā)明還提供了一種調(diào)整半導(dǎo)體器件中的應(yīng)變。
【專利說明】調(diào)整半導(dǎo)體器件中的應(yīng)變

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種調(diào)整半導(dǎo)體器件中的應(yīng)變。

【背景技術(shù)】
[0002] 過去幾十年間，半導(dǎo)體器件(例如，金屬氧化物半導(dǎo)體（M0S)器件）的尺寸的減小和 固有特征使得集成電路的功能單位的速度、性能、密度和成本得以持續(xù)改善。
[0003] 為增強M0S器件的性能，可將應(yīng)力引入到M0S晶體管的溝道區(qū)域中以提升載流子 遷移率。通常，期望在N型金屬氧化物半導(dǎo)體（NM0S)器件的溝道區(qū)域中產(chǎn)生沿源極-漏極 方向的拉伸應(yīng)力，并在P型金屬氧化物半導(dǎo)體（PM0S)器件的溝道區(qū)域中產(chǎn)生沿漏極-源極 方向的壓縮應(yīng)力。


【發(fā)明內(nèi)容】

[0004] 為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種器件，包 括：襯底；以及鰭式場效應(yīng)晶體管（FinFET)，包括：位于所述襯底之上的半導(dǎo)體層，所述半 導(dǎo)體層形成所述FinFET的溝道；位于所述襯底之上的第一硅鍺氧化物層，所述第一硅鍺氧 化物層具有第一鍺百分比；位于所述第一硅鍺氧化物層之上的第二硅鍺氧化物層，所述第 二硅鍺氧化物層具有高于所述第一鍺百分比的第二鍺百分比；位于所述半導(dǎo)體層的側(cè)壁和 頂面上的柵極介電層；和位于所述柵極介電層之上的柵電極。
[0005] 在所述器件中，所述第一硅鍺氧化物層具有第一寬度，并且所述第二硅鍺氧化物 層具有小于所述第一寬度的第二寬度。
[0006] 在所述器件中，所述柵極介電層包括位于所述半導(dǎo)體層的底面下方并與所述半導(dǎo) 體層的底面相接觸的部分。
[0007] 在所述器件中，所述第一硅鍺氧化物層的寬度和所述第二硅鍺氧化物層的寬度大 于對應(yīng)的所述半導(dǎo)體層的寬度，其中所述第一硅鍺氧化物層的寬度、所述第二硅鍺氧化物 層的寬度和所述半導(dǎo)體層的寬度沿著所述FinFET的溝道寬度方向進行測量。
[0008] 在所述器件中，所述第一硅鍺氧化物層的邊緣、所述第二硅鍺氧化物層的邊緣和 所述半導(dǎo)體層的邊緣基本上是直的且垂直的。
[0009] 在所述器件中，所述柵極介電層在所述第一硅鍺氧化物層的側(cè)壁上和所述第二硅 鍺氧化物層的側(cè)壁上延伸。
[0010] 在所述器件中，所述半導(dǎo)體層包含硅并基本上不含鍺。
[0011] 根據(jù)本發(fā)明的另一方面，提供了一種器件，包括：襯底；以及鰭式場效應(yīng)晶體管 (FinFET)，包括：位于所述襯底之上的第一硅鍺氧化物層，所述第一硅鍺氧化物層具有第一 鍺百分比，并且所述第一硅鍺氧化物層具有第一寬度；位于所述第一硅鍺氧化物層之上的 第二硅鍺氧化物層，所述第二硅鍺氧化物層具有高于所述第一鍺百分比的第二鍺百分比， 并且所述第二硅鍺氧化物層具有小于所述第一寬度的第二寬度，所述第一寬度和所述第二 寬度均沿著所述FinFET的溝道寬度方向進行測量；位于所述第二硅鍺氧化物層之上的硅 層，所述硅層形成所述FinFET的溝道；位于所述硅層的側(cè)壁和頂面上的柵極介電層；和位 于所述柵極介電層之上的柵電極。
[0012] 在所述器件中，所述硅層包括位于所述硅層的相對側(cè)的第一邊緣，所述第一硅鍺 氧化物層包括位于所述第一硅鍺氧化物層的相對側(cè)的第二邊緣，并且所述第二邊緣相對于 所述第一邊緣朝向所述硅層的中心線凹陷。
[0013] 在所述器件中，還包括：延伸到所述襯底中的淺溝道隔離（STI)區(qū)域，其中，所述 第二硅鍺氧化物層包括：位于所述STI區(qū)域的頂面之上的第一部分；以及位于所述STI區(qū) 域的相對部分之間并低于所述STI區(qū)域的頂面的第二部分。
[0014] 在所述器件中，所述第二硅鍺氧化物層的第二部分的寬度小于所述第二硅鍺氧化 物層的第一部分的寬度。
[0015] 在所述器件中，所述柵極介電層包括位于所述硅層的底面下方并與所述硅層的底 面相接觸的部分。
[0016] 在所述器件中，所述柵極介電層在所述第一硅鍺氧化物層的側(cè)壁和所述第二硅鍺 氧化物層的側(cè)壁上延伸。
[0017] 在所述器件中，所述硅層基本不含鍺。
[0018] 根據(jù)本發(fā)明的又一方面，提供了一種方法，包括：執(zhí)行第一外延生長以在襯底之上 形成第一硅鍺層；執(zhí)行第二外延生長以在所述第一硅鍺層之上形成第二硅鍺層；執(zhí)行第三 外延生長以在所述第二硅鍺層之上形成基本不含鍺的硅層；氧化所述第一硅鍺層以形成第 一硅鍺氧化物層；在所述硅層的頂面和側(cè)壁上形成柵極介電層，其中，所述柵極介電層在所 述第一硅鍺氧化物層的側(cè)壁上延伸；以及在所述柵極介電層之上形成柵電極。
[0019] 在所述方法中，還包括：在所述氧化步驟之前，蝕刻所述第一硅鍺層和所述第二硅 鍺層，在所述蝕刻步驟之后，所述第一硅鍺層和所述第二硅鍺層均包括剩余部分，并且所述 第二硅鍺層的剩余部分窄于所述第一硅鍺層的剩余部分。
[0020] 在所述方法中，還包括：在所述氧化步驟之前，蝕刻所述第一硅鍺層和所述第二硅 鍺層，其中，在所述蝕刻步驟之后，所述第二硅鍺層的整體均被蝕刻以形成間隙。
[0021] 在所述方法中，在所述氧化步驟之后，所述第一硅鍺層的整體均被氧化。
[0022] 在所述方法中，在所述氧化步驟之后，所述第一硅鍺層的外部被氧化，而所述第一 硅鍺層的內(nèi)部未被氧化。
[0023] 在所述方法中，在所述氧化步驟中，由經(jīng)過氧化的第二硅鍺層生成第二硅鍺氧化 物層，并且所述方法還包括：在所述氧化步驟之后，以退火溫度執(zhí)行退火，其中，所述退火溫 度高于所述第二硅鍺氧化物層的軟化溫度并低于氧化硅的軟化溫度。

【專利附圖】

【附圖說明】
[0024] 為了更好地理解實施例及其優(yōu)點，現(xiàn)在將結(jié)合附圖所進行的以下描述作為參考， 其中：
[0025] 圖1A至圖II是根據(jù)一些示例性實施例制造鰭式場效應(yīng)晶體管（FinFET)的中間 階段的截面圖和立體圖；
[0026] 圖2A至圖2C示出了根據(jù)替代示例性實施例制造 FinFET的中間階段的截面圖；
[0027] 圖3A至圖3C-2示出了根據(jù)替代示例性實施例制造 FinFET的中間階段的截面圖；
[0028] 圖4A至圖4B示出了根據(jù)替代示例性實施例制造 FinFET的中間階段的截面圖；
[0029] 圖5根據(jù)一些實施例示出了 SiGe層的百分比曲線及相應(yīng)的腐蝕速率曲線、氧化速 率曲線和氧化物粘度曲線；以及
[0030] 圖6至圖8示出了不同實施例中的鍺的百分比。

【具體實施方式】
[0031] 下面，詳細討論本發(fā)明實施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多 可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的概念。所討論的具體實施例僅僅示出制造和使用本 發(fā)明的具體方式，而不用于限制本公開的范圍。
[0032] 根據(jù)多種示例性實施例，提供了鰭式場效應(yīng)晶體管（FinFET)及其形成方法。示出 了根據(jù)一些實施例形成FinFETs的中間階段。本發(fā)明還討論了實施例的變型。縱觀多個視 圖和示例性實施例，相同參考編號用于標(biāo)示出相同的元件。
[0033] 圖1A至圖II為根據(jù)一些示例性實施例制造 FinFET的中間階段的截面圖和立體 圖。圖1A示出了襯底20的截面圖，其可為晶圓的一部分。襯底20可為半導(dǎo)體襯底，其還 可為硅襯底、硅碳襯底、絕緣體上硅襯底或由其它半導(dǎo)體材料形成的襯底。襯底20可輕摻 雜有P型雜質(zhì)或η型雜質(zhì)。
[0034] 硅鍺（SiGe)層22通過外延生長而在襯底20上方形成。因此，SiGe層22形成晶 體層。在一些實施例中，SiGe層22的鍺百分比（原子百分比）在約10%與約50%之間。然 而，應(yīng)當(dāng)理解，整個說明書中所列舉的值僅僅為實例，并且可以變更為不同值。
[0035] 根據(jù)一些實施例，SiGe層22為至少包括下層(部分)22A和上層(部分)22B的梯度 層，其中下層22A具有第一鍺百分比，上層22B具有高于第一鍺百分比的第二鍺百分比。在 一些實施例中，SiGe層22A的第一鍺百分比在約10%與約30%之間，而SiGe層22B的第二 鍺百分比在約30%與約60%之間。此外，第二鍺百分比與第一鍺百分比之間的差值可大于 約10%、20%、50%或更高。
[0036] 圖5示意性示出了層20、22和24的截面圖及相應(yīng)的鍺百分比曲線(第一幅圖)、蝕 刻速率曲線(第二幅圖)、氧化速率曲線(第三幅圖）和氧化物粘度曲線(第四幅圖）。在每條 曲線中，Y軸(水平高度）表示從襯底20中的一點開始所測量的高度。在所述示例性實例 中，如第一曲線所示，SiGe層22B具有基本一致的鍺百分比，其大于SiGe層22A所具有的 基本一致的鍺百分比。鍺百分比的變化影響SiGe層22的其它特性。如圖5中的第二曲線 所示，SiGe層22的蝕刻速率受百分比曲線的影響。通過使用合適的蝕刻劑，諸如HC1、HF、 HF-HN03、基于HF:H202:CH3C00H的溶液、基于鹵素氣體的等離子體、氣態(tài)酸性蒸氣（諸如HC1 蒸氣或HF蒸氣）等等，如圖5的第二曲線所示，SiGe層22中具有較高鍺百分比的部分(諸 如22B)相較于SiGe層22中具有較低鍺百分比的部分(諸如22A)可具有較高蝕刻速率。蝕 刻速率示出為相對值。
[0037] 此外，如圖5中的第三曲線所示，SiGe層22中具有較高鍺百分比的部分(諸如 22B)相較于SiGe層22中具有較低鍺百分比的部分(諸如22A)可具有較高氧化速率。氧化 速率示出為相對值。
[0038] 此外，如圖中的第四曲線所示，SiGe層22中具有較高鍺百分比的部分(諸如22B) 相較于SiGe層22中具有較低鍺百分比的部分(諸如22A)可具有較低粘度或較低軟化溫 度。粘度值示出為相對值并由溫度表示(此后稱作軟化溫度)。某區(qū)域(諸如SiGe層）的軟 化溫度為相應(yīng)的SiGe層在高于該溫度時會變軟(至少部分液化）的溫度。較高軟化溫度意 味著相應(yīng)的氧化物需要較高溫度來進行軟化，反之亦然。當(dāng)在高溫下退火時，具有較低軟化 溫度的氧化物相較于具有較高軟化溫度的氧化物變得更軟。因此，當(dāng)在SiGe層22退火期 間升高溫度時，具有較高鍺百分比的SiGe層22B首先被軟化，而具有較低鍺百分比的SiGe 層22A還未被軟化。當(dāng)溫度進一步升高時，SiGe層22A同樣被軟化，而SiGe層22B會被更 大程度地軟化。
[0039] 圖6、圖7和圖8示出了 SiGe層22A和SiGe層22B (圖1A)的一些示例性鍺百分 比曲線。在圖6、圖7和圖8的每一個之中，SiGe層22B的鍺百分比均高于SiGe層22A的 鍺百分比。在圖6中，SiGe層22A具有一致的鍺百分比，而SiGe層22B具有連續(xù)地梯度 式增加的鍺百分比。在圖7中，SiGe層22B包括層22B1和位于其上方的層22B2,其中，層 22B1具有連續(xù)地梯度式增加的鍺百分比，而層22B2具有一致的鍺百分比。在圖8中，SiGe 層22B包括層22B1、位于層22B1上方的層22B2及位于層22B2上方的層22B3。層22B1具 有逐漸增加的鍺百分比。層22B2具有一致的鍺百分比，而層22B3具有逐漸減小的鍺百分 比。
[0040] 再次參照圖1A，硅層24通過外延生長而在SiGe層22上方形成。在一些實施例 中，硅層24不含鍺，或者為基本不含鍺的基本純凈的硅層，例如鍺百分比低于1%的硅層。硅 層24可摻雜有諸如硼、砷等的p型雜質(zhì)或η型雜質(zhì)。
[0041] 參照圖1Β，執(zhí)行蝕刻步驟以蝕刻硅層24、SiGe層22和襯底20,從而形成溝道26。 該蝕刻過程可使用采取各向異性蝕刻方法的干蝕刻步驟執(zhí)行，以便溝道26的側(cè)壁基本垂 直。
[0042] 接下來，如圖1C-1所示，可為淺溝道隔離（STI)區(qū)的隔離區(qū)28在溝道26 (圖1B) 中形成。該形成過程可包括使用介電層填充溝道26并執(zhí)行化學(xué)機械研磨（CMP)以使介電 材料的頂面與硅層24的頂面平齊。然后使STI區(qū)28凹陷。由此產(chǎn)生的STI區(qū)28的頂面 28A可低于硅鍺層22的頂面。在一些實施例中，頂面28A可高于、平齊于或低于硅鍺層22 的底面。在整個說明書中，硅層24和硅鍺層22中高于STI區(qū)28的頂面28A的部分此后稱 作鰭狀物30。
[0043] 圖1C-2示出了圖1C-1的結(jié)構(gòu)的立體圖，其中，圖1C-1中的截面圖可通過包括圖 1C-2中的線1C-1 一 1C-1的平面獲得。
[0044] 參照圖1D-1和圖1D-2,分別為立體圖和截面圖，形成了偽柵極32和間隔件33。例 如，偽柵極32可由多晶硅制成，盡管還可使用其它材料。在一些實施例中，偽柵極32具有 包括多個層的復(fù)合結(jié)構(gòu)，并可例如包括作為底層（未示出）的氮化硅層和/或氧化硅層以及 位于底層上方的頂層（未示出），其中，頂層可例如為多晶硅層。偽柵極32具有高于半導(dǎo)體 鰭狀物30的頂層的頂面32A。偽柵極32的形成可包括形成毯式偽柵極層、執(zhí)行CMP以平坦 化毯式偽柵極層的頂面并且圖案化毯式偽柵極層。毯式層的剩余部分為偽柵極32。偽柵極 32覆蓋半導(dǎo)體鰭狀物30的中間部分30B，而并不覆蓋半導(dǎo)體鰭狀物30的相對端部分30A。 偽柵極32的縱向?qū)嵸|(zhì)上垂直于半導(dǎo)體鰭狀物30的縱向。在一些實施例中，間隔件33在偽 柵極32的側(cè)壁上形成。
[0045] 圖1D-2示出了圖1D-1中結(jié)構(gòu)的截面圖，其中，該截面圖可通過包括圖1D-1中的 線1D-2 - 1D-2的平面獲得。在一些實施例中，在偽柵極32和間隔件33形成之后，蝕刻鰭 狀物30的暴露部分以形成凹槽，隨后通過外延生長在凹槽中植入半導(dǎo)體材料以形成外延 生長區(qū)域34。在一些實施例中，外延生長區(qū)域34包括硅、硅化磷等，并重摻雜有諸如含磷 物的η型雜質(zhì)。還可以執(zhí)行植入操作以摻雜硅層24的暴露部分(在鰭狀物的部分30A中）， 從而形成源極和漏極區(qū)域34 (此后稱作源/漏極區(qū)域)，其可具有濃度在約lE19/cm3與約 lE21/cm3之間的η型雜質(zhì)。盡管圖1D-1示出源/漏極34的側(cè)壁為直立的，但它們還可為 傾斜的。例如，源/漏極34的截面圖可為鏟形。原始鰭狀物材料中位于柵極和柵極間隔件 結(jié)構(gòu)外側(cè)的部分可在外延生長步驟之前移除。
[0046] 圖1Ε示出了形成層間介電層（ILD)36之后的結(jié)構(gòu)的立體圖。ILD36由介電材料 形成，諸如磷硅玻璃（PSG)、硼硅酸鹽玻璃（BSG)、摻硼磷硅玻璃（BPSG)等?？蓤?zhí)行CMP以使 ILD36的頂面與偽柵極32的頂面平齊。因此，源/漏極區(qū)域34埋于ILD36下方。
[0047] 接下來，如圖1F所示，通過蝕刻步驟移除偽柵極32,以便在ILD36中形成凹槽38。 半導(dǎo)體鰭狀物30的中間部分30B暴露于凹槽38中。在偽柵極32為復(fù)合柵極的實施例中， 偽柵極32的底層(諸如氮化硅層）在蝕刻偽柵極32的頂層(諸如多晶硅層）時可用作蝕刻 終止層。偽柵極32的底層可在移除偽柵極32的頂層之后移除。
[0048] 隨后示出的圖1G至圖II是通過包含圖1F中的線CW-CW的同一平面獲得的。另 外聲明，圖1G至圖II中的截面圖沿溝道寬度方向并橫跨所產(chǎn)生的FinFET的溝道截面。參 照圖1G，執(zhí)行蝕刻步驟。在一些實施例中，蝕刻劑從HF、HF-HN0 3、基于HF: H202: CH3C00H的 溶液、基于鹵素氣體的等離子體、氣態(tài)酸性蒸氣(諸如HC1蒸氣或HF蒸氣)等等中進行選擇。 該蝕刻過程是各向同性的。由于SiGe層22B相較于SiGe層22A具有較高鍺百分比，如圖5 所示，SiGe層22B的蝕刻速率高于SiGe層22A的蝕刻速率。因此，在蝕刻步驟之后，SiGe 層22B的寬度W1小于SiGe層22A的寬度W2。在一些實施例中，W1/W2的比值在約0. 3與 約0.9之間。盡管圖1G示出剩余的SiGe層22A的拐角為銳角，但它們實際上可為圓角。在 SiGe層22A和SiGe層22B的蝕刻過程中，硅層24也被蝕亥lj。然而，硅層24的蝕刻速率遠 低于SiGe層22的蝕刻速率。例如，硅層24的蝕刻速率可約為SiGe層22的1/30。因此， 當(dāng)對SiGe層22進行蝕刻處理時，硅層24的外形基本上未被改變。
[0049] 參照圖1H，執(zhí)行氧化反應(yīng)，以便氧化SiGe層22。硅層24同樣被部分氧化。然而， 硅層24的氧化速率遠低于(有時為1/30) SiGe層22的氧化速率。因此在硅層24的表面 上產(chǎn)生的氧化物非常薄(其可具有小于約10 A的厚度）并且未在本文中示出。該氧化反應(yīng) 可使用氧化爐、通過將相應(yīng)的晶片暴露于氧氣中、并在氧化溫度例如在約500°C與約600°C 之間的情況下執(zhí)行。可選地，該氧化反應(yīng)可為在低溫下(例如，在約20°C與25°C之間）執(zhí)行 的化學(xué)氧化，例如使用過氧化氫（H 202)溶液。因此，形成了硅鍺氧化物（SiGeOx)區(qū)域40,其 中，χ表示硅鍺氧化物區(qū)域40中的氧含量可以不同。在產(chǎn)生的結(jié)構(gòu)中，SiGeO x區(qū)域40包括 下部40A和上部40B。上部40B相較于下部40A可具有較高鍺百分比。此外，上部40B的 寬度W1'小于下部40A的寬度W2'。在一些實施例中，WP /W2'的比值可在約0. 3與約 0. 9之間。此外，SiGeOx區(qū)域40可包括區(qū)域40C，其具有大于寬度W2'的寬度W3'，其中， 區(qū)域40C低于STI區(qū)域28的頂面28A。
[0050] 圖11示出了柵極介電層42及其上的柵電極44的形成。柵極介電層42和柵電極44 的形成可包括采用共形沉積法形成毯式柵極介電層、采用共形沉積法形成毯式（blanket) 柵電極并圖案化柵極介電層和毯式柵電極層。柵極介電層42可包括氧化硅薄層。柵極介 電層42還可包括由高k介電材料(諸如氧化鉿、氧化鋯等）形成的高k介電層。Hf、Al、La、 Lu、Zr、Be、Mg等的其他氧化物和/或氮化物也可在柵極介電層42中使用。在一些實施例 中，柵極介電層42在硅層24的底面下方延伸并與其接觸，因此，相應(yīng)的FinFET的溝道延伸 至硅層24的底面。
[0051] 柵電極44可包括Ti、Ta、W、Mo、Ru、Pt、Co、Ni、Pd、A1或它們的合金，或包括諸如 TiN、TaC或TaN的復(fù)合金屬。FinFET46因此形成，其包括位于硅層24中的溝道、柵極介電 層42、柵電極44和源/漏極區(qū)域34(圖ID-2)。FinFET46的溝道包括硅層24的頂面部分、 側(cè)壁表面部分和底面部分。
[0052] 參照圖II，形成由此產(chǎn)生的FinFET的溝道的硅層24通過SiGeOx區(qū)域40與襯底 20間隔開。在用于形成SiGeO x區(qū)域40(圖II)的SiGe層22的氧化反應(yīng)中，SiGeOx區(qū)域40 的體積大于SiGe層22的體積。因此，會在相應(yīng)的溝道(硅層24)中產(chǎn)生拉伸應(yīng)變。由于蝕 刻SiGeO x區(qū)域40 (圖II)導(dǎo)致其上部的寬度減小，因此減小了推升（pushing up)硅層24 的垂直應(yīng)變，而同時保持溝道長度方向上(在源極-漏極方向上)的橫向應(yīng)變(在源極-漏極 區(qū)域)。由于期望存在橫向應(yīng)變而不期望存在垂直應(yīng)變，因此可在不影響期望應(yīng)變的情況下 減小所不期望存在的應(yīng)變。
[0053] 圖2A至圖2C示出了根據(jù)替代實施例形成FinFET的中間階段的截面圖。除SiGe 層的上部被完全移除而非薄化之外，這些實施例與圖1A至圖II中的實施例類似。除另有 規(guī)定之外，這些實施例中的部件的材料和形成方法與圖1A至圖II中所示實施例中由相同 附圖標(biāo)號表示的相同部件基本相同。關(guān)于圖2A至圖2C中所示部件的形成過程和材料因此 可參照圖1A至圖II中對所示實施例的描述。
[0054] 這些實施例的初始步驟與圖1A至圖1F中所示步驟基本相同。接下來,參照圖2A, 執(zhí)行蝕刻步驟。在一些實施例中，蝕刻劑從HF、HF-HN0 3、基于HF:H202: CH3C00H的溶液、基于 鹵素氣體的等離子體、氣態(tài)酸性蒸氣(諸如HC1蒸氣或HF蒸氣）等等中進行選擇。該蝕刻 過程是各向同性的。由于SiGe層22B相較于SiGe層22A具有較高鍺百分比，如圖5所示， SiGe層22B的蝕刻速率高于SiGe層22A的蝕刻速率。因此，在蝕刻步驟之后，SiGe層22B 被完全移除，而SiGe層22A仍具有部分剩余。盡管圖2A示出剩余的SiGe層22A的拐角為 銳角，但它們實際上可為圓角。
[0055] 作為蝕刻的結(jié)果，形成了間隙48以將硅層24與SiGe層22A分隔開。懸浮的硅層 24實際上由源/漏極區(qū)域34 (圖1D-2)進行支撐，并因此不會下落。在一些實施例中，間 隙48的垂直厚度在約lnm與約20nm之間，然而還可采用不同的值。
[0056] 接下來，參照圖2B，執(zhí)行氧化步驟以氧化SiGe層22A，從而形成5丨66〇 !￡區(qū)域40。 該氧化反應(yīng)可采用與圖II中的工藝基本相同的方法來執(zhí)行，其詳細過程不在本文中重復(fù) 描述。由于氧化反應(yīng)之后SiGeO x區(qū)域40的體積增加至超過SiGe層22A的體積，因此圖2A 中的間隙48消失了，并且SiGeOx區(qū)域40的頂面與硅層24的底面相接觸。在由此產(chǎn)生的 結(jié)構(gòu)中，SiGeO x區(qū)域40可仍舊向硅層24施加垂直應(yīng)變以推升硅層24。應(yīng)當(dāng)理解，間隙48 的厚度T1 (圖2A)影響垂直應(yīng)變，厚度T1越大，垂直應(yīng)變越小。在一些實施例中，5166〇!￡可 并不完全填充間隙48,因此在SiGeO x區(qū)域40與硅層24之間仍存在間隙。
[0057] 圖2C示出了柵極介電層42與柵電極44的形成，以便形成FinFET46。FinFET46的 源/漏極區(qū)域34在圖1D-2中示出。柵極介電層42與柵電極44的細節(jié)與圖II中基本相 同，并因此不在本文中重復(fù)描述。在這些實施例中，由于在SiGe層與其上面的硅層之間形 成了間隙(可形成FinFET的溝道區(qū)域)，因此可在不影響水平應(yīng)變的情況下減小垂直應(yīng)變。
[0058] 圖3A至圖3C-2示出了根據(jù)替代實施例的FinFET的形成。除SiGe層的氧化反應(yīng) 過程中，其外部被氧化而其內(nèi)部保持不被氧化之外，這些實施例與圖2A至圖2C中的實施例 類似。這些實施例的初始步驟與圖1A至圖1F中所示步驟基本相同。接下來，參照圖3A， 蝕刻SiGe層22B (圖1C-1)以形成圖3A中的間隙48。在間隙48形成之后，如圖3B所示， SiGe層22A被氧化以形成SiGeOx區(qū)域40。該氧化反應(yīng)可采用與圖1H中的工藝基本相同 的工藝執(zhí)行，其詳細過程不在本文中重復(fù)描述。在氧化反應(yīng)中，上述工藝是可控的，以便氧 化SiGe層22A的外部，而保持其內(nèi)部不被氧化。因此，SiGeO x區(qū)域40包括位于剩余SiGe 層22A的相對側(cè)上的部分和位于剩余SiGe層22A上方的部分。
[0059] 圖3C-1示出了柵極介電層42與柵電極44的形成，以便形成FinFET46。FinFET46 的源/漏極區(qū)域34與在圖1D-2中示出的源/漏極區(qū)域34相同。柵極介電層42與柵電極 44的細節(jié)與圖II中基本相同，并因此不在本文中重復(fù)描述。此外，在這些實施例中，由于 在SiGe層與其上面的硅層之間形成了間隙(可形成FinFET的溝道區(qū)域)，因此可在不影響 水平應(yīng)變的情況下減小垂直應(yīng)變。
[0060] 圖3C-2示出了 FinFET46的截面圖，其中，該截面圖可通過包括圖3C-1中的線 3C-2 - 3C-2的平面獲得。圖中示出剩余的SiGe層22A和SiGeOx區(qū)域40從源極側(cè)的半導(dǎo) 體材料延伸至漏極側(cè)的半導(dǎo)體材料。因此，剩余的SiGe層22A和SiGeO x區(qū)域40可與源極 和漏極區(qū)域34物理互連。
[0061] 圖4A和圖4B示出了根據(jù)替代實施例的FinFET的形成。除SiGe層在氧化反應(yīng)之 前未被蝕刻并執(zhí)行退火以吸收垂直應(yīng)變之外，這些實施例與圖1A至圖II中的實施例類似。 這些實施例的初始步驟與圖1A至圖1F中所示步驟基本相同。接下來，參照圖4A，SiGe層 22A和SiGe層22B (圖1C-1)被氧化以形成SiGeOx區(qū)域40。SiGe層22A被氧化之后形成 SiGeOx區(qū)域40A。SiGe層22B被氧化之后形成SiGeO x區(qū)域40B。由于SiGe層22B相較于 SiGe層22A具有較高鍺百分比，因此SiGeOx區(qū)域40B相較于SiGeO x區(qū)域40A具有較高鍺 百分比。該氧化反應(yīng)可采用與圖1H中的工藝基本相同的工藝執(zhí)行，其詳細過程不在本文中 重復(fù)描述。作為氧化反應(yīng)的結(jié)果，SiGeO x區(qū)域40B的寬度W1'與SiGeOx區(qū)域40A的寬度 W2'大于硅層24的寬度W4,硅層24以遠小于SiGe層22的氧化速率的速率被氧化。由此 在硅層24的表面上生成的較薄氧化層并未示出。
[0062] 氧化反應(yīng)之后，執(zhí)行退火。退火過程在無氧環(huán)境下以較高溫度執(zhí)行。在一些實施 例中，退火過程在約450°C與約1KKTC之間的溫度下執(zhí)行。硅鍺氧化物可具有高于450°C 的軟化溫度。某區(qū)域的軟化溫度為相應(yīng)的區(qū)域以該溫度執(zhí)行退火時，硅鍺氧化物區(qū)域開始 軟化并部分液化的溫度。如果該區(qū)域以低于相應(yīng)的軟化溫度的溫度退火，則該區(qū)域不會軟 化。氧化鍺的軟化溫度高于約450°C，氧化硅的軟化溫度高于1100°C，硅鍺氧化物的軟化溫 度在約450°C與約1KKTC之間。具有較高鍺百分比的硅鍺氧化物相較于具有較低鍺百分比 的硅鍺氧化物具有較低軟化溫度。因此，通過選擇約450°C與約1KKTC之間的退火溫度， 可軟化SiGeO x區(qū)域40。此外，可選擇退火溫度以便SiGeOx區(qū)域40B的軟化程度明顯大于 SiGeOx區(qū)域40A的軟化程度。應(yīng)當(dāng)意識到，如圖5所示，硅鍺氧化物的軟化溫度與鍺百分比 相關(guān)。因此，退火溫度至少高于SiGeOx區(qū)域40B的軟化溫度，并可低于(盡管其還可等于或 大于)SiGeOx區(qū)域40A的軟化溫度。表格1示出了 SiGeOx區(qū)域的大致軟化溫度，其中，可參 照表格1和SiGeOx區(qū)域40B的鍺百分比得出期望的退火溫度。
[0063] 表格 1
[0064]

【權(quán)利要求】
1. 一種器件，包括： 襯底；以及 鰭式場效應(yīng)晶體管（FinFET)，包括： 位于所述襯底之上的半導(dǎo)體層，所述半導(dǎo)體層形成所述FinFET的溝道； 位于所述襯底之上的第一硅鍺氧化物層，所述第一硅鍺氧化物層具有第一鍺百分比； 位于所述第一硅鍺氧化物層之上的第二硅鍺氧化物層，所述第二硅鍺氧化物層具有高 于所述第一鍺百分比的第二鍺百分比； 位于所述半導(dǎo)體層的側(cè)壁和頂面上的柵極介電層；和 位于所述柵極介電層之上的柵電極。
2. 根據(jù)權(quán)利要求1所述的器件，其中，所述第一硅鍺氧化物層具有第一寬度，并且所述 第二硅鍺氧化物層具有小于所述第一寬度的第二寬度。
3. 根據(jù)權(quán)利要求1所述的器件，其中，所述柵極介電層包括位于所述半導(dǎo)體層的底面 下方并與所述半導(dǎo)體層的底面相接觸的部分。
4. 根據(jù)權(quán)利要求1所述的器件，其中，所述第一硅鍺氧化物層的寬度和所述第二硅鍺 氧化物層的寬度大于對應(yīng)的所述半導(dǎo)體層的寬度，其中所述第一硅鍺氧化物層的寬度、所 述第二硅鍺氧化物層的寬度和所述半導(dǎo)體層的寬度沿著所述FinFET的溝道寬度方向進行 測量。
5. 根據(jù)權(quán)利要求4所述的器件，其中，所述第一硅鍺氧化物層的邊緣、所述第二硅鍺氧 化物層的邊緣和所述半導(dǎo)體層的邊緣基本上是直的且垂直的。
6. 根據(jù)權(quán)利要求1所述的器件，其中，所述柵極介電層在所述第一硅鍺氧化物層的側(cè) 壁上和所述第二硅鍺氧化物層的側(cè)壁上延伸。
7. 根據(jù)權(quán)利要求1所述的器件，其中，所述半導(dǎo)體層包含硅并基本上不含鍺。
8. -種器件，包括： 襯底；以及 鰭式場效應(yīng)晶體管（FinFET)，包括： 位于所述襯底之上的第一硅鍺氧化物層，所述第一硅鍺氧化物層具有第一鍺百分比， 并且所述第一硅鍺氧化物層具有第一寬度； 位于所述第一硅鍺氧化物層之上的第二硅鍺氧化物層，所述第二硅鍺氧化物層具有高 于所述第一鍺百分比的第二鍺百分比，并且所述第二硅鍺氧化物層具有小于所述第一寬度 的第二寬度，所述第一寬度和所述第二寬度均沿著所述FinFET的溝道寬度方向進行測量； 位于所述第二硅鍺氧化物層之上的硅層，所述硅層形成所述FinFET的溝道； 位于所述硅層的側(cè)壁和頂面上的柵極介電層；和 位于所述柵極介電層之上的柵電極。
9. 根據(jù)權(quán)利要求8所述的器件，其中，所述硅層包括位于所述硅層的相對側(cè)的第一邊 緣，所述第一硅鍺氧化物層包括位于所述第一硅鍺氧化物層的相對側(cè)的第二邊緣，并且所 述第二邊緣相對于所述第一邊緣朝向所述硅層的中心線凹陷。
10. -種方法，包括： 執(zhí)行第一外延生長以在襯底之上形成第一娃鍺層； 執(zhí)行第二外延生長以在所述第一硅鍺層之上形成第二硅鍺層； 執(zhí)行第三外延生長以在所述第二硅鍺層之上形成基本不含鍺的硅層； 氧化所述第一硅鍺層以形成第一硅鍺氧化物層； 在所述硅層的頂面和側(cè)壁上形成柵極介電層，其中，所述柵極介電層在所述第一硅鍺 氧化物層的側(cè)壁上延伸；以及 在所述柵極介電層之上形成柵電極。
【文檔編號】H01L29/78GK104218083SQ201310381537
【公開日】2014年12月17日 申請日期:2013年8月28日 優(yōu)先權(quán)日:2013年5月30日
【發(fā)明者】讓-皮埃爾·科林格, 江國誠, 張廣興, 吳志強, 王志豪, 卡洛斯·H.·迪亞茲 申請人:臺灣積體電路制造股份有限公司