半導(dǎo)體器件的制作方法
【專利摘要】本發(fā)明公開(kāi)了一種在一個(gè)封裝中層疊有多個(gè)半導(dǎo)體芯片的半導(dǎo)體器件中，將多個(gè)半導(dǎo)體芯片中的任何一個(gè)所產(chǎn)生的電壓作為電源電壓供給其它半導(dǎo)體芯片并可使其穩(wěn)定運(yùn)行的技術(shù)。本發(fā)明的主要一例是將2個(gè)芯片層疊，將焊盤(pán)A、B、C分別配置于各芯片并排的邊，將所述焊盤(pán)分別以金屬線wireA、B、C共同地連接。另一例為沿著與配置有焊盤(pán)A、B、C的邊不同的邊配置焊盤(pán)H及焊盤(pán)J，并通過(guò)金屬線wireHJ將芯片間接合連接。
【專利說(shuō)明】半導(dǎo)體器件
[0001]本申請(qǐng)是申請(qǐng)?zhí)枮?00910146106.1、申請(qǐng)日為2009年6月12日、發(fā)明名稱為“半
導(dǎo)體器件”的中國(guó)發(fā)明專利申請(qǐng)的分案申請(qǐng)。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明公開(kāi)了一種在一個(gè)封裝中層疊有多個(gè)半導(dǎo)體芯片的半導(dǎo)體器件中，將多個(gè)半導(dǎo)體芯片中的任何一個(gè)所產(chǎn)生的電壓作為電源電壓供給其它的半導(dǎo)體芯片并使其穩(wěn)定運(yùn)行的技術(shù)。
【背景技術(shù)】
[0003]兩個(gè)半導(dǎo)體芯片之間的關(guān)系，一般已知的有如下。
[0004]一個(gè)半導(dǎo)體芯片具有調(diào)整器電路，其被供給外部電源電壓，并輸出將外部電源電壓降壓后的內(nèi)部電源電壓(第I半導(dǎo)體芯片)。
[0005]另一個(gè)的半導(dǎo)體芯片則被供給所述內(nèi)部電源電壓作為動(dòng)作電源電壓(第2半導(dǎo)體芯片)。
[0006]此時(shí)，第I半導(dǎo)體芯片以高的電源電壓進(jìn)行動(dòng)作，例如可以以4?25V來(lái)進(jìn)行動(dòng)作。第2半導(dǎo)體芯片以比第I半導(dǎo)體芯片低的電源電壓進(jìn)行動(dòng)作，例如可以以1.4-3.6V來(lái)進(jìn)行動(dòng)作。
[0007]S卩，以半導(dǎo)體產(chǎn)品目錄所示的最大電壓值來(lái)進(jìn)行比較時(shí)，第I半導(dǎo)體芯片為最大電壓值比第2半導(dǎo)體芯片高的半導(dǎo)體芯片。
[0008]過(guò)去，第I半導(dǎo)體芯片與第2半導(dǎo)體芯片收容于不同的封裝中，經(jīng)由連接于半導(dǎo)體芯片的外部引腳，向兩個(gè)半導(dǎo)體芯片供給電源電壓。
[0009]但是，在電路板上并排搭載兩個(gè)封裝時(shí)，則存在需要很大安裝面積的問(wèn)題。
[0010]為了使安裝面積變小，已知有如下的【背景技術(shù)】。
[0011]在日本公開(kāi)特許公報(bào)特開(kāi)2005-183611號(hào)公報(bào)(專利文獻(xiàn)I)中，記載有關(guān)于多芯片型半導(dǎo)體器件的技術(shù)，為將設(shè)于外部的調(diào)整器電路內(nèi)置于芯片，并在I個(gè)封裝中將2個(gè)芯片并排裝載(平放)。
[0012]可將2個(gè)芯片并排收容于一個(gè)封裝，與將2個(gè)封裝并排安裝相比，可減少安裝面積，即可使封裝尺寸變小。該文獻(xiàn)雖記載了在I個(gè)封裝內(nèi)平放2個(gè)芯片的技術(shù)，但是并沒(méi)有充分的記載通過(guò)I個(gè)封裝化而使調(diào)整器電路更加穩(wěn)定地動(dòng)作的技術(shù)。
[0013]另外，作為安裝方法，使封裝尺寸更小的技術(shù)一般被認(rèn)為是芯片層疊技術(shù)。
[0014]但是，在本次的【背景技術(shù)】調(diào)查中，并未發(fā)現(xiàn)著重于層疊時(shí)使調(diào)整器電路穩(wěn)定地動(dòng)作的技術(shù)文獻(xiàn)。
[0015]另一方面，在本次的【背景技術(shù)】調(diào)查中，找到了記載關(guān)于使調(diào)整器電路的動(dòng)作穩(wěn)定化的電路及半導(dǎo)體器件的技術(shù)的專利第3732884號(hào)(專利文獻(xiàn)2)。
[0016]但是，該文獻(xiàn)僅記載關(guān)于在I芯片內(nèi)的調(diào)整器電路的穩(wěn)定化技術(shù)。并未記載在有多個(gè)芯片及層疊所述芯片的構(gòu)造中，使調(diào)整器電路穩(wěn)定地動(dòng)作的技術(shù)。[0017]《專利文獻(xiàn)I》
[0018]日本公開(kāi)特許公報(bào)特開(kāi)2005-183611號(hào)公報(bào)
[0019]《專利文獻(xiàn)2》
[0020]專利第3732884 號(hào)

【發(fā)明內(nèi)容】

[0021]本發(fā)明的目的在于提供一種在多個(gè)半導(dǎo)體芯片層疊于同一封裝的半導(dǎo)體器件中，可將多個(gè)半導(dǎo)體芯片中的任何一個(gè)所產(chǎn)生的電壓作為其它的半導(dǎo)體芯片的電源電壓，且可穩(wěn)定動(dòng)作的技術(shù)。
[0022]于本案所公開(kāi)的技術(shù)中，其中一實(shí)施例如下。即，關(guān)于本發(fā)明的半導(dǎo)體器件，包括:第I半導(dǎo)體芯片，其具有包括第I邊的4個(gè)邊，并在主面設(shè)有焊盤(pán)；第2半導(dǎo)體芯片，其具有包括第2邊的4個(gè)邊，并在主面設(shè)有焊盤(pán)，上述第I邊與上述第2邊并排層疊于上述第I半導(dǎo)體芯片的主面上，且各主面朝向同一方向；封裝體，將上述第I半導(dǎo)體芯片及上述第2半導(dǎo)體芯片進(jìn)行封裝；及多個(gè)外部引腳，連接于上述焊盤(pán)，且引腳的一部分露出在上述封裝體的外部。上述第I半導(dǎo)體芯片包括:外部電源輸入焊盤(pán)，由上述外部引腳供給外部電源電壓；調(diào)整器電路，電連接于上述外部電源輸入焊盤(pán)，按照參考電壓及與該參考電壓比較的輸入電壓以生成將上述外部電源電壓降壓后的內(nèi)部電源電壓；內(nèi)部電源電壓輸出焊盤(pán)，電連接于上述調(diào)整器電路，并輸出上述內(nèi)部電源電壓；及監(jiān)測(cè)器焊盤(pán)，電連接于輸入有上述輸入電壓的上述調(diào)整器電路的輸入部。上述第2半導(dǎo)體芯片包括:內(nèi)部電源輸入焊盤(pán)，由上述內(nèi)部電源電壓輸出焊盤(pán)輸入上述內(nèi)部電源電壓；上述內(nèi)部電源電壓輸出焊盤(pán)及上述監(jiān)測(cè)器焊盤(pán)，沿著上述第I半導(dǎo)體芯片的上述第I邊配置，上述內(nèi)部電源輸入焊盤(pán)，沿著上述第2半導(dǎo)體芯片的上述第2邊配置，上述監(jiān)測(cè)器焊盤(pán)與上述內(nèi)部電源電壓輸出焊盤(pán)和上述內(nèi)部電源輸入焊盤(pán)的連接路徑間電 連接，或經(jīng)由上述內(nèi)部電源輸入焊盤(pán)與上述內(nèi)部電源電壓輸出焊盤(pán)電連接。另外，上述第I半導(dǎo)體芯片具有:第I信號(hào)焊盤(pán)，沿著與上述第I邊不同的邊，與上述第2半導(dǎo)體芯片之間收發(fā)信號(hào)；上述第2半導(dǎo)體芯片具有--第2信號(hào)焊盤(pán)，沿著與配置上述第I信號(hào)焊盤(pán)的邊并排的邊，并與上述第I信號(hào)焊盤(pán)電連接。
[0023]在本案所公開(kāi)的發(fā)明中，對(duì)于解決上述課題的手段所示的一實(shí)施例可得到的效果簡(jiǎn)單說(shuō)明如下。
[0024]即，通過(guò)將上述芯片作成層疊構(gòu)造，可減少因第I信號(hào)焊盤(pán)與第2信號(hào)焊盤(pán)之間所進(jìn)行的信號(hào)收發(fā)所產(chǎn)生的噪聲對(duì)內(nèi)部電源電壓的影響。
[0025]附圖的簡(jiǎn)單i兌明
[0026]圖1是本發(fā)明實(shí)施方式I的半導(dǎo)體器件的功能框圖。
[0027]圖2是本發(fā)明實(shí)施方式I的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0028]圖3是本發(fā)明實(shí)施方式I的半導(dǎo)體器件的封裝構(gòu)造的剖面圖。(a)是圖2的A-A'的剖面圖。(b)是圖2的B-B'的剖面圖。
[0029]圖4是表示本發(fā)明實(shí)施方式I的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容。
[0030]圖5是表示本發(fā)明實(shí)施方式I的半導(dǎo)體器件的比較部的等價(jià)電路的詳細(xì)內(nèi)容。
[0031]圖6是表示本發(fā)明實(shí)施方式I的半導(dǎo)體器件的帶隙電路的一例。[0032]圖7是圖2所示本發(fā)明實(shí)施方式I的半導(dǎo)體器件的封裝構(gòu)造的平面圖的比較例的詳細(xì)內(nèi)容圖。
[0033]圖8是表示圖2及圖7的等價(jià)電路的詳細(xì)內(nèi)容圖。(a)是表示圖7的等價(jià)電路的詳細(xì)內(nèi)容圖。(b)是表示圖2的等價(jià)電路的詳細(xì)內(nèi)容圖。
[0034]圖9是表示信號(hào)區(qū)域與電源區(qū)域并排于同一邊時(shí)的詳細(xì)內(nèi)容圖。
[0035]圖10是表示相對(duì)于配置有電源區(qū)域的邊，將信號(hào)區(qū)域配置于不同的邊的例子的詳細(xì)內(nèi)容。(a)是表示將信號(hào)區(qū)域配置于與配置有電源區(qū)域的邊交叉的邊的例子的詳細(xì)內(nèi)容。(b)是表示將信號(hào)區(qū)域配置于與配置有電源區(qū)域的邊相對(duì)的邊的例子的詳細(xì)內(nèi)容。
[0036]圖11是表示相對(duì)于配置有電源區(qū)域的邊，將信號(hào)區(qū)域配置于不同的邊且與圖10不同例的詳細(xì)內(nèi)容。
[0037]圖12是表示調(diào)整器電路、第1-1內(nèi)部電路及第1-2內(nèi)部電路，分別連接于金屬布線的詳細(xì)內(nèi)容。(a)是表示調(diào)整器電路、第1-1內(nèi)部電路及第1-2內(nèi)部電路，共同地連接于焊盤(pán)的圖。(b)是表示將連接調(diào)整器電路的焊盤(pán)，與連接第1-1內(nèi)部電路及第1-2內(nèi)部電路的焊盤(pán)分開(kāi)設(shè)置的圖。
[0038]圖13是表示本發(fā)明實(shí)施方式2的半導(dǎo)體器件的引線引腳與第I金屬線、第2金屬線及第3金屬線的連接部的放大圖。(a)是表示第3金屬線與引線引腳的第3連接點(diǎn)，比第2金屬線的第2連接點(diǎn)更靠近第I金屬線的第I連接點(diǎn)的位置的狀態(tài)圖。(b)是表示第3金屬線與引線引腳的第3連接點(diǎn)，在于第I連接點(diǎn)與第2連接點(diǎn)之間的位置的狀態(tài)。
[0039]圖14是表示在于本發(fā)明實(shí)施方式3的半導(dǎo)體器件的降壓開(kāi)關(guān)部的PMOS晶體管及外圍部分的剖面的詳細(xì)內(nèi)容圖。
[0040]圖15是表示在于本發(fā)明實(shí)施方式3的半導(dǎo)體器件的降壓開(kāi)關(guān)部的PMOS晶體管及外圍部分的布局的詳細(xì)內(nèi)容圖。
[0041]圖16是表示本發(fā)明實(shí)施方式4的半導(dǎo)體器件的焊盤(pán)與多個(gè)第2內(nèi)部電路的連接圖。(a)是表示第2-1內(nèi)部電路與第2-2內(nèi)部電路連接于焊盤(pán)，且在焊盤(pán)與第2-2內(nèi)部電路之間連接有焊盤(pán)X的圖。(b)是表示第2-1內(nèi)部電路、第2-2內(nèi)部電路、第2-3內(nèi)部電路及第2-4內(nèi)部電路共同地連接于焊盤(pán)的圖。
[0042]圖17是本發(fā)明實(shí)施方式5的半導(dǎo)體器件的引線引腳與第I金屬線、第2金屬線及第3金屬線的連接部的放大圖。(a)是表示第I焊盤(pán)及第3焊盤(pán)，分別以多個(gè)第I金屬線及第3金屬線與引線引腳連接的狀態(tài)圖。(b)是表示多個(gè)第I焊盤(pán)及第3焊盤(pán)分別以多個(gè)第I金屬線及第3金屬線與引線引腳連接的狀態(tài)圖。
[0043]圖18是表示本發(fā)明實(shí)施方式6的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容圖。
[0044]圖19是表示本發(fā)明實(shí)施方式7的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容圖。
[0045]圖20是表示本發(fā)明實(shí)施方式8的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容圖。
[0046]圖21是表示本發(fā)明實(shí)施方式9的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容圖。
[0047]圖22是本發(fā)明實(shí)施方式10的半導(dǎo)體器件的封裝構(gòu)造的平面圖。[0048]圖23是本發(fā)明實(shí)施方式10的半導(dǎo)體器件的封裝構(gòu)造的剖面圖。(a)是圖22的A-A'的剖面圖。(b)是圖22的B-B'的剖面圖。
[0049]圖24是表示圖22的平面圖的比較例的詳細(xì)內(nèi)容圖。
[0050]圖25是表示在焊盤(pán)配置于第2半導(dǎo)體芯片的第I長(zhǎng)邊時(shí)，第I焊盤(pán)、第2焊盤(pán)的外圍部分的放大圖。
[0051]圖26是表示并非將調(diào)整器電路配置于第2半導(dǎo)體芯片之下，而配置在不與第2半導(dǎo)體芯片重迭的區(qū)域時(shí)的圖。
[0052]圖27是在調(diào)整器電路上重迭第2半導(dǎo)體芯片時(shí)，重迭在降壓開(kāi)關(guān)部以外的區(qū)域做層疊時(shí)的圖。
[0053]圖28是表不一般的輸入/輸出電路的一例的詳細(xì)內(nèi)容圖。
[0054]圖29是表示本發(fā)明實(shí)施方式11的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0055]圖30是表示本發(fā)明實(shí)施方式12的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0056]圖31是表示本發(fā)明實(shí)施方式13的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0057]圖32是表示本發(fā)明實(shí)施方式13的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容圖。
[0058]圖33是表示AFE與MCU的電池電壓控制系統(tǒng)的詳細(xì)內(nèi)容的電路框圖。
[0059]圖34是表示本發(fā)明實(shí)施方式14的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0060]圖35是表示本發(fā)明實(shí)施方式14的半導(dǎo)體器件的封裝構(gòu)造的剖面圖。(a)是圖34的A-A'的剖面圖。(b)是圖34的B-B'的剖面圖。
[0061]圖36是表示本發(fā)明實(shí)施方式15的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0062]圖37是表示本發(fā)明實(shí)施方式15的半導(dǎo)體器件的封裝構(gòu)造的剖面圖。(a)是圖36的A-A'的剖面圖。(b)是圖36的B-B'的剖面圖。
[0063]符號(hào)的說(shuō)明
[0064]A、B、C、D、E、F、G、H、J焊盤(pán)
[0065]S、V、X、BP1、BP2焊盤(pán)
[0066]Ball焊錫球
[0067]Cap電容器
[0068]chipl第I半導(dǎo)體芯片
[0069]chip2第2半導(dǎo)體芯片
[0070]c ire I內(nèi)部電路
[0071]circl-Ι內(nèi)部電路
[0072]circl-2內(nèi)部電路
[0073]circ2內(nèi)部電路
[0074]circ2-l內(nèi)部電路
[0075]circ2-2內(nèi)部電路
[0076]circ2-3內(nèi)部電路
[0077]circ2-4部電路
[0078]circ3內(nèi)部電路
[0079]cornerI角[0080]corner2角
[0081]CS定電流源
[0082]extVcc外部電源電壓
[0083]filml、film2接著膜
[0084]GND接地電壓(接地極)
[0085]ifD漏極電極的接觸部
[0086]if S源極電極的接觸部
[0087]IN輸入部
[0088]inter內(nèi)插器襯底
[0089]intVcc、intVcc2內(nèi)部電源電壓
[0090]Lac、Lbc、Lda、Lsv、tl、t2距離
[0091]La、Lv長(zhǎng)度
[0092]LD1、LD2觸點(diǎn)
[0093]Lead、VREGO、VREGl引線引腳
[0094]VREG2、Vcc、 Vss引線引腳
[0095]VDD、VDD2引線引腳
[0096]LP觸點(diǎn)焊盤(pán)
[0097]metal、metalA、metalB金屬布線
[0098]metalC、metalH、metalj金屬布線
[0099]metalV、metalG、metalX金屬布線
[0100]mold封裝體
[0101]NtrU Ntr2NMOS 晶體管
[0102]PKG封裝
[0103]pointA、pointB、pointC連接點(diǎn)
[0104]PowArea電源區(qū)域
[0105]Ptr 1、Ptr2、Ptr3PMOS 晶體管
[0106]R1、R2電阻
[0107]Ref比較部
[0108]Reg調(diào)整器電路
[0109]Reg2調(diào)整器電路
[0110]RvregURvdd導(dǎo)體電阻
[0111]RwireA> RwireB> RwireC布線電阻
[0112]S1、S2區(qū)域
[0113]secP第二焊盤(pán)
[0114]Sep壓部
[0115]SigArea信號(hào)區(qū)域
[0116]sigl、sig2、sig3、sig4信號(hào)引腳
[0117]Sff降壓開(kāi)關(guān)部
[0118]tab晶臺(tái)[0119]Vback輸入電壓
[0120]via通孔
[0121]Vmon監(jiān)測(cè)電壓
[0122]Vref參考電壓
[0123]wire> wireA> wireB金屬線
[0124]wireC、wireD、wireE金屬線
[0125]wireF、wireH、wirej金屬線
[0126]wireHJ> wireV> wireG金屬線
[0127]wireSub電路板上的布線
[0128]1L1、2L1第 I 長(zhǎng)邊
[0129]1L2、2L2第 2 長(zhǎng)邊
[0130]1SU2S1第 I 短邊
[0131]1S2、2S2第 2 短邊
【具體實(shí)施方式】
[0132]以下根據(jù)附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。為了說(shuō)明實(shí)施方式的所有圖中，原則上對(duì)具有同一功能的構(gòu)件采用同一符號(hào)，省略掉重復(fù)的說(shuō)明。另外，在除了需要特別說(shuō)明的以外，對(duì)具有同一或同樣的部分原則上不進(jìn)行重復(fù)說(shuō)明。
[0133](實(shí)施方式I)
[0134]圖1是本發(fā)明實(shí)施方式I的半導(dǎo)體器件的功能框圖。
[0135]如圖1所示，在第I半導(dǎo)體芯片chipl之上，層疊第2半導(dǎo)體芯片chip2，所述2個(gè)芯片收容于I個(gè)封裝PKG內(nèi)。
[0136]例如，第I半導(dǎo)體芯片chipl具有模擬電路，是進(jìn)行電源控制等的模擬芯片，第2半導(dǎo)體芯片chip2是控制所述模擬芯片，并進(jìn)行信息處理的微型計(jì)算機(jī)芯片。
[0137]第I半導(dǎo)體芯片chipl具有I個(gè)或多個(gè)輸出將外部電源電壓extVcc降壓后的內(nèi)部電源電壓intVcc的調(diào)整器電路Reg。
[0138]而且，第I半導(dǎo)體芯片chipl經(jīng)由信號(hào)引腳sigl與封裝PKG外部進(jìn)行信號(hào)的收發(fā)，具有I個(gè)或多個(gè)處理信息的內(nèi)部電路circl。
[0139]調(diào)整器電路Reg及內(nèi)部電路circl電連接于供給外部電源電壓extVcc的引腳。
[0140]第2半導(dǎo)體芯片chip2經(jīng)由信號(hào)引腳sig2與封裝PKG外部進(jìn)行信號(hào)的收發(fā)，并具有I個(gè)或多個(gè)處理信息的內(nèi)部電路circ2。
[0141]內(nèi)部電路circ2電連接于調(diào)整器電路Reg。
[0142]內(nèi)部電路circl具有與內(nèi)部電路circ2進(jìn)行信號(hào)收發(fā)的信號(hào)引腳sig3。
[0143]內(nèi)部電路circ2具有與內(nèi)部電路circl進(jìn)行信號(hào)收發(fā)的信號(hào)引腳sig4。
[0144]信號(hào)引腳sig3與信號(hào)引腳sig4經(jīng)由金屬線wire電連接。
[0145]此時(shí)，第I半導(dǎo)體芯片以高的電源電壓進(jìn)行動(dòng)作,例如可以以4~25V進(jìn)行動(dòng)作。第2半導(dǎo)體芯片是以比第I半導(dǎo)體芯片低的電源電壓進(jìn)行動(dòng)作，例如可以以1.4~3.6V進(jìn)行動(dòng)作。
[0146]即，以半導(dǎo)體產(chǎn)品目錄所示的最大電壓值來(lái)進(jìn)行比較時(shí)，第I半導(dǎo)體芯片為比第2半導(dǎo)體芯片的最大電壓值高的半導(dǎo)體芯片。
[0147]調(diào)整器電路Reg、內(nèi)部電路circl及內(nèi)部電路circ2，與提供接地電壓GND的引腳電連接。
[0148]圖2是本發(fā)明實(shí)施方式I的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0149]圖3是本發(fā)明實(shí)施方式I的半導(dǎo)體器件的封裝構(gòu)造的剖面圖。
[0150]圖3(a)是圖2的A-A'的剖面圖。圖3 (b)是圖2的B-B'的剖面圖。
[0151]如圖2及圖3所示，實(shí)施方式I的半導(dǎo)體器件的封裝在本實(shí)施方式中使用QFP (Quad Flat Package:方型扁平式封裝)。
[0152]如圖2及圖3所示，封裝內(nèi)有用于裝載半導(dǎo)體芯片的晶座tab。晶座tab以圖中未示出的吊帶導(dǎo)線保持于4個(gè)角落。晶座tab上裝載有第I半導(dǎo)體芯片chipl。
[0153]第I半導(dǎo)體芯片chipl以及后述的第2半導(dǎo)體芯片chip2以使用半導(dǎo)體晶圓工藝技術(shù)形成有晶體管等的電路層的面為主面。另外，以與所述主面相對(duì)的面，即相反的面為背面。
[0154]如圖3所示，第I半導(dǎo)體芯片chipl的背面通過(guò)與例如晶座tab的表面和以熱硬化性環(huán)氧接著膜filml等固定。晶座tab是由構(gòu)成QFP的材料之一、在以金屬性(導(dǎo)電性)材料所組成的導(dǎo)線架的制造階段中，與吊帶導(dǎo)線、引線引腳Lead等一起一體地成形。換言之，晶座tab為用于裝載半導(dǎo)體芯片的導(dǎo)線架的一部分。
[0155]在第I半導(dǎo)體芯片chipl的主面上,第2半導(dǎo)體芯片chip2的主面與第I半導(dǎo)體芯片chipl的主面朝相同的方向?qū)盈B。
[0156]第I半導(dǎo)體芯片chipl的主面及第2半導(dǎo)體芯片chip2的背面亦以接著膜film2
等固定。
[0157]例如第I半導(dǎo)體芯片chipl及第2半導(dǎo)體芯片chip2的芯片厚度分別都是150 μ m左右。另外，接著膜filml及接著膜film2的接著厚度分別都是25 μ m左右。
[0158]如圖2所示，第I半導(dǎo)體芯片chipl及第2半導(dǎo)體芯片chip2為四角形，而在本實(shí)施方式中為長(zhǎng)方形。
[0159]另外，第2半導(dǎo)體芯片chip2的外形比第I半導(dǎo)體芯片chipl的外形小。因此，第2半導(dǎo)體芯片chip2的4個(gè)邊被第I半導(dǎo)體芯片chipl的4個(gè)邊圍繞。
[0160]另外，第2半導(dǎo)體芯片chip2的各邊與第I半導(dǎo)體芯片chipl的各邊并列層疊。
[0161]如圖2所示，第I半導(dǎo)體芯片chipl的主面上，內(nèi)置的調(diào)整器電路Reg及內(nèi)部電路circl連接的多個(gè)焊盤(pán)BPl沿著芯片的各邊配置。也可以說(shuō)是所述多個(gè)焊盤(pán)BPl被配置成夾在第I半導(dǎo)體芯片chipl的各邊與第2半導(dǎo)體芯片chip2的各邊之間。
[0162]另外，同樣地，第2半導(dǎo)體芯片chip2的主面上的連接內(nèi)部電路circ2的多個(gè)焊盤(pán)BP2被沿著芯片各邊配置。
[0163]另外，如圖2所示，關(guān)于第I半導(dǎo)體芯片chipl的多個(gè)焊盤(pán)BPl及第2半導(dǎo)體芯片chip2的多個(gè)焊盤(pán)BP2的數(shù)量，圖標(biāo)中的數(shù)字只是為了方便說(shuō)明而舉出的適當(dāng)數(shù)，實(shí)際數(shù)量可比圖示的數(shù)多或少。
[0164]如圖2及圖3所示，多個(gè)焊盤(pán)BPl及BP2由金屬線wire連接至各自對(duì)應(yīng)的多個(gè)引線(外部)引腳Lead。所述金屬線wire例如可為金線、鋁(Al)線及銅(Cu)線等。所述金屬線wire通過(guò)兼用了超音波和熱的打線接合法等來(lái)連結(jié)。[0165]收容于封裝PKG的第I半導(dǎo)體芯片chipl及第2半導(dǎo)體芯片chip2經(jīng)由以金屬線wire連接的引線引腳Lead，由封裝外部輸入電源電壓、接地電壓，并且進(jìn)行信號(hào)類的收發(fā)(相當(dāng)于圖1所示的信號(hào)引腳sigl、sig2)。
[0166]如圖2及圖3所示，第I半導(dǎo)體芯片chipl以及第2半導(dǎo)體chip2以熱硬化性環(huán)氧類樹(shù)脂等材料所構(gòu)成，被由傳遞模法等形成的封裝體mold覆蓋。封裝體mold的厚度，例如可為1.4mm左右。
[0167]封裝體mold具有保護(hù)半導(dǎo)體芯片受到來(lái)自外部的電性沖擊及機(jī)械性沖擊的作用。
[0168]引線引腳Lead的一部分從封裝體mold的4個(gè)邊露出。
[0169]此外，關(guān)于圖2所示的封裝的引線引腳Lead的數(shù)量，圖標(biāo)中的數(shù)字只是為了方便說(shuō)明而舉出的適當(dāng)數(shù)，實(shí)際數(shù)量可比圖示的數(shù)多或少。藉此，將2個(gè)半導(dǎo)體芯片進(jìn)行層疊，并收容于I個(gè)封裝內(nèi)，比起以前的將2個(gè)封裝排列安裝于電路板上的方法相比，可減小安裝面積。
[0170]圖4表示本發(fā)明實(shí)施方式I的半導(dǎo)體器件的調(diào)整器電路Reg及外圍部分的詳細(xì)內(nèi)容。
[0171]如圖4所示，調(diào)整器電路Reg由比較部Ref、降壓開(kāi)關(guān)部SW及分壓部S印構(gòu)成。
[0172]圖5表示本發(fā)明實(shí)施方式I的半導(dǎo)體器件的比較部Ref的等價(jià)電路的詳細(xì)內(nèi)容。
[0173]如圖5所示，在本實(shí)施方式中，比較部Ref為由PMOS晶體管Ptrl，Ptr2、NMOS晶體管Ntrl，Ntr2及定電流源CS所構(gòu)成的電流鏡型放大電路。
[0174]如圖4及圖5所示，降壓開(kāi)關(guān)部SW由PMOS晶體管Ptr3構(gòu)成。
[0175]如圖4及圖5所示，分壓部S印由電阻Rl及電阻R2構(gòu)成。另外，電阻Rl及電阻R2為在半導(dǎo)體芯片中使用多晶硅等所形成的電阻。
[0176]如圖4及圖5所示，構(gòu)成調(diào)整器電路Reg的晶體管及電阻等分別用金屬布線metal連接。金屬布線metal為使用半導(dǎo)體晶圓工藝技術(shù)等，以鋁(Al)、銅(Cu)等形成的布線。
[0177]如圖4所示，配置于第I半導(dǎo)體芯片chipl的主面的焊盤(pán)V，為通過(guò)金屬布線metalV連接于內(nèi)部電路circl及調(diào)整器電路Reg,并輸入外部電源電壓extVcc的外部電源輸入焊盤(pán)。
[0178]焊盤(pán)V通過(guò)金屬線wireV與輸入外部電源電壓extVcc的引線引腳Vcc連接。
[0179]如圖4所示，配置于第I半導(dǎo)體芯片chipl的主面的焊盤(pán)A，為通過(guò)金屬布線metalA與調(diào)整器電路Reg的降壓開(kāi)關(guān)部SW的漏極電極連接,并輸出內(nèi)部電源電壓intVcc的內(nèi)部電源輸出焊盤(pán)。
[0180]如圖4所示,配置于第I半導(dǎo)體芯片chipl的主面的焊盤(pán)B,通過(guò)金屬布線metalB與調(diào)整器電路Reg的分壓部Sep連接，為用于輸入在調(diào)整器電路Reg內(nèi)用于與后述的參考電壓Vref比較的輸入電壓Vback的監(jiān)測(cè)焊盤(pán)。
[0181]分壓部Sep通過(guò)金屬布線metal與具有用于輸入2個(gè)比較用電壓的比較部Ref的輸入部IN連接。
[0182]如圖4所示,配置于第2半導(dǎo)體芯片chip2的主面的焊盤(pán)C,通過(guò)金屬布線metalC與內(nèi)部電路circ2連接，為輸入內(nèi)部電源電壓intVcc的內(nèi)部電源輸入焊盤(pán)。
[0183]焊盤(pán)A、B、C分別通過(guò)金屬線wireA、B、C與輸出內(nèi)部電源電壓intVcc的引線引腳VREGl連接。
[0184]如圖4所示，在引線引腳VREGl與接地極GND之間，連接有補(bǔ)償內(nèi)部電源電壓intVcc的相位補(bǔ)償及穩(wěn)定電壓的調(diào)整器容量的電容器Cap。調(diào)整器容量的電容器，一般多為設(shè)有UF等級(jí)的大容量。因此，最好使用電解電容。電容器Cap安裝于封裝PKG的外側(cè)，即與封裝PKG —起安裝在電路板上。
[0185]如圖4所示，配置于第I半導(dǎo)體芯片chipl的主面的I個(gè)或多個(gè)焊盤(pán)H，為通過(guò)金屬布線metalH與內(nèi)部電路circl連接,并與內(nèi)部電路circ2進(jìn)行信號(hào)收發(fā)的焊盤(pán)。另外，焊盤(pán)H相當(dāng)于圖1的信號(hào)引腳sig3。
[0186]如圖4所示，配置于第2半導(dǎo)體芯片chip2的主面的I個(gè)或多個(gè)焊盤(pán)J，為通過(guò)金屬布線metalj與內(nèi)部電路circ2連接,并與內(nèi)部電路circl進(jìn)行信號(hào)收發(fā)的焊盤(pán)。此外，焊盤(pán)J相當(dāng)于圖1的信號(hào)引腳sig4。
[0187]焊盤(pán)H與焊盤(pán)J通過(guò)金屬線wireHJ連接。
[0188]如圖4所示，配置于第I半導(dǎo)體芯片chipl及第2半導(dǎo)體芯片chip2的主面的I個(gè)或多個(gè)焊盤(pán)G,為通過(guò)金屬布線metalG與調(diào)整器電路Reg、內(nèi)部電路circl及內(nèi)部電路circ2連接，并供給有接地電壓GND的接地極焊盤(pán)。
[0189]多個(gè)焊盤(pán)G,通過(guò)金屬線wireG與供給有接地電壓GND的I個(gè)或多個(gè)引線引腳Vss連接。
[0190]下面說(shuō)明圖4所示電路的動(dòng)作。
[0191]調(diào)整器電路Reg為產(chǎn)生將外部電源電壓extVcc降壓后的內(nèi)部電源電壓intVcc的電路。
[0192]內(nèi)部電源電壓intVcc由焊盤(pán)A輸出，并經(jīng)由引線引腳VREGl從第2半導(dǎo)體芯片chip2的焊盤(pán)C輸入。
[0193]由焊盤(pán)C輸入的內(nèi)部電源電壓intVcc，被輸入第2半導(dǎo)體芯片chip2的內(nèi)部電路circ2。藉此，內(nèi)部電路circ2，即第2半導(dǎo)體芯片chip2為可以動(dòng)作的狀態(tài)。
[0194]調(diào)整器電路Reg的比較部Ref中，輸入對(duì)于周圍的溫度變化而電壓值變化小的帶隙電路所產(chǎn)生的參考電壓Vref。
[0195]圖6為表示本發(fā)明實(shí)施方式I的半導(dǎo)體器件的帶隙電路的一例。
[0196]一般地，在通常的電路中，電壓的電壓偏差值相對(duì)于目標(biāo)電壓值為±3%左右。通過(guò)使用帶隙電路生成電壓，可在對(duì)溫度變動(dòng)為O?60°C的范圍內(nèi)將電壓偏差值抑制在目標(biāo)電壓值的±0.5%左右。
[0197]如圖4所示，由引線引腳VREGl反饋的內(nèi)部電源電壓intVcc，即由焊盤(pán)B輸入而進(jìn)入分壓部Sep的輸入電壓Vback,通過(guò)電阻Rl及電阻R2被分壓成與參考電壓Vref的電壓值相等的監(jiān)測(cè)電壓Vmon。
[0198]調(diào)整器電路Reg的比較部Ref通過(guò)調(diào)整供給PMOS晶體管Ptr3的柵極的電壓，調(diào)整內(nèi)部電源電壓intVcc的大小，以使得輸入至輸入部IN的參考電壓Vref與監(jiān)測(cè)電壓Vmon相等。
[0199]以上說(shuō)明了關(guān)于在層疊有2個(gè)半導(dǎo)體芯片收容于同一封裝的半導(dǎo)體器件中，由一邊的芯片向另一邊的芯片供給電源電壓，并在2個(gè)半導(dǎo)體芯片之間進(jìn)行信號(hào)的收發(fā)的構(gòu)造。如果在多數(shù)特征中以例子來(lái)說(shuō)明的話，例子如下。但是，并非僅限定于以下各例。[0200]其中I個(gè)例為關(guān)于第I半導(dǎo)體芯片chipl的內(nèi)部電源輸出焊盤(pán)(焊盤(pán)A)、監(jiān)測(cè)器焊盤(pán)(焊盤(pán)B)及層疊的第2半導(dǎo)體芯片chip2的內(nèi)部電源輸入焊盤(pán)(焊盤(pán)C)的配置關(guān)系。
[0201]另一例為關(guān)于收發(fā)第I半導(dǎo)體芯片chipl與第2半導(dǎo)體芯片chip2的信號(hào)的焊盤(pán)的連接方法及其配置。
[0202]關(guān)于這些特征，以下使用比較例進(jìn)行詳細(xì)說(shuō)明。
[0203]圖7為與圖2所示的本發(fā)明實(shí)施方式I的半導(dǎo)體器件的封裝構(gòu)造的平面圖的比較例的詳細(xì)內(nèi)容圖。
[0204]如圖7所示，焊盤(pán)A及焊盤(pán)B為在第I半導(dǎo)體芯片chipl的主面上，沿著4個(gè)邊之中的I邊配置，在本實(shí)施方式中為沿著一邊的長(zhǎng)邊配置。
[0205]其次，焊盤(pán)C為在第2半導(dǎo)體芯片chip2的主面上，沿著與配置有焊盤(pán)A及焊盤(pán)B的邊相反的第2半導(dǎo)體芯片chip2的長(zhǎng)邊而配置。
[0206]焊盤(pán)A及B通過(guò)金屬線wireA及金屬線wireB分別與多個(gè)引線引腳Lead之中的弓丨線引腳VREGl共同連接。
[0207]另外，引線引腳VREGl與引線引腳VDD通過(guò)藉由將銅(Cu)等進(jìn)行蝕刻所形成的電路板上的布線wireSub被連接,并且引線引腳VDD通過(guò)金屬線wireC與焊盤(pán)C連接。
[0208]對(duì)此，圖2所示的本發(fā)明實(shí)施方式I的半導(dǎo)體器件的焊盤(pán)C，為在第2半導(dǎo)體芯片chip2的主面上，沿著與配置有焊盤(pán)A及焊盤(pán)B的邊并排的第2半導(dǎo)體芯片chip2的邊配置。
[0209]另外,焊盤(pán)A、B、C分別通過(guò)金屬線wireA、B、C共通地與引線引腳VREGl連接。
[0210]亦可說(shuō)是焊盤(pán)A、B、C經(jīng)由引線引腳VREGl分別通過(guò)金屬線wireA、B、C電連接。
[0211]如上所述，通過(guò)層疊芯片使2個(gè)芯片的各邊并排，將焊盤(pán)A、B、C分別沿著2個(gè)芯片所排列的邊配置，并通過(guò)金屬線wire將所述焊盤(pán)共通地連接于引線引腳VREG1，與以電路板上的布線wireSub連接相比，可使布線長(zhǎng)度變短。通過(guò)縮短布線長(zhǎng)度，可使布線電阻變小，故可減少內(nèi)部電源電壓intVcc的電壓降。
[0212]另外，在圖2中，由于不需要圖7所示的引線引腳VDD，故亦可減少封裝PKG的引腳數(shù)。
[0213]圖8表示圖2及圖7的等價(jià)電路的詳細(xì)內(nèi)容。
[0214]圖8(a)表不圖7的等價(jià)電路的詳細(xì)內(nèi)容。圖8(b)表不圖2的等價(jià)電路的詳細(xì)內(nèi)容。
[0215]如圖8(a)所示，連接焊盤(pán)A與引線引腳VREGl的金屬線wireA中具有布線電阻RwireA0連接焊盤(pán)B與引線引腳VREGl的金屬線wireB中具有布線電阻RwireB。引線引腳VREGl中具有導(dǎo)體電阻Rvregl。在連接引線引腳VRGEl與引線引腳VDD的電路板上的布線wireSub中具有布線電阻RwireSub。引線引腳VDD中具有導(dǎo)體電阻Rvdd。連接焊盤(pán)C與引線引腳VDD的金屬線wireC中具有布線電阻RwireC。
[0216]S卩，圖7所示的比較例的焊盤(pán)A與焊盤(pán)C之間的合計(jì)電阻R可用R = RwireA+Rvregl+RwireSub+Rvdd+RwireC 表不。
[0217]對(duì)此，如圖8(b)所示，圖2的本發(fā)明實(shí)施方式I的半導(dǎo)體器件的焊盤(pán)A與焊盤(pán)C之間的合計(jì)電阻R可用R = RwireA+Rvregl+RwireC表示。
[0218]圖2的本發(fā)明實(shí)施方式I的半導(dǎo)體器件的焊盤(pán)A經(jīng)由引線引腳VREGl與焊盤(pán)C連接。因此，在圖2的本發(fā)明實(shí)施方式I的半導(dǎo)體器件中，由于沒(méi)有電路板上的布線WireSub與引線引腳VDD的連接，所以布線長(zhǎng)度可比圖7中的比較例短。S卩，在圖2的本發(fā)明實(shí)施方式I的半導(dǎo)體器件中，可使電阻比圖7中的比較例小，可減小電路板上的布線wireSub的布線電阻RwireSub及引線引腳VDD的導(dǎo)體電阻Rvdd的部分。通過(guò)減小電阻，可減少內(nèi)部電源電壓intVcc的電壓降。
[0219]另外，流過(guò)的電流比流過(guò)金屬線wireB的電流多的金屬線wireA的金屬線長(zhǎng)度最好比金屬線wireB的金屬線的長(zhǎng)度短。
[0220]藉此，可使金屬線wireA的布線電阻RwireA變小，從而可減少內(nèi)部電源電壓intVcc的電壓降。
[0221]下面說(shuō)明其特征。
[0222]如圖7的比較例所示，在第I半導(dǎo)體芯片chipl的主面中，沿著配置有焊盤(pán)A、B的邊配置I個(gè)或多個(gè)焊盤(pán)H。
[0223]如圖4所示,焊盤(pán)H通過(guò)金屬布線metalH與第I半導(dǎo)體芯片chipl的內(nèi)部電路circl連接。
[0224]接著，如圖7的比較例所示，在第2半導(dǎo)體芯片chip2的主面中，沿著與配置有焊盤(pán)C的邊相反(相對(duì))的邊配置I個(gè)或多個(gè)焊盤(pán)J。
[0225]如圖4所示,焊盤(pán)J通過(guò)金屬布線metalj與第2半導(dǎo)體芯片chip2的內(nèi)部電路circ2連接。
[0226]焊盤(pán)H與焊盤(pán)J分別以金屬線wireH及金屬線wirej,經(jīng)由各自對(duì)應(yīng)的引線引腳Lead連接。
[0227]藉此,第I半導(dǎo)體芯片chipl的內(nèi)部電路circl與第2半導(dǎo)體芯片chip2的內(nèi)部電路circ2可進(jìn)行信號(hào)的收發(fā)。
[0228]對(duì)圖7的比較例，圖2所示的本發(fā)明實(shí)施方式I的半導(dǎo)體器件中，焊盤(pán)H為在第I半導(dǎo)體芯片chipl的主面上，沿著與配置有焊盤(pán)A、B的邊不同的邊而配置。在本實(shí)施方式中，焊盤(pán)H沿著與配置有焊盤(pán)A、B的邊交叉的邊而配置。
[0229]另外，焊盤(pán)J也為在第2半導(dǎo)體芯片chip2的主面上中，沿著與配置有焊盤(pán)C的邊不同的邊配置，配置該焊盤(pán)J的邊與配置有上述焊盤(pán)H的邊并排。
[0230]另外，焊盤(pán)H與焊盤(pán)J通過(guò)金屬線WireHJ連接于芯片間。所述芯片間的連接通過(guò)打線接合法等形成。金屬線WireHJ的金屬線長(zhǎng)度最好比金屬線wireA短。藉此，可減少信號(hào)的惡化及延遲。
[0231 ] 另外，金屬線wireA由于會(huì)有比金屬線wireB多的電流流過(guò)，故金屬線wireA的金屬線長(zhǎng)度最好比金屬線wireB的金屬線的長(zhǎng)度短。由于以上原因，各金屬線長(zhǎng)度的關(guān)系變成:金屬線wireHJ <金屬線wireA <金屬線wireB。
[0232]如圖2所示，通過(guò)將焊盤(pán)H與焊盤(pán)J做芯片間連接，與圖7所示的比較例中經(jīng)由引線連接時(shí)相比，可使布線的長(zhǎng)度變短。藉此，與圖7所示的比例中，經(jīng)由引線引腳Lead的連接時(shí)相比，可減少內(nèi)部電路circI與內(nèi)部電路circ2之間的信號(hào)的惡化及延遲。
[0233]另外，通過(guò)將焊盤(pán)H與焊盤(pán)J作芯片間連接，由于不需要用于連接的引線引腳Lead，故可減少封裝PKG的引腳數(shù)。另外還可將來(lái)自封裝PKG外部的噪聲對(duì)信號(hào)線的影響抑制至最小。[0234]如圖2所示的本發(fā)明實(shí)施方式I的半導(dǎo)體器件中，包括焊盤(pán)H與焊盤(pán)J的信號(hào)區(qū)域SigArea,及包括焊盤(pán)A、焊盤(pán)B、焊盤(pán)C及引線引腳VREGl的電源區(qū)域PowArea配置于彼此不同的邊。下面將說(shuō)明其理由。
[0235]圖9表示信號(hào)區(qū)域SigArea與電源區(qū)域PowArea排列于同一邊時(shí)的詳細(xì)內(nèi)容。
[0236]如圖9所示，信號(hào)區(qū)域SigArea與電源區(qū)域PowArea排列配置時(shí)，內(nèi)部電路circl與內(nèi)部電路circ2經(jīng)由金屬線wireHJ進(jìn)行信號(hào)收發(fā)時(shí)，由信號(hào)區(qū)域SigArea與電源區(qū)域PowArea回繞形成的金屬線wire將成為天線,有可能將從信號(hào)區(qū)域SigArea向電源區(qū)域PowArea傳遞噪聲。此類噪聲，多為以超過(guò)數(shù)百M(fèi)Hz的信號(hào)所產(chǎn)生的高頻波噪聲。特別是由于電源區(qū)域PowArea中具有3條金屬線，故容易受到噪聲的影響。
[0237]因此，如圖2所示，并不是將信號(hào)區(qū)域SigArea與電源區(qū)域PowArea排列配置，而通過(guò)互相配置于不同的邊(在本實(shí)施方式中是直角方向)，從而減少電源區(qū)域PowArea受到來(lái)自信號(hào)區(qū)域SigArea的噪聲的影響。
[0238]圖10表示相對(duì)于配置有電源區(qū)域PowArea的邊，而將信號(hào)區(qū)域SigArea配置于不同的邊的例子的詳細(xì)內(nèi)容圖。
[0239]圖10(a)表示在與配置有電源區(qū)域PowArea的邊交叉的邊上，配置有信號(hào)區(qū)域SigArea的例子的詳細(xì)內(nèi)容。圖10(b)表示在與配置有電源區(qū)域PowArea的邊相對(duì)的邊上，配置有信號(hào)區(qū)域SigArea的例子的詳細(xì)內(nèi)容。
[0240]圖10(a)與圖2相同，在與配置有電源區(qū)域PowArea的邊交叉的邊上配置有信號(hào)區(qū)域SigArea。而且,所述信號(hào)區(qū)域SigArea配置在比配置有電源區(qū)域PowArea的邊更靠近沒(méi)配置有電源區(qū)域PowArea的邊相對(duì)的邊上。
[0241]圖10(b)所示的是在與配置有電源區(qū)域PowArea的邊相對(duì)的邊上配置有信號(hào)區(qū)域SigArea。換言之,就是電源區(qū)域PowArea與信號(hào)區(qū)域SigArea夾著第2半導(dǎo)體芯片chip2而配置。
[0242]如上述所示，圖10(a) (b)均為將信號(hào)區(qū)域SigArea配置于與配置有電源區(qū)域PowArea的邊不同的邊上。藉此，由于電源區(qū)域PowArea與信號(hào)區(qū)域SigArea并不會(huì)并排，所以可減少電源區(qū)域PowArea受到來(lái)自信號(hào)區(qū)域SigArea的噪聲的影響。所述信號(hào)區(qū)域SigArea的配置方法，可減少在封裝內(nèi)受限的空間中的噪聲。
[0243]圖11表示與相對(duì)于配置有電源區(qū)域PowArea的邊上，信號(hào)區(qū)域SigArea配置在不同邊上與圖10不同的例子的詳細(xì)內(nèi)容圖。
[0244]圖11與圖10的差異是焊盤(pán)C并非配置于與配置有焊盤(pán)A、B的邊并排的邊上，而是沿著與配置有焊盤(pán)A、B的邊交叉的邊而配置。如上所述，也可將電源區(qū)域PowArea橫跨2個(gè)邊配置。
[0245]對(duì)此,信號(hào)區(qū)域SigArea為使用沒(méi)配置有電源區(qū)域PowArea的對(duì)角側(cè)的2個(gè)邊配置。換言之，就是電源區(qū)域PowArea與信號(hào)區(qū)域SigArea夾著第2半導(dǎo)體芯片chip2而配置于對(duì)角方向。
[0246]即使如圖11所示地進(jìn)行配置，也與圖10的情況相同，由于電源區(qū)域PowArea并不會(huì)與信號(hào)區(qū)域SigArea并排,所以可減少來(lái)自信號(hào)區(qū)域SigArea的噪聲。
[0247]要是對(duì)圖10及圖11中的焊盤(pán)A、B、C的配置，以及焊盤(pán)H及焊盤(pán)J的配置進(jìn)行總結(jié)則可作如下描述。[0248]第I半導(dǎo)體芯片chipl具有4個(gè)角，將其中I個(gè)角作為角cornerl時(shí)，在4個(gè)角之中焊盤(pán)A及焊盤(pán)B接近于角cornerl配置。
[0249]同樣地，第2半導(dǎo)體芯片chip2亦具有四個(gè)角，將其中的I個(gè)角作為角corner2時(shí)，第2半導(dǎo)體芯片chip2為在第I半導(dǎo)體芯片chipl的主面上,使角corner2比第I半導(dǎo)體芯片的其它角更接近角cornerl而層疊。而且,在4個(gè)角之中接近于焊盤(pán)C角corner2配置。
[0250]其次，焊盤(pán)H配置在與構(gòu)成第I角的邊不同的邊上，焊盤(pán)J配置在與配置有焊盤(pán)H的邊并排的邊上。
[0251]另外，如圖10及圖11所示的引線引腳VREGl的兩個(gè)相鄰引腳，分配給無(wú)連接NC或接地電壓(接地極)GND比分配給信號(hào)或頻率時(shí)更好。藉此，可減少帶給內(nèi)部電源電壓intVcc的噪聲。
[0252]接著說(shuō)明在信號(hào)區(qū)域SigArea中內(nèi)部電路間的信號(hào)的收發(fā)對(duì)電源區(qū)域PowArea內(nèi)的調(diào)整器電路Reg的動(dòng)作的影響，以及減少影響的方法。
[0253]圖12表示調(diào)整器電路Reg、內(nèi)部電路circl_l及內(nèi)部電路circl_2分別連接于金屬布線metalV與金屬布線metalG的詳細(xì)內(nèi)容。內(nèi)部電路circl_l及內(nèi)部電路circl_2是指設(shè)有多個(gè)圖1所示的內(nèi)部電路circl。
[0254]圖12(a)表示將調(diào)整器電路Reg、內(nèi)部電路circl_l及內(nèi)部電路circl_2分別共同連接于焊盤(pán)G。圖12(b)表示將連接有調(diào)整器電路Reg的焊盤(pán)G與連接有內(nèi)部電路circl-1及內(nèi)部電路circl-2的焊盤(pán)G分開(kāi)設(shè)置時(shí)的情況。
[0255]如圖12(a)所示，調(diào)整器電路Reg、內(nèi)部電路circl-1及內(nèi)部電路circl-2以金屬布線metalV與由封裝PKG的外部供給外部電源電壓extVcc的焊盤(pán)V連接。
[0256]另外，調(diào)整器電路Reg、內(nèi)部電路circl-1及內(nèi)部電路circl_2以金屬布線metalG與由封裝PKG外部供給接地電壓(接地極)GND的焊盤(pán)G連接。
[0257]內(nèi)部電路circl-1及內(nèi)部電路circl_2與內(nèi)部電路circ2進(jìn)行信號(hào)的收發(fā)時(shí)，則由各電路流出電流i至金屬布線metalG。金屬布線metalG由于具有布線電阻R,且有來(lái)自2個(gè)電路的電流流過(guò)，故會(huì)產(chǎn)生2iR( = V)電壓。
[0258]此時(shí)，有可能所產(chǎn)生的2iR( = V)使接地極GND的電位上升(發(fā)生接地極偏移)的情況。然后，連接于相同焊盤(pán)G的調(diào)整器電路Reg的接地極GND亦因電位上升而有可能變得動(dòng)作不穩(wěn)定。
[0259]為了避免如上所述的調(diào)整器電路Reg的不穩(wěn)定動(dòng)作，如圖12(b)所示，可將連接有調(diào)整器電路Reg的焊盤(pán)G、及連接有內(nèi)部電路circl-1及內(nèi)部電路circl-2的焊盤(pán)G分開(kāi)設(shè)置。
[0260]S卩，最好將電源區(qū)域PowArea的焊盤(pán)G及信號(hào)區(qū)域SigArea的焊盤(pán)G分開(kāi)設(shè)置。
[0261]通過(guò)分開(kāi)設(shè)置焊盤(pán)G，如圖12(b)所示，即使內(nèi)部電路circl-1及內(nèi)部電路circl-2與內(nèi)部電路circ2進(jìn)行信號(hào)收發(fā)，電流也不會(huì)流入調(diào)整器電路Reg的接地極GND，所以接地極GND的電位亦不會(huì)上升，由此可以減少調(diào)整器電路Reg的動(dòng)作不穩(wěn)定的情況。
[0262]以上說(shuō)明了實(shí)施方式I的半導(dǎo)體器件的幾個(gè)特征。
[0263]主要的I例是將2個(gè)芯片層疊，并將焊盤(pán)A、B、C分別配置于各個(gè)芯片并排的邊上，將所述焊盤(pán)分別通過(guò)金屬線wireA、B、C共通地連接。[0264]藉此，與通過(guò)電路板上的布線連接相比，可使布線長(zhǎng)度變短，從而使內(nèi)部電源電壓intVcc不容易接受到來(lái)自布線電阻的電壓降的影響。
[0265]另一例是沿著與配置有焊盤(pán)A、B、C的邊不同的邊配置焊盤(pán)H及焊盤(pán)J，且以金屬線wireHJ做芯片間接合連接。
[0266]藉此，可使布線長(zhǎng)度比經(jīng)由引線引腳Lead連接時(shí)短，所以可減少信號(hào)惡化。另外，通過(guò)將電源區(qū)域PowArea與信號(hào)區(qū)域SigArea配置于不同的邊而非并排，所以電源區(qū)域PowArea不容易接受到來(lái)自信號(hào)區(qū)域SigArea的噪聲。
[0267]再者，雖已于實(shí)施方式I中說(shuō)明了多個(gè)特征，但并非是說(shuō)必須要全部具備這些特征，而只要具有所述特征中的I個(gè)即可，亦可為多個(gè)特征的組合。這點(diǎn)在以后所說(shuō)明的實(shí)施方式中亦相同。
[0268](實(shí)施方式2)
[0269]圖13是本發(fā)明實(shí)施方式的半導(dǎo)體器件的引線引腳VREGl與金屬線wireA、B、C的連接部的放大圖。
[0270]圖13(a)表示金屬線與引線引腳的連接點(diǎn)pointC比連接點(diǎn)pointB更接近連接點(diǎn)pointA的位置的狀態(tài)。圖13(b)表示金屬線與引線引腳的連接點(diǎn)pointC在連接點(diǎn)pointA與連接點(diǎn)pointB之間的位置的狀態(tài)。
[0271]如圖13(a)所示，內(nèi)部電源輸出焊盤(pán)的焊盤(pán)A與引線引腳VREGl通過(guò)金屬線wireA連接。將所述金屬線wireA與引線引腳VREGl的連接部為連接點(diǎn)pointA。
[0272]監(jiān)測(cè)器焊盤(pán)的焊盤(pán)B與引線引腳VREGl通過(guò)金屬線wireB連接。將該金屬線wireB與引線引腳VREGl的連接部作為連接點(diǎn)pointb。
[0273]內(nèi)部電源輸入焊盤(pán)的焊盤(pán)C與引線引腳VREGl通過(guò)金屬線wireC連接。使所述金屬線wireC與引線引腳VREGl的連接部作為連接點(diǎn)pointC。
[0274]從焊盤(pán)A輸出，經(jīng)過(guò)金屬線wireA及連接點(diǎn)pointA輸入至引線引腳VREGl的內(nèi)部電源電壓intVcc,經(jīng)過(guò)從連接點(diǎn)pointC輸入的金屬線wireC進(jìn)入焊盤(pán)C。
[0275]此時(shí)，由于連接點(diǎn)pointB比連接點(diǎn)pointC更接近連接點(diǎn)pointA,所以為從連接點(diǎn)pointA附近取出輸入電壓Vback的狀態(tài)。
[0276]相對(duì)于圖13 (a),圖13 (b)表示連接點(diǎn)pointC設(shè)于連接點(diǎn)pointA與連接點(diǎn)pointB之間的狀態(tài)。
[0277]通過(guò)在連接點(diǎn)pointA與連接點(diǎn)pointB之間設(shè)置連接點(diǎn)pointC,連接點(diǎn)pointB可從連接點(diǎn)pointC附近取出輸入電壓Vback。
[0278]藉此，不從連接點(diǎn)pointA附近取出，而是從連接點(diǎn)pointC附近取出輸入電壓Vback，可以從更接近焊盤(pán)C的位置取出。內(nèi)部電源電壓intVcc在輸入至焊盤(pán)C前的布線路徑中，會(huì)因布線電阻等影響而逐漸地產(chǎn)生電壓降。因此，在接近焊盤(pán)C的位置取出輸入電壓Vback，可更好地得到高精度的電壓。
[0279]另外，為了提升精度,最好使連接點(diǎn)pointC接近連接點(diǎn)pointB。S卩，最好是使連接點(diǎn)pointB至連接點(diǎn)pointC的距離Lbc比從連接點(diǎn)pointA至連接點(diǎn)pointC的距離Lac短?；谂c上述相同的理由，由此可獲得更高精度的電壓。
[0280](實(shí)施方式3)
[0281]圖14表示本發(fā)明實(shí)施方式3的半導(dǎo)體器件的降壓開(kāi)關(guān)部SW的PMOS晶體管Ptr3及外圍部分的剖面的詳細(xì)內(nèi)容。
[0282]如圖14所示，輸入有外部電源電壓extVcc的焊盤(pán)V通過(guò)金屬布線metalV與PMOS晶體管Ptr3的源極電極的接觸部ifS連接。
[0283]另外，輸出內(nèi)部電源電壓intVcc的焊盤(pán)A通過(guò)金屬布線metalA與PMOS晶體管Ptr3的漏極電極的接觸部ifD連接。
[0284]例如，將具有4?25V電壓值的外部電源電壓extVcc，通過(guò)調(diào)整器電路Reg降壓到具有1.4?3.6V電壓值的內(nèi)部電源電壓intVcc時(shí)，因圖4所示的金屬布線metalV的布線電阻造成的電壓降對(duì)半導(dǎo)體器件的穩(wěn)定動(dòng)作影響方面，大多情況下并不需要考慮。
[0285]但是，在1.4-3.6V的電壓值較小的內(nèi)部電源電壓intVcc中，因圖4所示的金屬布線metalV的布線電阻造成的電壓降，有時(shí)會(huì)招致內(nèi)部電路circ2的不穩(wěn)定動(dòng)作，從而可能引發(fā)問(wèn)題。
[0286]基于上述理由，如圖14所示從焊盤(pán)A至漏極電極的接觸部ifD的長(zhǎng)度La最好比從焊盤(pán)V至源極電極的接觸部ifS的長(zhǎng)度Lv短。
[0287]通過(guò)使之變短，可減少內(nèi)部電源電壓intVcc因布線電阻產(chǎn)生的影響。
[0288]另外，最好使金屬布線metalA的布線寬度比金屬布線(柵極布線)metal的寬度寬。
[0289]通過(guò)使布線寬度變寬，可減少布線電阻。
[0290]圖15表示本發(fā)明實(shí)施方式3的半導(dǎo)體器件的降壓開(kāi)關(guān)部SW的PMOS晶體管Ptr3及外圍部分的布局的詳細(xì)內(nèi)容。
[0291]難以比較上述焊盤(pán)A至漏極電極的接觸部ifD的長(zhǎng)度La與焊盤(pán)V至源極電極的接觸部ifS的長(zhǎng)度Lv時(shí)，由于性質(zhì)方面并沒(méi)有較大地變化，所以也可代用接觸部與焊盤(pán)的直線距離的比較。
[0292]S卩，最好分別將圖15所示的焊盤(pán)A至漏極電極的接觸部ifD的直線距離Lda配置為比焊盤(pán)V至源極電極的接觸部ifS的直線距離Lsv短。
[0293]另外，為使直線距離Lda比直線距離Lsv短，最好將調(diào)整器電路Reg配置于配置有焊盤(pán)A及焊盤(pán)C的邊，這比起配置于沒(méi)有焊盤(pán)A及焊盤(pán)C配置的邊更好。
[0294](實(shí)施方式4)
[0295]圖16所示的是本發(fā)明實(shí)施方式4的半導(dǎo)體器件的焊盤(pán)C與多個(gè)內(nèi)部電路circ2的連接圖。
[0296]圖16(a)所示的是內(nèi)部電路circ2_l與內(nèi)部電路circ2_2連接于焊盤(pán)C、且焊盤(pán)C與內(nèi)部電路circ2-2之間連接有焊盤(pán)X的連接圖。圖16(b)所示的是內(nèi)部電路circ2_l、內(nèi)部電路circ2-2、內(nèi)部電路circ2-3、及內(nèi)部電路circ2_4共通地連接于焊盤(pán)C的連接圖。內(nèi)部電路circ2-l、內(nèi)部電路circ2-2、內(nèi)部電路circ2_3、及內(nèi)部電路circ2_4是指設(shè)有多個(gè)圖1所示的內(nèi)部電路circ2。
[0297]如圖16(a)所示，內(nèi)部電路circ2_2是與內(nèi)部電路circ2_l比較時(shí)，例如為比CPU等其它電路流過(guò)更多電流的電路。為更好地把握輸入至這樣有較多電流流過(guò)的內(nèi)部電路circ2-2的電壓精度,最好是焊盤(pán)X通過(guò)金屬布線metalX與連接焊盤(pán)C及內(nèi)部電路circ2_2的金屬布線metalC連接。
[0298]藉此，通過(guò)金屬布線metalX連接焊盤(pán)X，將從焊盤(pán)X取出的反饋至調(diào)整器電路Reg的輸入電壓Vback反饋至調(diào)整器電路Reg，與圖4所示的通過(guò)引線引腳VREGl取出相比，可取出精度較高的電壓。
[0299]另外，此時(shí)，如圖4所示的第I半導(dǎo)體芯片chipl的焊盤(pán)B并不是連接于引線引腳VREG1，而最好是使用圖16(a)所示的焊盤(pán)X與金屬線wireB連接。
[0300]其次，有許多內(nèi)部電路circ2、且在第2半導(dǎo)體芯片chip2動(dòng)作并有使電源ON或OFF的電路混在一起時(shí)，在各個(gè)電路上，因?yàn)樾枰S多的焊盤(pán)而較難于將各個(gè)電路連接到上述焊盤(pán)X而進(jìn)行個(gè)別監(jiān)測(cè)。
[0301]對(duì)此,最好如圖16(b)所示,使金屬布線metalC由焊盤(pán)C分歧,分別連接至內(nèi)部電路circ2_l、內(nèi)部電路circ2_2、內(nèi)部電路circ2_3及內(nèi)部電路circ2_4。
[0302]藉此，經(jīng)由引線引腳VREGl監(jiān)測(cè)焊盤(pán)C的電壓的焊盤(pán)B，即使有ON的電路與OFF的電路混在一起，亦可對(duì)輸入至內(nèi)部電路circ2的電壓整體作最低限度的監(jiān)測(cè)。
[0303](實(shí)施方式5)
[0304]圖17是本發(fā)明實(shí)施方式5的半導(dǎo)體器件的引線引腳VREGl與金屬線wireA、B、C的連接部的放大圖。
[0305]圖17 (a)是表示焊盤(pán)A及焊盤(pán)C分別通過(guò)以多條金屬線wireA及金屬線wireC與引線引腳VREGl連接的狀態(tài)圖。圖17(b)是表示多個(gè)焊盤(pán)A及焊盤(pán)C分別通過(guò)多條金屬線wireA及金屬線wireC與引線引腳VREGl連接的狀態(tài)圖。
[0306]如圖17(a)所示，最好是使焊盤(pán)A及焊盤(pán)C的焊盤(pán)面積擴(kuò)大到可連接多條金屬線的程度，并使連接焊盤(pán)A與引線引腳VREGl的金屬線wireA及連接焊盤(pán)C與引線引腳VREGl的金屬線wireC為多條。
[0307]通過(guò)將金屬線wireA與金屬線wireC設(shè)為多條,可降低2個(gè)焊盤(pán)(焊盤(pán)A、焊盤(pán)C)與引線引腳VREGl之間的布線電阻，從而減少內(nèi)部電源電壓intVcc的電壓降。
[0308]另外，亦可如圖17(b)所示，通過(guò)使焊盤(pán)A以及焊盤(pán)C多焊盤(pán)化，從而將金屬線wireA以及金屬線wireC多條化。
[0309]在本實(shí)施方式中，亦可降低2個(gè)焊盤(pán)(焊盤(pán)A、焊盤(pán)C)與引線引腳VREGl間的布線電阻，從而減少內(nèi)部電源電壓intVcc的電壓降。
[0310](實(shí)施方式6)
[0311]圖18所示的是本發(fā)明實(shí)施方式6的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容。
[0312]如圖18所示，本發(fā)明實(shí)施方式6的半導(dǎo)體器件與實(shí)施方式I的主要差異，在于金屬線wireA與引線引腳VREGl之外的引線引腳VREGO連接。
[0313]另外，引線引腳VREGl與其它的引線引腳VREG0，是通過(guò)安裝有封裝PKG的電路板上的布線wireSub連接。
[0314]引線引腳的寬度狹窄時(shí)，造成使用的打線接合裝置等的性能較低，而無(wú)法將3條金屬線wireA、B、C 一起連接于引線引腳VREGl時(shí)，如果引線引腳容許，最好如圖18所示分成2個(gè)引線引腳進(jìn)行連接。
[0315]通過(guò)使所述2個(gè)引線引腳在封裝PKG的外側(cè)連接，可得到與實(shí)施方式I的半導(dǎo)體器件同等的效果。
[0316](實(shí)施方式7)[0317]圖19所示的是本發(fā)明實(shí)施方式7的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容。
[0318]如圖19所示，本發(fā)明實(shí)施方式7的半導(dǎo)體器件與實(shí)施方式I的主要差異，在于金屬線wireC并非連接于引線引腳VREG1，而是連接于作為內(nèi)部電源輸出焊盤(pán)的焊盤(pán)A。
[0319]通過(guò)使金屬線wireC與焊盤(pán)A連接，因不經(jīng)由引線引腳VREGl而可使布線長(zhǎng)度變短。因此，可對(duì)焊盤(pán)C輸入比實(shí)施方式I的半導(dǎo)體器件電壓降少的內(nèi)部電源電壓intVcc。
[0320]但是，由于焊盤(pán)C與引線引腳VREGl并沒(méi)有連接，從封裝PKG外側(cè)經(jīng)由引線引腳VREGl可監(jiān)測(cè)的電壓并不是焊盤(pán)C的電壓，而是焊盤(pán)A的電壓。
[0321](實(shí)施方式8)
[0322]圖20所示的是本發(fā)明實(shí)施方式8的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容。
[0323]如圖20所示，本發(fā)明實(shí)施方式8的半導(dǎo)體器件與實(shí)施方式I的主要差異，在于金屬線wireB并不是連接于引線引腳VREG1，而是連接于作為內(nèi)部電源輸入焊盤(pán)的焊盤(pán)C。
[0324]通過(guò)使金屬線wireB與焊盤(pán)C連接，可不經(jīng)由引線引腳VREGl從焊盤(pán)C取出輸入電壓Vback。藉此，可使引線引腳VREGl所產(chǎn)生電壓降部分消失，所以比起實(shí)施方式I的半導(dǎo)體器件，可取出精度更高的輸入電壓Vback，并反饋至調(diào)整器電路Reg。
[0325](實(shí)施方式9)
[0326]圖21所示的是本發(fā)明實(shí)施方式9的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容。
[0327]如圖21所示，本發(fā)明實(shí)施方式9的半導(dǎo)體器件與實(shí)施方式8的主要差異在于金屬線wireA并不是連接于引線引腳VREG1，而是連接于作為內(nèi)部電源輸入焊盤(pán)的焊盤(pán)C。
[0328]通過(guò)使金屬線wireA與焊盤(pán)C連接，因不經(jīng)由引線引腳而可使布線長(zhǎng)度變短。因此，可對(duì)焊盤(pán)C輸入比實(shí)施方式8的半導(dǎo)體器件精度更高的內(nèi)部電源電壓intVcc。
[0329]另外，由于焊盤(pán)B經(jīng)由金屬線wireB與焊盤(pán)C連接，所以比起與實(shí)施方式8的半導(dǎo)體器件，可取出輸入電壓精度所提高的部分的高精度的輸入電壓Vback，并反饋至調(diào)整器電路上。
[0330]以上，說(shuō)明了實(shí)施方式1、6、7、8、9的半導(dǎo)體器件。關(guān)于所述作為監(jiān)測(cè)器焊盤(pán)的焊盤(pán)B的連接，可大致分為二種。
[0331]在實(shí)施方式1、6、7的半導(dǎo)體器件中，焊盤(pán)B由引線引腳VREGl取出輸入電壓Vback0
[0332]S卩，可說(shuō)是監(jiān)測(cè)器焊盤(pán)的焊盤(pán)B，電連接于內(nèi)部電源輸出焊盤(pán)的焊盤(pán)A與內(nèi)部電源輸入焊盤(pán)的焊盤(pán)C的連接路徑間。
[0333]另外，實(shí)施方式8、9的半導(dǎo)體器件中，焊盤(pán)B從焊盤(pán)C取出輸入電壓Vback。
[0334]S卩，可說(shuō)是監(jiān)測(cè)器焊盤(pán)的焊盤(pán)B，經(jīng)由內(nèi)部電源輸入焊盤(pán)的焊盤(pán)C電連接于內(nèi)部電源輸出焊盤(pán)的焊盤(pán)A。
[0335](實(shí)施方式10)
[0336]圖22所示的是本發(fā)明實(shí)施方式10的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0337]圖23是本發(fā)明實(shí)施方式10的半導(dǎo)體器件的封裝構(gòu)造的剖面圖。
[0338]圖23(a)是圖22的A-A'的剖面圖。圖23 (b)是圖22的B-B'的剖面圖。[0339]如圖22及圖23所示，本發(fā)明實(shí)施方式10的半導(dǎo)體器件與實(shí)施方式I的主要差異，在于第2半導(dǎo)體芯片chip2在第I半導(dǎo)體芯片chipl的主面上呈十字平面形狀層疊。另外，在沒(méi)有第2半導(dǎo)體芯片chip2重疊的第I半導(dǎo)體芯片chipl的主面上所露出的區(qū)域集中配置有多個(gè)焊盤(pán)BPl。
[0340]下面說(shuō)明如此層疊的理由。
[0341]圖24所示的是相對(duì)于圖22的平面圖的比較例的詳細(xì)內(nèi)容。
[0342]如圖24所示，在本實(shí)施方式中，第I半導(dǎo)體芯片chipl與第2半導(dǎo)體芯片chip2的外形是大致相同的。此時(shí)，在第I半導(dǎo)體芯片chipl的主面上，如果將第2半導(dǎo)體芯片chip2以各個(gè)長(zhǎng)邊相互并排地層疊，則配置于第I半導(dǎo)體芯片chipl的主面上的多個(gè)焊盤(pán)BPl及焊盤(pán)H將被第2半導(dǎo)體芯片chip2掩蓋。
[0343]將2個(gè)芯片層疊時(shí)，上層芯片會(huì)覆蓋下層芯片的主面時(shí)，如圖22所示，為了確保用于配置下層芯片的焊盤(pán)的區(qū)域，最好考慮好上層芯片的裝載方向再做層疊。
[0344]通過(guò)確保用于配置下層芯片的焊盤(pán)的區(qū)域，可容易進(jìn)行全體焊盤(pán)的配置。
[0345]另外，如圖22所示有幾個(gè)通過(guò)層疊2個(gè)芯片而得。以下說(shuō)明所述的例子。
[0346]最初的例子是關(guān)于第I半導(dǎo)體芯片chipl的內(nèi)部電源輸出焊盤(pán)(焊盤(pán)A)、監(jiān)測(cè)器焊盤(pán)(焊盤(pán)B)及第2半導(dǎo)體芯片chip2的內(nèi)部電源輸入焊盤(pán)(焊盤(pán)C)的配置關(guān)系。
[0347]如圖22所示，第I半導(dǎo)體芯片chipl具有第I長(zhǎng)邊1L1、第2長(zhǎng)邊1L2、第I短邊1S1、第2短邊1S2。
[0348]第2半導(dǎo)體芯片chip2具有第I長(zhǎng)邊2L1、第2長(zhǎng)邊2L2、第I短邊2S1、第2短邊2S2。
[0349]如圖22所示，焊盤(pán)A與焊盤(pán)B配置于第I半導(dǎo)體芯片chipl與第2半導(dǎo)體芯片chip2沒(méi)有重疊的第I半導(dǎo)體芯片chipl的主面上的區(qū)域SI。
[0350]該區(qū)域SI是被第I半導(dǎo)體芯片chipl的第I短邊ISl與第2半導(dǎo)體芯片的第I長(zhǎng)邊2L1所夾的區(qū)域
[0351]而且，焊盤(pán)A與焊盤(pán)B是在區(qū)域SI上沿著第I長(zhǎng)邊ILl配置。
[0352]焊盤(pán)C是在第2半導(dǎo)體芯片chip2的主面上沿著第I短邊2S1配置。
[0353]第I半導(dǎo)體芯片chipl的第I長(zhǎng)邊1L1,與第2半導(dǎo)體芯片chip2的第I短邊2S1是并排的邊。因此，沿著所述的邊配置的焊盤(pán)A、B、C均并排配置于同一側(cè)。
[0354]另外,焊盤(pán)A、B、C分別通過(guò)金屬線wireA、B、C共通地連接于引線引腳VREGl。
[0355]換言之，就是焊盤(pán)A、B、C是經(jīng)由引線引腳VREG1，分別以金屬線wireA、B、C電連接。
[0356]如圖22所示，即使是使2個(gè)芯片以十字平面形狀層疊時(shí)，可將焊盤(pán)A、B、C沿著各個(gè)芯片所并排的邊配置，并以金屬線wireA、B、C分別共通地連接于引線引腳VREG1。藉此，與實(shí)施方式I的半導(dǎo)體器件同樣地，可使布線長(zhǎng)度比以安裝有封裝PKG的電路板上的布線連接時(shí)短。
[0357]下面說(shuō)明下一個(gè)例子。
[0358]如圖22所示，在第I半導(dǎo)體芯片chipl的第2短邊1S2與第2半導(dǎo)體芯片chip2的第2長(zhǎng)邊2L2所夾的第I半導(dǎo)體芯片chip的主面上設(shè)有區(qū)域S2。
[0359]在該區(qū)域S2上面，配置有I個(gè)或多個(gè)焊盤(pán)H。[0360]而且,在第2半導(dǎo)體芯片chip2的主面，沿著第2半導(dǎo)體芯片chip2的第2長(zhǎng)邊2L2配置有I個(gè)或多個(gè)焊盤(pán)J。
[0361 ] 焊盤(pán)H與焊盤(pán)J，與實(shí)施方式I的半導(dǎo)體器件同樣，通過(guò)金屬線wireHJ進(jìn)行芯片間連接。
[0362]藉此，與實(shí)施方式I的半導(dǎo)體器件同樣地，第I半導(dǎo)體芯片chipl的內(nèi)部電路circl及連接于焊盤(pán)J的第2半導(dǎo)體芯片chip2的內(nèi)部電路circ2可進(jìn)行信號(hào)的收發(fā)。
[0363]而且,關(guān)于本實(shí)施方式10的半導(dǎo)體器件,也與實(shí)施方式I的半導(dǎo)體器件一樣，芯片間連接有焊盤(pán)H、J的信號(hào)區(qū)域SigArea配置的邊，與焊盤(pán)A、B、C與引線引腳VREGl共通地連接的電源區(qū)域PowAre配置的邊，為不同的邊。
[0364]藉此，與實(shí)施方式I的半導(dǎo)體器件一樣，金屬線wire成為天線，從而可減少?gòu)男盘?hào)區(qū)域SigArea對(duì)電源區(qū)域PowArea所造成的噪聲。
[0365]下面說(shuō)明下一個(gè)例子。
[0366]如圖22所示，在第2半導(dǎo)體芯片chip2的主面，沿著第2長(zhǎng)邊2L2、第I短邊2S1及第2短邊2S2配置有多個(gè)焊盤(pán)BP2。但是，并沒(méi)有沿著第I長(zhǎng)邊2L1配置焊盤(pán)BP2。
[0367]對(duì)沿著第2半導(dǎo)體芯片chip2的第I長(zhǎng)邊2L1配置有焊盤(pán)BP2時(shí)的不良的事項(xiàng)加以說(shuō)明。
[0368]圖25是在第2半導(dǎo)體芯片chip2的第I長(zhǎng)邊2L1配置有焊盤(pán)BP2時(shí)，焊盤(pán)A、B的外圍部分的放大圖。
[0369]如圖25所示，沿著第2半導(dǎo)體芯片chip2的第I長(zhǎng)邊2L1配置多個(gè)焊盤(pán)BP2，并且連接有金屬線wire。另外，在區(qū)域SI上配置有焊盤(pán)A、焊盤(pán)B及多個(gè)焊盤(pán)BPl，同樣地，與金屬線wire連接。連接于焊盤(pán)BP2的金屬線wire,為覆蓋連接于焊盤(pán)A、焊盤(pán)B及多個(gè)焊盤(pán)BPl的金屬線wire上。
[0370]此時(shí)，若連接于焊盤(pán)BP2的金屬線與連接于焊盤(pán)A、焊盤(pán)B及多個(gè)焊盤(pán)BPl的金屬線的距離(間隙)并不充分時(shí)，對(duì)形成封裝PKG的封裝體mold的成形模具注入熔融樹(shù)脂時(shí)，因該注入壓而發(fā)生使金屬線倒塌現(xiàn)象的導(dǎo)線流，而會(huì)使金屬線wire之間短路(短路)的情形變多。
[0371]另一個(gè)是例如在通上內(nèi)部電源電壓intVcc的金屬線wireA，或通上輸入電壓Vback的金屬線wireB上,有收發(fā)超過(guò)數(shù)百M(fèi)Hz的信號(hào)的金屬線wire時(shí),將會(huì)以金屬線wire作為天線而將噪聲傳播，從而有可能使內(nèi)部電源電壓intVcc受到噪聲的影響。
[0372]基于以上的理由，并不沿著第2半導(dǎo)體芯片Chip2的第I長(zhǎng)邊2L1配置焊盤(pán)BP2。
[0373]下面說(shuō)明下一個(gè)例子。
[0374]在層疊于上層的第2半導(dǎo)體芯片chip2之下配置有調(diào)整器電路Reg時(shí)，調(diào)整器電路Reg在動(dòng)作時(shí)所產(chǎn)生的熱有可能對(duì)第2半導(dǎo)體芯片chip2的動(dòng)作帶來(lái)影響。
[0375]如圖22所示的本發(fā)明實(shí)施方式10的半導(dǎo)體器件中，例如假設(shè)將供給的最大25V的外部電源電壓extVcc,生成降壓至1.5V的內(nèi)部電源電壓intVcc。此時(shí),調(diào)整器電路Reg中，流過(guò)最大20mA左右的電流*。
[0376]另外，假設(shè)QFP的熱電阻為51°C /W。
[0377]則調(diào)整器電路Reg 在動(dòng)作時(shí)，為(25-1.5) (V) *0.020 (A) *51 (°C /ff) = 23.97(°C)、
即，溫度上升最大為大約24°C。[0378]假設(shè)周圍環(huán)境溫度為85°C，則調(diào)整器電路Reg上升24°C為109°C。
[0379]構(gòu)成半導(dǎo)體芯片的材料，例如有硅(Si)。所述硅的熱傳導(dǎo)率是168W/(m.K)。
[0380]另外，構(gòu)成封裝體mold的環(huán)氧樹(shù)脂的熱傳導(dǎo)率是0.2Iff/ (m.K)。
[0381]硅的熱傳導(dǎo)率比環(huán)氧樹(shù)脂大。即，半導(dǎo)體芯片比封裝體容易傳導(dǎo)熱。
[0382]第2半導(dǎo)體芯片chip2經(jīng)由接著膜film2層疊于第I半導(dǎo)體芯片chipl之上。
[0383]接著膜film2 —般由環(huán)氧樹(shù)脂構(gòu)成，由于膜厚度較薄(25 y m左右)，在此可以忽略其阻礙熱傳導(dǎo)。
[0384]調(diào)整器電路Reg配置在第2半導(dǎo)體芯片chip2下時(shí)，其熱量(在此是109°C)將被傳至第2半導(dǎo)體芯片chip2。
[0385]一般而言，半導(dǎo)體芯片的接面溫度為150°C左右，達(dá)到該溫度時(shí)則接面漏電流會(huì)增大，從而可能造成芯片的動(dòng)作不穩(wěn)定。實(shí)際上亦有從超過(guò)120°C時(shí)起，漏電流即以PA的羃次急劇地變大的情況。
[0386]來(lái)自調(diào)整器電路Reg的熱量(在此是109°C )傳入第2半導(dǎo)體芯片chip2，例如在該溫度前后飽和時(shí)，芯片對(duì)接面溫度的容許范圍會(huì)變小。
[0387]而且，第2半導(dǎo)體芯片chip2流過(guò)比在本實(shí)施方式中所計(jì)算的20mA更大電流的芯片時(shí)，供給內(nèi)部電源電壓intVcc的調(diào)整器電路Reg的發(fā)熱量也會(huì)變大，容許范圍將變得更小。
[0388]因此，對(duì)于芯片的接面溫度，為了確保容許范圍，如圖26所示，并不是將調(diào)整器電路Reg配置于第2半導(dǎo)體芯片chip2下，而最好是配置于區(qū)域SI。
[0389]藉此，可使第2半導(dǎo)體芯片chip2不容易受到熱的影響。
[0390]例如在布局上，第2半導(dǎo)體芯片chip2與調(diào)整器電路Reg重迭時(shí)，最好使調(diào)整器電路Reg由第2半導(dǎo)體芯片chip2露出于第I長(zhǎng)邊2L1外的部分的面積比沒(méi)有露出的部分的面積大。
[0391]一般地，用于生成外部電源電壓extVcc降壓后的內(nèi)部電源電壓intVcc的降壓開(kāi)關(guān)部SW，為調(diào)整器電路Reg之中產(chǎn)生熱最多的部分。因此，在調(diào)整器電路Reg上層疊第2半導(dǎo)體芯片chip2時(shí)，如圖27所示，最好在降壓開(kāi)關(guān)部SW之外的區(qū)域重疊層疊。
[0392]如上所述，通過(guò)至少使調(diào)整器電路Reg的降壓開(kāi)關(guān)部SW不與第2半導(dǎo)體芯片chip2重疊,可減少傳入第2半導(dǎo)體芯片chip2的熱量,從而可減少第2半導(dǎo)體芯片chip2的不穩(wěn)定動(dòng)作。
[0393]以下說(shuō)明下一個(gè)例子。
[0394]在上層芯片的位于調(diào)整器電路Reg的上方的區(qū)域，最好不要配置進(jìn)行信號(hào)輸入/輸出的焊盤(pán)。
[0395]圖28所不的是一般的輸入/輸出電路的一例的詳細(xì)內(nèi)容。
[0396]如圖28所示，內(nèi)部電路circ2_l以金屬布線metal與輸出電路outcirc的輸入部OI連接。
[0397]另外，內(nèi)部電路circ2_2以金屬布線metal與輸入電路incirc的輸出部IO連接。
[0398]焊盤(pán)S以金屬布線metal與輸出電路outcirc的輸出部00及輸入電路incirc的輸入部II連接。藉此，內(nèi)部電路circ2-l及內(nèi)部電路circ2-2經(jīng)由焊盤(pán)S與其它電路進(jìn)行信號(hào)的收發(fā)。[0399]內(nèi)部電路circ2_l、內(nèi)部電路circ2_2及內(nèi)部電路circ2_3以金屬布線metalG分別與接地極GND連接。
[0400]從內(nèi)部電路circ2_l經(jīng)由輸出電路outcirc對(duì)焊盤(pán)S輸出信號(hào)時(shí)，由于輸出電路outcirc的晶體管尺寸大多比輸入電路incirc大(柵極寬度大)，所以將會(huì)流過(guò)比輸入電路incirc更大的電流。
[0401]此時(shí),在連接輸出電路outcirc與接地極GND的金屬布線metalG中會(huì)有電流i流過(guò)。
[0402]金屬布線metalG具有布線電阻R，而在此將產(chǎn)生iR( = V)的電壓。
[0403]此時(shí)，因產(chǎn)生的iR( = V)使接地極GND的電位上升(接地偏移)，連接于金屬布線metalG的內(nèi)部電路circ2_3有可能受其影響而導(dǎo)致動(dòng)作變得不穩(wěn)定。
[0404]特別是內(nèi)部電路circ2_3為以微小電流動(dòng)作的模擬電路時(shí)，更容易受到此影響。
[0405]例如，電壓的限值在電源附近或在接地極附近的模擬電路，或如檢測(cè)用于測(cè)定功率晶體管的ON電阻的嚴(yán)格的檢測(cè)限值的電路等。
[0406]如上所述，在進(jìn)行信號(hào)輸入/輸出的焊盤(pán)S中連接有輸入電路incirc或輸出電路outcirc，所述輸入/輸出電路，如上所述，信號(hào)收發(fā)時(shí)容易使接地極GND電位上升(接地偏移)。
[0407]因此，將焊盤(pán)S配置于調(diào)整器電路Reg的附近時(shí)，連接于焊盤(pán)S的輸入電路incirc或輸出電路outcirc，將受到來(lái)自調(diào)整器電路Reg的熱的影響，而出現(xiàn)接地極GND的限值進(jìn)一步發(fā)生變化的情況。此時(shí)，連接于該接地極GND的其它的電路亦會(huì)隨著該限值的變化而變得更加不穩(wěn)定的狀態(tài)。
[0408]基于上述原因，上層芯片的位于調(diào)整器電路Reg上的部分，最好不要配置進(jìn)行信號(hào)輸入/輸出的焊盤(pán)。
[0409]而且，將多個(gè)芯片層疊收容于I個(gè)封裝時(shí)，層疊芯片的順序最好考慮以下幾點(diǎn)。
[0410]有會(huì)發(fā)熱的芯片，且其會(huì)對(duì)其他的芯片的動(dòng)作帶來(lái)影響時(shí)，最好將發(fā)熱的芯片置于最下層。
[0411]最下層芯片如圖22及圖23所示，于封裝(QFP)內(nèi)與晶座tab粘接。
[0412]QFP為使用將引線引腳Lead、晶座吊掛導(dǎo)線及晶座tab —體成形的導(dǎo)線架組裝而成的封裝。所述導(dǎo)線架的材質(zhì)以銅(Cu)類為多。
[0413]銅(Cu)的熱傳導(dǎo)率為398W/ (mK)，比168W/ (mK)的硅熱傳導(dǎo)率高，所以比較容易將
熱傳導(dǎo)。
[0414]因此，通過(guò)將發(fā)熱的芯片配置于最下層，晶座起到散熱片(heatsink)的作用，由此可減少熱傳至上層芯片。
[0415]另外，為有焊盤(pán)數(shù)較多的芯片時(shí)，最好將該芯片層疊于最上層。
[0416]通過(guò)層疊于最上層，可于4個(gè)邊全部配置焊盤(pán)，由此可容易以金屬線連接焊盤(pán)與引線引腳(使打線接合變得容易)。
[0417]如圖22所示，為了使區(qū)域SI的面積比區(qū)域S2的面積大，最好在第I半導(dǎo)體芯片chipl之上層疊第2半導(dǎo)體芯片chip2 (SI > S2)。即，使第I半導(dǎo)體芯片chipl的第I短邊ISl至第2半導(dǎo)體芯片chip2的第I長(zhǎng)邊2L1的距離tl大于第I半導(dǎo)體芯片chipl的第2短邊1S2至第2半導(dǎo)體芯片chip2的第2長(zhǎng)邊2L2的距離t2長(zhǎng)(tl > t2)。[0418]藉此，比起距離tl與距離t2的關(guān)系tlt2時(shí)，可收發(fā)內(nèi)部電路circl與內(nèi)部電路circ2的信號(hào)的金屬線wireHJ的金屬線長(zhǎng)度變短，由此可減少信號(hào)的惡化及延遲。另外，還可增加配置于區(qū)域SI的焊盤(pán)數(shù)。
[0419]以上，說(shuō)明了實(shí)施方式10的半導(dǎo)體器件的幾個(gè)特征。并不需要全部具備所述特征，可為具有所述特征之中的I個(gè)特征或?yàn)槎鄠€(gè)特征的組合。
[0420](實(shí)施方式11)
[0421]圖29是本發(fā)明實(shí)施方式11的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0422]如圖29所示，本發(fā)明實(shí)施方式11的半導(dǎo)體器件與實(shí)施方式10的差異，在于焊盤(pán)A及焊盤(pán)B并不是配置于第I半導(dǎo)體芯片chipl的第I長(zhǎng)邊1L1，而是沿著與配置有焊盤(pán)C的邊交叉的方向上的第I半導(dǎo)體芯片chipl的第I短邊ISl配置。
[0423]即使如上所述地配置焊盤(pán)A、B、C，亦與實(shí)施方式10的半導(dǎo)體器件相同，可使布線長(zhǎng)度比通過(guò)電路板上的布線連接時(shí)短，從而減少內(nèi)部電源電壓intVcc因布線電阻導(dǎo)致的電壓降。
[0424]以上，至此，在本發(fā)明實(shí)施方式10及11所說(shuō)明的主要內(nèi)容，亦可如下進(jìn)行說(shuō)明。
[0425]第2半導(dǎo)體芯片chip2具有:以第I長(zhǎng)邊2L1與第I半導(dǎo)體芯片chipl的第I短邊ISl所夾的區(qū)域SI ;及以第2長(zhǎng)邊2L2與第I半導(dǎo)體芯片chipl的第2短邊1S2所夾的區(qū)域S2。而且，在區(qū)域SI中，將第2半導(dǎo)體芯片chip2層疊于第I半導(dǎo)體芯片chipl的主面以使得第I半導(dǎo)體芯片chipl的焊盤(pán)BPl露出且覆蓋第I半導(dǎo)體芯片chipl的第I長(zhǎng)邊ILl及第2長(zhǎng)邊1L2。
[0426]第I半導(dǎo)體芯片chipl具有包括以第I短邊ISl與第I長(zhǎng)邊ILl所構(gòu)成的角cornerl的四個(gè)角，焊盤(pán)A及焊盤(pán)B在區(qū)域SI上配置在比其它的角更接近角cornerl之處。
[0427]另外，第2半導(dǎo)體芯片chip2具有包括以所述第I短邊2S1與第I長(zhǎng)邊2L1所構(gòu)成的角cornerf的四個(gè)角，焊盤(pán)C是在第2半導(dǎo)體芯片chip2的主面上配置在比其它的角更接近角corner2之處。
[0428]而且，焊盤(pán)H配置在區(qū)域S2上，與焊盤(pán)H電連接的焊盤(pán)J在第2半導(dǎo)體芯片chip2的主面上沿著第2長(zhǎng)邊2L2配置。
[0429](實(shí)施方式12)
[0430]圖30是本發(fā)明實(shí)施方式12的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0431]如圖30所示，本發(fā)明實(shí)施方式12的半導(dǎo)體器件與實(shí)施方式10的差異，在于第I半導(dǎo)體芯片chipl的焊盤(pán)數(shù)比第2半導(dǎo)體芯片chip2的焊盤(pán)數(shù)多，而且，第I半導(dǎo)體芯片chipl層疊于第2半導(dǎo)體芯片chip2的主面上。
[0432]如調(diào)整器電路Reg的發(fā)熱小，無(wú)需經(jīng)由晶座tab放熱時(shí)，可在第2半導(dǎo)體芯片chip2的上層疊具有調(diào)整器電路Reg的第I半導(dǎo)體芯片chipl。即使是如所述地將上下層的芯片交換時(shí)，最好將焊盤(pán)A、B、C分別以金屬線wireA、B、C連接于引線引腳VREGl。
[0433]2個(gè)芯片之中，通過(guò)使焊盤(pán)數(shù)較多的芯片在上層，可使焊盤(pán)全部露出，可對(duì)焊盤(pán)連接金屬線wire。
[0434](實(shí)施方式13)
[0435]本發(fā)明實(shí)施方式13的半導(dǎo)體器件與實(shí)施方式10的差異，在于其構(gòu)成為第I半導(dǎo)體芯片chipl具有2個(gè)調(diào)整器電路，而對(duì)第2半導(dǎo)體芯片chip2供給電壓值不同的2種電源電壓。
[0436]圖31是本發(fā)明實(shí)施方式13的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0437]圖32所示的是本發(fā)明實(shí)施方式13的半導(dǎo)體器件的調(diào)整器電路及外圍部分的詳細(xì)內(nèi)容。
[0438]如圖32所示，本發(fā)明實(shí)施方式13的半導(dǎo)體器件中，在調(diào)整器電路Reg上追加設(shè)置調(diào)整器電路Reg2。
[0439]調(diào)整器電路Reg2產(chǎn)生將外部電源電壓extVcc降壓的內(nèi)部電源電壓intVcc2。
[0440]內(nèi)部電源電壓intVcc2從焊盤(pán)D輸出，并經(jīng)由引線引腳VREG2、電路板上的布線wireSub及引線引腳VDD2而輸入焊盤(pán)F。
[0441 ] 而且，調(diào)整器電路Reg從調(diào)整器電路Reg2供給內(nèi)部電源電壓intVcc2，并產(chǎn)生將內(nèi)部電源電壓intVcc2降壓后的內(nèi)部電源電壓intVcc。
[0442]因此，內(nèi)部電源電壓intVcc2的電壓值，比內(nèi)部電源電壓intVcc的電壓值高。
[0443]如圖32表示，焊盤(pán)F連接有內(nèi)部電路circ2_2。連接于焊盤(pán)F的內(nèi)部電路circ2_2，以比連接于焊盤(pán)C的內(nèi)部電路circ2-l高的電壓動(dòng)作的電路。
[0444]例如，內(nèi)部電源電壓intVcc2的電壓值為3.45V左右，而內(nèi)部電源電壓intVcc的電壓值為1.5V左右。
[0445]如上所述，通過(guò)以圖32所示的電路構(gòu)成，可將通過(guò)多個(gè)半導(dǎo)體芯片的任何一個(gè)所產(chǎn)生的電壓值不同的多個(gè)種類的電壓，作為電源電壓穩(wěn)定地供給其它的半導(dǎo)體芯片。
[0446]而且在本實(shí)施方式中，內(nèi)部電源電壓intVcc2為從引線引腳VREG2輸出，經(jīng)由電路板上的布線wireSub,并供給引線引腳VDD2的結(jié)構(gòu)。S卩，相對(duì)于內(nèi)部電源電壓intVcc在封裝PKG內(nèi)部供給第2半導(dǎo)體芯片chip2的內(nèi)部電路circ2-l，內(nèi)部電源電壓intVcc2為經(jīng)過(guò)封裝PKG外部供給內(nèi)部電路circ2-2。
[0447]如上所述，因配置焊盤(pán)等的限制事項(xiàng)，而無(wú)法經(jīng)由封裝PKG內(nèi)的金屬線wire由一邊的芯片向另一邊的芯片供給內(nèi)部電源電壓時(shí)，最好是將一般地對(duì)布線電阻的影響少，且不是那么要求精度的電壓值較高的電源電壓，經(jīng)由封裝PKG外部的電路板上的布線wireSub供給其它的芯片。
[0448]藉此，即使對(duì)焊盤(pán)的配置等的有所限制時(shí)，也不會(huì)對(duì)需要精度的電壓值低的內(nèi)部電源電壓帶來(lái)影響，由此可穩(wěn)定地將多個(gè)種類不同的電壓值的內(nèi)部電源電壓穩(wěn)定供給其它的半導(dǎo)體芯片。
[0449]另外，本發(fā)明實(shí)施方式13的半導(dǎo)體器件可用于各式各樣的應(yīng)用程序。
[0450]例如，本發(fā)明實(shí)施方式13的半導(dǎo)體器件，可使用于移動(dòng)電話或筆記本型計(jì)算機(jī)等數(shù)碼機(jī)器的電源所用的鋰離子電池(以下，稱為「Li電池」)的電池電壓控制系統(tǒng)等。
[0451]以下，說(shuō)明關(guān)于Li電池的電池電壓控制系統(tǒng)的應(yīng)用例。
[0452]在Li電池的電池電壓控制系統(tǒng)中，第I半導(dǎo)體芯片chipl具有模擬電路，為進(jìn)行電源控制等的模擬芯片。所述模擬芯片從連接的Li電池輸入電壓等信息，并進(jìn)行處理。常被稱為模擬前端IC (以下，稱為「AFE」)。
[0453]第2半導(dǎo)體芯片Chip2為控制AFE，并處理信息的微型計(jì)算機(jī)芯片(以下，簡(jiǎn)稱為“MCU”)。
[0454]在Li電池的電池電壓控制系統(tǒng)中，將AFE與MCU收容于一個(gè)封裝的半導(dǎo)體器件，多被搭載于筆記本型計(jì)算機(jī)等的電池包內(nèi)。
[0455]圖33所示的是AFE與MCU的電池電壓控制系統(tǒng)的詳細(xì)內(nèi)容的電路框圖。
[0456]如圖33所示，AFE監(jiān)視例如4支串聯(lián)的Li電池Li的電壓等。各個(gè)Li電池的+引腳及-引腳連接于AFE。并于終端的+引腳與-引腳之間連接有負(fù)荷或充電器。
[0457]AFE按照來(lái)自MCU的命令，將各個(gè)Li電池電壓以既定的倍率(例如0.3倍左右)放大，作為GND基準(zhǔn)的模擬數(shù)據(jù)輸出至MCU。
[0458]MCU根據(jù)從AFE所輸入的模擬資料算出Li電池的電壓。MCU除了上述檢測(cè)電池電壓的手段以外，還具有檢測(cè)充放電電流和溫度的手段。
[0459]而且，MCU將根據(jù)所述檢測(cè)結(jié)果與電池電壓檢測(cè)結(jié)果，判斷過(guò)充電狀態(tài)、過(guò)放電狀態(tài)等的電池狀態(tài)。
[0460]MCU的判定結(jié)果將輸出到AFE。AFE按照MCU的判定結(jié)果，將外接的功率MOSFET進(jìn)行ON/OFF。AFE在內(nèi)部具有FET控制部，并輸出功率MOSFET的控制信號(hào)。
[0461]功率MOSFET串聯(lián)于充電及放電路徑，并作為充放電開(kāi)關(guān)進(jìn)行動(dòng)作。如上所述，通過(guò)本半導(dǎo)體器件，可將Li電池的電壓控制在既定的電壓范圍內(nèi)。
[0462]另外，此時(shí)的AFE具有高耐壓部(35V)及低耐壓部(5V)。高耐壓部設(shè)有連接4個(gè)Li電池(單電池胞的Max電壓為4.2V左右)或16?18V左右的充電器的引腳等。
[0463]低耐壓部設(shè)有如與MCU的串行資料的I/O部等。這相當(dāng)于圖31所示的焊盤(pán)H及焊盤(pán)J經(jīng)由金屬線Wire連接芯片間連接的部分。
[0464]另一方面，MCU僅由低耐壓部構(gòu)成。
[0465]MCU由AFE的調(diào)整器電路供給內(nèi)部電源電壓而動(dòng)作。圖33所示的引線引腳VREGl及引線引腳VREG2相當(dāng)于其供應(yīng)引腳。由引線引腳VREGl供給內(nèi)部電源電壓intVcc，由引線引腳VREG2供給內(nèi)部電源電壓intVcc2。另外，內(nèi)部電源電壓intVcc的電壓值為1.5V左右，內(nèi)部電源電壓intVcc2的電壓值為3.45V左右。MCU將內(nèi)部電源電壓intVcc作為MCU電源、將內(nèi)部電源電壓intVcc2作為MCU電源及LED用電源使用。
[0466](實(shí)施方式14)
[0467]圖34是本發(fā)明實(shí)施方式14的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0468]圖35是本發(fā)明實(shí)施方式14的半導(dǎo)體器件的封裝構(gòu)造的剖面圖。
[0469]圖35(a)為圖34的A-A'的剖面圖。圖35 (b)為圖34的B-B'的剖面圖。
[0470]如圖34及圖35所示，本發(fā)明實(shí)施方式14的半導(dǎo)體器件與實(shí)施方式10的主要差異，將作為內(nèi)部電源電壓intVcc的相位補(bǔ)償及對(duì)電壓穩(wěn)定化的調(diào)整器容量的電容器Cap組裝入封裝PKG內(nèi)部。
[0471]在晶座tab上,經(jīng)由接著膜fiIml搭載內(nèi)插器襯底inter。內(nèi)插器襯底inter以減去法等所形成的單層或2層左右的樹(shù)脂襯底等或陶瓷襯底等。另外，也可為薄膜襯底?？捎行У厥挂r底厚度變薄。
[0472]第I半導(dǎo)體芯片chipl及第2半導(dǎo)體芯片chip2分別經(jīng)由接著膜film2、3層疊于內(nèi)插器襯底inter上。
[0473]如圖34所示，以第I半導(dǎo)體芯片chipl的第I長(zhǎng)邊ILl、第2半導(dǎo)體芯片chip2的第I長(zhǎng)邊2L1及內(nèi)插器襯底inter的外周所圍的內(nèi)插器襯底inter的主面，設(shè)有觸點(diǎn)LDl及觸點(diǎn)LD2。而且，在所述觸點(diǎn)LDl及觸點(diǎn)LD2上搭載有電容器Cap。[0474]電容器Cap最好使用可收容在封裝PKG(QFP)中的程度的小面安裝型。在本實(shí)施方式中，圖示使用以層疊介電體片所形成的積層陶瓷芯片電容的例。另外，電容器Cap亦可為燒結(jié)金屬鉭粉所形成的鉭質(zhì)電解電容器。鉭質(zhì)電解電容器可得到比積層陶瓷電容器更大的容量。
[0475]電容器Cap的2個(gè)電極分別以焊錫或?qū)щ娦院系入娺B接于觸點(diǎn)LDl及觸點(diǎn)LD2。
[0476]焊盤(pán)A、B、C分別以金屬線wireA、B、C與觸點(diǎn)LDl連接。另外，觸點(diǎn)LD2以金屬線wireG連接于供給接地電壓(接地極)GND的引線引腳Vss。
[0477]如上所述，通過(guò)在封裝內(nèi)組裝入電容器Cap，可減少電路板上的零件數(shù)。另外，由于焊盤(pán)A、B、C分別以金屬線wireA、B、C共同地連接于觸點(diǎn)LD1，所以不需要如圖22所示的引線引腳VREG1。因此，可減少封裝PKG的引腳數(shù)。
[0478]另外，將2個(gè)芯片以十字平面形狀層疊所獲得的區(qū)域，即，于第I半導(dǎo)體芯片chipl的第I長(zhǎng)邊1L1、第2半導(dǎo)體芯片chip2的第I長(zhǎng)邊2L1及內(nèi)插器襯底inter的外周所圍的內(nèi)插器襯底inter的主面上的區(qū)域配置電容器Cap，由此，無(wú)需擴(kuò)大封裝尺寸，便可使尺寸與實(shí)施方式10的半導(dǎo)體器件的封裝PKG尺寸同等。
[0479]另外，將電容器Cap連接于觸點(diǎn)LDl及觸點(diǎn)LD2的焊錫，最好使用鉛(Pb)含有率為90%以上的高熔點(diǎn)焊錫。通過(guò)使用高熔點(diǎn)焊錫，可使焊錫熔點(diǎn)比在電路板上安裝封裝PKG時(shí)的回焊溫度高。藉此，可防止焊錫在封裝PKG內(nèi)再溶融而造成電容器Cap電極間的短路(short)或封裝龜裂。
[0480]封裝PKG需要對(duì)應(yīng)無(wú)鉛(Pb)時(shí)，最好使用有通用性、容易購(gòu)得的Sn-Ag類或Sn-Ag-Cu類的焊錫作為無(wú)鉛(Pb)焊錫。組成比為Agl.0?3.5%,CuO?0.5%，其它的是Sn。但是，無(wú)法避免在將封裝PKG安裝在電路板上的回焊時(shí)發(fā)生焊錫再溶融。因此，封裝體mold可吸收(緩和)，在焊錫發(fā)生溶融而體積膨脹時(shí)的其體積膨脹部分，最好事先采用樹(shù)脂材料降低彈性率而使封裝不會(huì)發(fā)生龜裂。
[0481](實(shí)施方式15)
[0482]圖36是本發(fā)明實(shí)施方式15的半導(dǎo)體器件的封裝構(gòu)造的平面圖。
[0483]圖37是本發(fā)明實(shí)施方式15的半導(dǎo)體器件的封裝構(gòu)造的剖面圖。
[0484]圖37(a)為圖36的A-A'的剖面圖。圖37 (b)為圖36的B-B'的剖面圖。
[0485]如圖36及圖37所示，本發(fā)明實(shí)施方式15的半導(dǎo)體器件與實(shí)施方式14的主要差異在于封裝PKG為BGA (BalI Grid Array)封裝。
[0486]第I半導(dǎo)體芯片chipl及第2半導(dǎo)體芯片chip2分別經(jīng)由接著膜filml、2層疊于內(nèi)插器襯底inter上。
[0487]內(nèi)插器襯底inter以建構(gòu)法等形成的多層布線樹(shù)脂襯底等。布線多以銅(Cu)等形成。
[0488]第I半導(dǎo)體芯片chipl及第2半導(dǎo)體芯片chip2分別經(jīng)由接著膜filml、2層疊于內(nèi)插器襯底inter上。
[0489]另外，于內(nèi)插器襯底inter的主面配置有多個(gè)第二焊盤(pán)secP。第I半導(dǎo)體芯片chipl的多個(gè)接合焊盤(pán)BPl及第2半導(dǎo)體芯片chip2的多個(gè)接合焊盤(pán)BP2分別以金屬線wire連接對(duì)應(yīng)的多個(gè)第二焊盤(pán)secP。
[0490]另外，如圖36及圖37所示，關(guān)于第二焊盤(pán)secP的數(shù)量，圖字中的數(shù)字只是為了方便說(shuō)明而舉出的適當(dāng)數(shù)，實(shí)際數(shù)量可比圖字的數(shù)多或少。
[0491]多個(gè)第二焊盤(pán)secP經(jīng)由通孔via連接于封裝PKG背面的觸點(diǎn)焊盤(pán)LP。此外觸點(diǎn)焊盤(pán)LP上連接有焊錫球ball。焊錫球ball的焊錫，多為Sn-Pb的共晶焊錫。封裝PKG需要對(duì)應(yīng)無(wú)鉛(Pb)時(shí)，最好使用通用性、容易購(gòu)得的Sn-Ag類或Sn-Ag-Cu類的焊錫作為無(wú)鉛(Pb)焊錫。組成比為Agl.0?3.5%, CuO?0.5%，其它的是Sn。
[0492]另外，如圖36及圖37所示，關(guān)于觸點(diǎn)焊盤(pán)LP與焊錫球ball的數(shù)量，圖字中的數(shù)字只是為了方便說(shuō)明而舉出的適當(dāng)數(shù)，實(shí)際數(shù)量可比圖字的數(shù)多或少。
[0493]上述實(shí)施方式14的半導(dǎo)體器件中，搭載有電容器Cap的觸點(diǎn)LD2，通過(guò)金屬線wireG與引線引腳Vss連接。本實(shí)施方式15的半導(dǎo)體器件中,觸點(diǎn)LD2經(jīng)由通孔via與供給有接地電壓(接地極)GND的焊錫球ball連接。
[0494]如上所述，通過(guò)將封裝PKG由QFP改成BGA，由于無(wú)需引線引腳Lead，可使封裝尺寸變小。而且，為QFP時(shí)所得的效果，在將封裝形態(tài)改為BGA的本實(shí)施方式15的半導(dǎo)體器件時(shí)亦可得到同樣的效果。
[0495]以上，說(shuō)明了本發(fā)明實(shí)施方式I至15的半導(dǎo)體器件。至此所述的任何發(fā)明，都是關(guān)于提供在將多個(gè)半導(dǎo)體芯片層疊于同一封裝的半導(dǎo)體器件中，將多個(gè)半導(dǎo)體芯片的任何一個(gè)所產(chǎn)生的電壓，作為電源電壓供給其它的半導(dǎo)體芯片，從而可實(shí)現(xiàn)該半導(dǎo)體器件穩(wěn)定地動(dòng)作的技術(shù)。
[0496]于至此說(shuō)明的各實(shí)施方式的半導(dǎo)體器件的封裝雖為QFP及BGA，同時(shí)亦可為同是面安裝封裝的CSP (Chip Size Package:芯片尺寸封裝)或在封裝的背面沒(méi)有設(shè)置焊錫球的LGA(Land Grid Array:柵格陣列)封裝,并非限定于在本實(shí)施方式中所記載的封裝種類。
[0497]QFP引線引腳(導(dǎo)線架)可為金屬性(導(dǎo)電性)材料的銅(Cu)類，亦可為鐵(Fe)類與鎳(Ni)的合金的合金42。
[0498]引線引腳以封裝體為邊界露出于封裝外部，以安裝時(shí)與電路板焊接的外引線，及以金屬線wire于封裝內(nèi)部與半導(dǎo)體芯片連接的內(nèi)引線所構(gòu)成。
[0499]外引線的表面施有外層鍍敷。外層鍍敷為Sn-Pb焊錫鍍敷等。封裝需要對(duì)應(yīng)無(wú)鉛化時(shí)為無(wú)鉛焊錫鍍敷。
[0500]雖然圖中所示的晶座的外形(尺寸)比搭載于QFP的晶座上的芯片外形(尺寸)大，相反地，為小亦可。
[0501]晶座的外形(尺寸)比搭載于晶座上的芯片外形(尺寸)小時(shí)，芯片的背面會(huì)與封裝體的樹(shù)脂粘著。由于半導(dǎo)體芯片(硅)與樹(shù)脂的界面粘著力比晶座(金屬)與樹(shù)脂的界面粘著力大，故可防止水分滲入晶座與樹(shù)脂的界面。結(jié)果，通過(guò)焊錫回焊將封裝安裝于襯底時(shí)可抑制滲入水分因回焊的熱產(chǎn)生膨脹而造成封裝龜裂。
[0502]另外，以上就使用接著膜層疊半導(dǎo)體芯片的構(gòu)造進(jìn)行了說(shuō)明。亦可用接著涂料來(lái)代替接著膜。
[0503]但是，比起接著涂料，接著膜在制造時(shí)的管理更容易。接著膜由于膜厚的偏差比接著涂料的供應(yīng)量的偏差小，故芯片安裝后的完成品偏差也較少。因此，容易管理接著后的膜(接著膜)的厚度。
[0504]另外，對(duì)于接著后接著材料從芯片的溢出，接著膜比接著涂料少。溢出較少者可避免在下層芯片的焊盤(pán)沾到接合劑，從而可避免無(wú)法連接到金屬線等不良。
[0505]以上按照實(shí)施方式具體地說(shuō)明了本案發(fā)明人所作的發(fā)明，但是本發(fā)明并不受到上述實(shí)施方式的限定，在不超出其要旨的范圍下能夠進(jìn)行各種變更，在此無(wú)需贅言。另外，可將實(shí)施方式I至15進(jìn)行適當(dāng)?shù)慕M合，也可僅利用各實(shí)施方式的一部分進(jìn)行適當(dāng)?shù)慕M合。
[0506]本發(fā)明可廣泛地用于制造半導(dǎo)體器件的制造業(yè)。
【權(quán)利要求】
1.一種半導(dǎo)體器件,包括: 第I半導(dǎo)體芯片，具有主面、第I邊、與所述第I邊相交的第2邊、和形成于其所述主面上的多個(gè)焊盤(pán)； 第2半導(dǎo)體芯片，具有主面、第I邊、與所述第I邊相交的第2邊、和形成于其所述主面上的多個(gè)焊盤(pán)； 芯片安裝部，安裝有所述第I半導(dǎo)體芯片和所述第2半導(dǎo)體芯片； 第I引線和第2引線，布置在所述芯片安裝部附近； 封裝體，對(duì)所述第I半導(dǎo)體芯片和所述第2半導(dǎo)體芯片、所述芯片安裝部、以及所述第I引線和所述第2引線各自的一部分進(jìn)行封裝；并且其中所述第I半導(dǎo)體芯片包括: 第I焊盤(pán)，由所述第I引線供給外部電源電壓； 調(diào)整器電路，與所述第I焊盤(pán)電連接，且按照參考電壓和與所述參考電壓進(jìn)行比較的輸入電壓來(lái)生成將所述外部電源電壓降壓后的內(nèi)部電源電壓； 第2焊盤(pán)，電連接到所述調(diào)整器電路，并輸出所述內(nèi)部電源電壓；以及 第3焊盤(pán)，所述第3焊盤(pán)電連接到被輸入所述輸入電壓的所述調(diào)整器電路的輸入部； 其中所述第2半導(dǎo)體芯片包括: 第4焊盤(pán)，所述第4焊盤(pán)由所述第2焊盤(pán)被輸入所述內(nèi)部電源電壓； 其中所述第2半導(dǎo)體芯`片安裝在所述芯片安裝部上以使得所述第2半導(dǎo)體芯片的所述第2邊與所述第I半導(dǎo)體芯片的所述第I邊在平面圖中相交， 其中所述第2焊盤(pán)和所述第3焊盤(pán)沿著所述第I半導(dǎo)體芯片的所述第I邊布置， 其中所述第4焊盤(pán)沿著所述第2半導(dǎo)體芯片的所述第I邊布置， 其中所述第2引線在所述平面圖中布置在所述第I半導(dǎo)體芯片的所述第I邊附近而不是所述第I半導(dǎo)體芯片的所述第2邊附近，并且 其中所述第2焊盤(pán)、所述第3焊盤(pán)和所述第4焊盤(pán)分別經(jīng)由多根金屬線電連接到所述第2引線。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第2焊盤(pán)和所述第3焊盤(pán)布置在所述第I半導(dǎo)體芯片在所述平面圖中的所述第I半導(dǎo)體芯片的所述第2邊和所述第2半導(dǎo)體芯片的所述第2邊之間的區(qū)域中。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第2半導(dǎo)體芯片安裝在所述第I半導(dǎo)體芯片上。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第2半導(dǎo)體芯片的所述第2邊比所述第I半導(dǎo)體芯片的所述第2邊長(zhǎng)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第I半導(dǎo)體芯片和所述第2半導(dǎo)體芯片為長(zhǎng)方形。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第2半導(dǎo)體芯片的所述第4焊盤(pán)布置在所述第2半導(dǎo)體芯片的所述第I邊和所述第2邊的角附近而不是所述第2半導(dǎo)體芯片的其它角附近。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第I半導(dǎo)體芯片具有多個(gè)第5焊盤(pán)，所述多個(gè)第5焊盤(pán)沿著與所述第I半導(dǎo)體芯片的所述第I邊和所述第2邊不同的邊而與所述第2半導(dǎo)體芯片之間收發(fā)信號(hào)， 其中所述第2半導(dǎo)體芯片沿著分別與所述第2半導(dǎo)體芯片的所述第2邊的第I邊和第2邊不同的邊具有多個(gè)第6焊盤(pán)，并且 其中所述多個(gè)第5焊盤(pán)和所述多個(gè)第6焊盤(pán)經(jīng)由多根金屬線相互連接。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件， 其中所述第I半導(dǎo)體芯片和所述第2半導(dǎo)體芯片分別具有面向所述第2邊的第3邊，并且 其中所述多個(gè)第5焊盤(pán)和所述多個(gè)第6焊盤(pán)分別沿所述第I半導(dǎo)體芯片和所述第2半導(dǎo)體芯片的第3邊布置。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件， 其中所述多個(gè)第5焊盤(pán)布置在所述第I半導(dǎo)體芯片在所述平面圖中的所述第I半導(dǎo)體芯片的所述第3邊和所述第2半導(dǎo)體芯片的所述第3邊之間的區(qū)域中。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件， 其中所述第I半導(dǎo)體芯片包括模擬電路且為用于進(jìn)行電源控制的模擬芯片，并且其中所述第2半導(dǎo)體芯 片為用于控制所述第I半導(dǎo)體芯片并進(jìn)行信息處理的微型計(jì)算機(jī)芯片。
【文檔編號(hào)】H01L23/495GK103794591SQ201310353788
【公開(kāi)日】2014年5月14日 申請(qǐng)日期:2009年6月12日 優(yōu)先權(quán)日:2008年9月19日
【發(fā)明者】小松干彥, 日高隆雄, 木村純子 申請(qǐng)人:瑞薩電子株式會(huì)社