半導體器件及其制造方法
【專利摘要】本發(fā)明公開了半導體器件及其制造方法。在一個實施例中，制造半導體器件的方法包括在工件上方的第一金屬化層中形成第一導電結構，第一導電結構包括具有第一寬度的第一部分和具有第二寬度的第二部分。第二寬度不同于第一寬度。方法包括在與第一金屬化層相鄰的第二金屬化層中形成第二導電結構，并且將第二導電結構的部分連接至第一導電結構的第一部分。
【專利說明】半導體器件及其制造方法
【技術領域】
[0001]本發(fā)明一般地涉及半導體【技術領域】，更具體地來說，涉及半導體器件及其制造方法。
【背景技術】
[0002]半導體器件用于各種電子應用中，例如，以個人電腦、手機、數碼相機以及其他電子設備為例。通常通過在半導體沉底上方順序沉積絕緣層或者介電層、導電層以及半導體層材料，并且使用光刻圖案化各種材料層以在其上形成電路部件和元件來制造半導體器件。通常在單個半導體晶圓上制造數十或數百個集成電路。通過沿晶圓上的劃線切割集成電路分割成單獨的管芯。可以在多芯片模塊中或者其他類型的封裝件中單獨封裝管芯。隨著半導體器件的尺寸減小，已經開始開發(fā)較小的封裝件(例如，晶圓級封裝件(WLP))，其中，集成電路(IC)置于具有用于制造連接至IC和其他電子部件的布線的載體上。為了進一步提高電路密度，也已經開發(fā)了三維(3D) 1C，其中，兩個或者多個管芯或者IC接合在一起并且在附接至襯底的中介層上的管芯和接觸焊盤之間形成電連接件。
[0003]半導體器件的布線通常形成在后道工序(BEOL)工藝中。多個導電材料層用于形成布線和其他導電結構(例如，一些應用中的電容器和電感器)。尤其隨著器件的尺寸減小，在許多半導體器件中關注電阻-電容(RC)時間常數、RC延遲特性以及導電布線和導電結構的電阻。

【發(fā)明內容】

[0004]為了解決現有技術中所存在的缺陷，根據本發(fā)明的一方面，提供了一種制造半導體器件的方法，所述方法包括:在工件上方的第一金屬化層中形成第一導電結構，所述第一導電結構包括具有第一寬度的第一部分和具有第二寬度的第二部分，所述第二寬度不同于所述第一寬度；在與所述第一金屬化層相鄰的第二金屬化層中形成第二導電結構；以及將所述第二導電結構的一部分連接至所述第一導電結構的第一部分。
[0005]在該方法中，形成所述第一導電結構包括:形成包括信號互連件的所述第一部分以及形成包括與所述第一信號互連件相鄰的接地互連件的所述第二部分。
[0006]在該方法中，形成所述第一導電結構包括:形成包括與所述信號互連件的第一側相鄰的第一接地互連件和與所述信號互連件的第二側相鄰的第二接地互連件的所述第二部分，所述第二側與所述第一側相對。
[0007]在該方法中，所述第一接地互連件和所述信號互連件之間的第一距離與所述第二接地互連件和所述信號互連件之間的第二距離基本相同。
[0008]在該方法中，所述第一接地互連件和所述信號互連件之間的第一距離不同于所述第二接地互連件和所述信號互連件之間的第二距離。
[0009]在該方法中，形成所述第一導電結構包括:形成包括設置在所述第一接地互連件和所述第二接地互連件之間的多個信號互連件的所述第一部分。[0010]在該方法中，連接所述第二導電結構的所述一部分包括:將所述第二導電結構的第一部分連接至所述第一導電結構的第一部分，所述第二導電結構進一步包括第二部分，并且所述方法進一步包括:將所述第二導電結構的第二部分連接所述第一導電結構的第二部分。
[0011]在該方法中，形成所述第二導電結構包括:形成具有第三寬度的第一部分和形成具有第四寬度的第二部分，所述第四寬度不同于所述第三寬度。
[0012]在該方法中，形成所述第二導電結構包括:形成具有第三寬度的第一部分和形成具有第四寬度的第二部分，其中，所述第三寬度不同于所述第一寬度，或者所述第四寬度不同于所述第二寬度。
[0013]在該方法中，形成所述第二導電結構包括:形成具有第三寬度的所述第一部分和形成具有第四寬度的所述第二部分，并且所述第三寬度與所述第一寬度基本相同。
[0014]在該方法中，所述第一導電結構包括具有所述第二寬度的多個第二部分，形成所述第一導電結構包括形成地-信號-地(GSG)互連結構或者共面波導(CPW)，所述GSG互連結構或者所述CPW包括設置在兩個接地互連件之間的信號互連件，所述信號互連件包括所述第一導電結構的第一部分并且所述兩個接地互連件中的每一個都包括所述第一導電結構中的一個第二部分，所述第二導電結構包括多個第二部分，并且所述方法進一步包括將所述兩個接地互連件中的每一個都連接至所述第二導電結構的多個第二部分中的一個。
[0015]該方法進一步包括:在與所述第二金屬化層相鄰的第三金屬化層中形成第三導電結構，所述第三導電結構包括多個導電部件，其中，所述多個導電部件中的每一個都連接至所述第二導電結構的多個第二部分中的一個。
[0016]在該方法中，所述多個導電部件中的每一個的寬度都基本為所述第一寬度。
[0017]在該方法中，形成所述第一導電結構包括形成電容器，所述第一導電結構的第一部分和所述第二導電結構的第一部分包括第一電容極板，并且所述第一導電結構的第二部分和所述第二導電結構的第二部分包括與所述第一電容極板相鄰的第二電容極板。
[0018]在該方法中，形成所述第一導電結構包括形成電感器，形成所述電感器包括在所述第一金屬化層和所述第二金屬化層中形成螺旋電感器，并且所述電感器的外周界截面包括所述第一導電結構的第一部分和第二部分以及所述第二導電結構的第一部分和第二部分。
[0019]在該方法中，將所述第一導電結構的第一部分連接至所述第二導電結構的第一部分包括:通過設置在第三金屬化層中的第一通孔將所述第一導電結構的第一部分連接至所述第二導電結構的第一部分，所述第三金屬化層設置在所述第一金屬化層和所述第二金屬化層之間，并且將所述第一導電結構的第二部分連接至所述第二導電結構的第二部分包括:通過設置在所述第三金屬化層中的第二通孔將所述第一導電結構的第二部分連接至所述第二導電結構的第二部分。
[0020]根據本發(fā)明的另一方面，提供了一種半導體器件，包括:工件；地-信號-地(GSG)互連結構，設置在所述工件上方的第一金屬化層中，所述GSG互連結構包括設置在兩個接地互連件之間的信號互連件，所述信號互連件和所述兩個接地互連件中的每一個都包括第一寬度；以及導電結構，設置在與所述第一金屬化層相鄰的第二金屬化層中，所述導電結構包括每一個都具有第二寬度的多個導電部件，所述第二寬度不同于所述第一寬度，其中，所述導電結構的所述多個導電部件中的一個導電部件連接至所述信號互連件，并且所述多個導電部件中的其他導電部件連接至所述兩個接地互連件中的每一個。
[0021]根據本發(fā)明的又一方面，提供了一種半導體器件，包括:工件；第一導電結構，設置在所述工件上方的第一金屬化層中，所述第一導電結構的第一部分包括第一寬度，所述第一導電結構的第二部分包括第二寬度，所述第二寬度不同于所述第一寬度；以及第二導電結構，設置在與所述第一金屬化層相鄰的第二金屬化層中，其中，所述第二導電結構的第一部分包括第三寬度，所述第二導電結構的第二部分包括第四寬度，所述第四寬度不同于所述第三寬度，所述第一導電結構的第一部分連接至所述第二導電結構的第一部分，并且所述第一導電結構的第二部分連接至所述第二導電結構的第二部分。
[0022]在該半導體器件中，所述第二導電結構改善了所述第一導電結構的電阻、電容、RC延遲或者品質因數。
[0023]在該半導體器件中，所述第一導電結構和所述第二導電結構設置在集成電路管芯、中介層或者封裝襯底上。
【專利附圖】

【附圖說明】
[0024]為更完整的理解本發(fā)明及其優(yōu)點，現在將結合附圖所進行的以下描述作為參考，其中:
[0025]圖1至圖6是根據本發(fā)明的一些實施例示出包括地-信號-地(GSG)互連結構的導電結構的半導體器件的截面圖；
[0026]圖7是根據本發(fā)明一個實施例示出包括在一側接地的互連結構的導電結構的截面圖；
[0027]圖8和9是根據一些實施例示出包括地-信號-信號-地(GSSG)互連結構的導電結構的截面圖；
[0028]圖10和11示出了根據另一個實施例示出包括電容器的導電結構的截面圖；
[0029]圖12和13分別示出了根據一個實施例包括電感器的導電結構的俯視圖和截面圖；
[0030]圖14是根據一個實施例示出可以實施本文所述的新型導電結構的封裝3DIC的截面圖；以及
[0031]圖15是根據一個實施例制造半導體器件的導電結構的方法流程圖。
[0032]除非另有指定，否則不同附圖中相應的數字和符號通常指相應的部件。繪制附圖以清晰地示出一些實施例的相關方面并且不必按比例繪制。
【具體實施方式】
[0033]下面詳細闡述了本發(fā)明一些實施例的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現的可應用的發(fā)明概念。闡述的具體實施例僅是制造和使用本發(fā)明的具體方式，并且沒有限定本發(fā)明的范圍。
[0034]本發(fā)明的一些實施例與半導體器件的金屬化層中的互連結構、導電部件、以及無源部件的形成有關。在本文中將描述新型半導體器件及其制造方法。
[0035]根據一些實施例，兩個或者多個導電結構形成在包括集成電路、中介層或者用于封裝集成電路的襯底的半導體器件的至少兩個金屬化層中。導電結構包括通過通孔連接在一起的金屬疊層?？梢栽谝诒疚闹羞M一步描述的信號總線、GSG互連結構、GSSG互連結構、共面波導、電容器或者電感器中利用金屬疊層。
[0036]圖1至圖6示出了根據本發(fā)明的一些實施例包括GSG互連結構的半導體器件中的導電結構的截面圖。在一些實施例中，GSG互連結構包括共面波導(CPW)。首先參照圖1，示出了包括GSG互連結構的初始設計的半導體器件的截面圖。GSG互連結構包括具有形成在金屬化層Mn中的多條導線104和106的導電結構102。導電結構102的導線104和106包括信號互連件104和兩個接地互連件106，其中，信號互連件104設置在兩個接地互連件106之間。接地互連件106和信號互連件104在本文中還稱為導電結構102的部分104和106。信號互連件104和接地互連件106具有包括尺寸Cl1的寬度并且以他們之間具有包括尺寸d2的寬度的間距間隔開。信號互連件104和接地互連件106具有包括尺寸d3的厚度或者高度。在一些實施例中，例如，尺寸(I1可以包括大約Ιμπι至10 μ m，尺寸(12可以包括大約I μ m至10 μ m,并且尺寸d3可以包括大約0.8 μ m至2 μ m,但是可選地,尺寸(I1、d2和d3可以包括其他值。在一些實施例中，例如，導電結構102的部分104和106可以在俯視圖中(例如，相對于圖1所示的截面圖在進出紙面的視圖中)延伸大約幾微米至幾毫米。金屬化層Mn可以包括其他導線(未示出)形成在其中的材料層。
[0037]設置在信號互連件104的任一側的接地互連件106屏蔽(shield)信號互連件104。然而，圖1所示的結構的潛在問題是導電結構102的部分104和106的電阻可以很高，從而可以導致較長的信號延遲。應該注意，根據一些實施例實際上不制造圖1所示的半導體器件:圖1僅示出了導電結構102的初始設計。
[0038]為了改善圖1所示的初始設計的性能，如圖2所示，其中，圖2是根據本發(fā)明一個實施例的半導體器件100的截面圖，互連結構的信號互連件104和接地互連件106延伸至相鄰的金屬化層Mim。導電結構110形成在相鄰的金屬化層Mim中，該金屬化層Mim可以包括其他導線(未示出)形成在其中的材料層。導電結構110通過設置在金屬化層之間的金屬化層Vim中的通孔108連接至導電結構102。金屬化層Vim包括半導體器件100的其他通孔(未示出)形成其中的材料層或者通孔層。
[0039]在制造工藝中，首先制造下部導電結構110，然后在導電結構110上方制造通孔層，然后在通孔層上方形成上部導電結構102，這將在本文進行進一步的描述。
[0040]導電結構110包括具有在截面圖中所示的包括尺寸d4的寬度的部分112。每個部分112都設置在導電結構102的部分104和106中的一個的下方。導電結構110的部分112本文中(例如，在一些權利要求中)還稱為多個導電部件。例如,在一些實施例中，導電結構110的部分112可以在俯視圖(例如，相對于圖2所示的截面圖進出紙面)中延伸大約幾微米至幾毫米。
[0041]根據一些實施例，包括尺寸d4的部分112的寬度不同于包括尺寸Cl1的部分104或者106的寬度。例如，尺寸d4小于圖2所示的實施例中的屯?？蛇x地，尺寸d4可以大于尺寸屯。在其他實施例中，尺寸d4可以基本上與尺寸Cl1相同。在一些實施例中，尺寸d4可以包括大約尺寸Cl1的一半。可選地，尺寸d4可以包括其他值。
[0042]如圖2的截面圖所示，導電結構102的信號互連件104和接地互連件106的每個都通過通孔108接合至導電結構110的部分112中的一個。通孔108的寬度包括小于尺寸Cl1和d4的尺寸d5。如圖2所示，生成的半導體器件100結構包括具有三個金屬疊層的GSG互連結構，其中，信號互連金屬疊層104/108/112設置在兩個接地互連金屬疊層106/108/112之間。多個通孔108可以沿俯視圖中(例如，相對于圖2所示的截面圖進出紙面)的金屬疊層104/108/112和金屬疊層106/108/112的長度連接在每個部分104或者106和部分112之間。
[0043]通過增加通孔108和導電結構110的部分112增加金屬疊層中的導電材料導致用于GSG互連結構的RC時間常數和RC延遲減小，不需要增加金屬化層Mn的厚度；相反，相鄰的金屬化層Mim用于形成附加的導電結構110。使用相鄰的金屬化層Mim而不是增加導電結構102的部分104和106的厚度提高了設計靈活性并且避免了增加制造成本。GSG互連結構的電容可以增加，但是電阻減小，并且例如，在一些實施例中可獲得導致降低R和C乘積的半導體器件100設計。例如，GSG互連結構使得電阻損耗(例如，阻抗)最小并且在性能方面避免延長執(zhí)行時間(latency)。因為金屬疊層104/108/112和106/108/112不均勻(例如，在一些實施例中，導電結構102的部分104和106的寬度Cl1不同于導電結構110的部分112的寬度d4)，所以有利地避免了耦合電容的增加。
[0044]如圖3的截面圖所示，在另一個實施例中，為了增加包括金屬疊層106/108/112的相鄰接地平面的間距并且最小化結構的電容，信號互連金屬疊層104/108/116翻轉大約180度。例如,可以調節(jié)信號互連金屬疊層104/108/116的定向以最小化相鄰接地互連金屬疊層106/108/112的電容。信號互連金屬疊層104/108/116具有在導電結構102中的較窄部分104和在導電結構110中的較寬部分116，在圖2所示的實施例中不是反之亦然的。導電結構102的部分104具有包括尺寸d7的寬度，其中，(17包括與導電結構110的部分112的尺寸d4基本相同的寬度。導電結構110的部分116具有包括尺寸d6的寬度，其中(16包括與導電結構102的部分10 6的尺寸Cl1基本相同的寬度。在一個實施例中，為了最小化電容，導電結構102的部分104可以與導電結構102的部分106間隔距離基本上等于導電結構110的部分116與導電結構110的部分112間隔距離?？蛇x地，尺寸d6和d7可以包括其他值，并且部分104和106以及部分116和112可以以其他相關量間隔開。在一些實施例中，尺寸(Ipd^d6和d7可以基本相同(未示出)。
[0045]圖4示出了接地互連件包括形成在導電結構120中的又一金屬化層Mn_2中的延伸堆疊結構的另一個實施例。接地互連件延伸至附加的金屬化層MN_2中。金屬化層MN_2中的導電結構120設置在導電結構110和工件124之間。在本實施例中，接地互連件包括金屬疊層106/108/112/128/122。導電結構120包括設置在導電結構110中部分112下方的部分122。導電結構120的部分112本文中(例如，在一些權利要求中)還稱為多個導電部件。導電結構120的部分122通過形成在金屬化層VN_2中的通孔128連接至導電結構110的部分112。金屬化層VN_2包括半導體器件100的其他通孔(未示出)形成在其中的材料層。通孔128具有包括尺寸d5的寬度，其中，尺寸d5小于尺寸Cl1和d4。例如，通孔128的寬度可以與金屬化層Vim中通孔108的寬度基本相同。
[0046]金屬化層Mn_2中導電結構120的部分122具有包括尺寸d8的寬度。尺寸d3可以與包括導電結構102的部分106的寬度尺寸Cl1基本相同的寬度。尺寸(18還可以包括與包括導電結構110的部分116的寬度尺寸d6相同的寬度?？蛇x地，尺寸d8可以包括其他值。在一些實施例中，尺寸屯、d4、d6、d7和d8 (未不出)可以基本相同。[0047]在一些實施例中，當電流流經信號互連金屬疊層104/108/116時，生成E-場(E-field)。優(yōu)選地，圖4所示的實施例的延伸接地互連件106/108/112/128/122使得信號E-場線在接地處終止，而不是在硅襯底(信號E-場線可以增加襯底耦合噪聲)處終止。例如，通過圖4所示的工件124示出娃襯底。為了進一步改善與工件124的隔離，接地層可以延伸至另一金屬層(例如，金屬化層MN_2)，而不延伸包括設置在接地互連疊層106/108/112/128/122之間的金屬疊層104/108/116的信號互連件。
[0048]為了制造圖2至圖4所示的半導體器件100，首先，提供工件124(在圖2和3中未示出工件124 ;參見圖4)。例如，工件124可以包括含有硅或者其他半導體材料的半導體襯底并且可以被絕緣層覆蓋。工件124還可以包括其他有源部件或者電路(未示出)。例如，工件124可以包括位于單晶硅上方的二氧化硅。工件124可以包括其他導電層或者其他半導體元件(例如，晶體管、二極管等)?？梢允褂没衔锇雽w(例如，GaAs, InP, Si/Ge或者SiC)來替換硅。工件124可以包括諸如絕緣體上硅(SOI)或者絕緣體上鍺(GOI)襯底。在一些實施例中，工件124包括可以用于封裝3DIC封裝件中的集成電路的中介層或者襯底。
[0049]金屬化層Mn_2、Vn_2、和Mn順序形成在工件124上方，設置在包括層間介電層的絕緣材料126內。絕緣材料126可以包括二氧化硅、氮化硅、其他介電材料或者它們的組合和多層。絕緣材料126將各種金屬化層ΜΜ'ν,ιΜ,+ νΗ和Mn中的導電部分122、112、116、112、104、106以及通孔128和108分離和隔離。在用于包括集成電路、中介層或者襯底的半導體器件100的多層互連結構中，金屬化層MN_2、MN_i和仏包括導線層，并且金屬化層VN_2和Vn-1包括通孔層。金屬化層Mn_2、Vn_2> Mn_j > VN_J和Mn的部分可以相互連接并且連接至工件124的部分。
[0050]可以使用減少蝕刻工藝或者雙鑲嵌工藝形成每個金屬化層Μ,ιν,ιΜ,+ νΗ和Mn。在減少蝕刻工藝中，導電材料形成在工件124上方或者設置在工件124上方的絕緣材料126的部分上方。然后，使用光刻將導電材料圖案化為期望形狀。然后絕緣材料層126的另一部分形成在圖案化導電材料上方以及圖案化導電材料之間。
[0051]在雙鑲嵌工藝中，絕緣`材料126的部分形成在工件124上方，并且使用光刻圖案化絕緣材料126的該部分。用導電材料填充絕緣材料126的該部分中的圖案，并且使用化學機械拋光(CMP)工藝和/或蝕刻工藝從絕緣材料層的該部分頂面上方去除多余的導電材料。作為另一個實例，可以使用雙鑲嵌工藝圖案化絕緣材料126的兩部分或者多部分，同時形成兩個相鄰的金屬化層Mn_2、Vn_2、Vn_!和mn。可選地,可以使用其他方法形成金屬化層 Mn_2、Vn_2、MN_1、VN_!和 Mn。金屬化層 Mn_2、Vn_2、MN_1、VN_!和 Mn 包括導電材料，例如，Cu、Al、其他材料或者它們的組合和多層?？蛇x地，金屬化層Mn_2、Vn_2、和Mn可以包括其他材料。
[0052]作為一個實例，在一些實施例中圖2至圖4所示的包括互連結構的半導體器件100示出了可以適用于以大約IGHz工作的GSG互連結構。在其他實施例中，GSG互連結構可以適用于以其他頻率工作。圖2至圖4所示的GSG互連結構還可以用在其他類型的地-信號-地(GSG)總線中。
[0053]圖5是根據一些實施例示出包括GSG互連結構的半導體器件100的截面圖，在該實施例中信號互連件104 (而不是接地互連件106)延伸至相鄰的金屬化層％_115在本實施例中，信號互連件包括金屬疊層104/108/116。接地互連件106包括形成在導電結構102中的單層接地平面。如圖5所示，接地互連件106可以與信號互連金屬疊層104/108/116對稱間隔開，其中，每個接地互連件106和信號互連金屬疊層104/108/116之間的間距d2基本上相同?？蛇x地，如圖6所不,接地互連件106可以與信號互連金屬疊層104/108/116非對稱間隔開，其中，每個接地互連件106和信號互連金屬疊層104/108/116之間的間距d2和d2’不同。
[0054]如圖7所示，也可在僅在一側接地的包括互連結構的半導體器件100中實施新型金屬疊層。在本實施例中，信號互連件包括金屬疊層104/108/116。接地互連件106被設置在位于信號互連金屬疊層104/108/116的左側的導電結構102中。接地互連件106還可以延伸至相鄰的金屬化層Mim (未不出)。信號互連金屬疊層104/108/116可以可選地在右側接地，而不是如圖7所示在左側接地，例如，接地互連件106可以被設置在位于信號互連金屬疊層104/108/116的右側的導電結構102中?？蛇x地，信號互連金屬疊層104/108/116可以通過在信號互連金屬疊層104/108/116的部分116的右邊或者左邊形成導電結構110的部分116 (未示出)接地。在一些實施例中，信號互連金屬疊層104/108/116不接地并且不包括導電結構110的部分116。
[0055]圖8和9是根據一些實施例示出包括具有地-信號-信號-地(GSSG)互連結構的導電結構的半導體器件100的截面圖。如圖所示，不是僅具有設置在兩個接地互連件之間的一個信號互連件，而是兩個或者多個信號互連件可以設置在兩個接地互連件之間。在本實施例中，信號互連件中的每個都包括金屬疊層104/108/116。包括金屬疊層104/108/116的三個或者多個信號互連件可以可選地設置在兩個接地互連件106之間(未示出)。如圖3所示，在本實施例中的接地互連件106還可以延伸至相鄰金屬化層MN_lt)如圖4所示，接地互連件106還可以延伸至附加的相鄰金屬化層Mn_2。類似于圖3所示的實施例，如圖9的截面圖所示，為了增加相鄰接地層106的間距并且最小化結構的電容，在另一個實施例中，信號互連金屬疊層104/108/116的一個或者多個可以翻轉大約180度。
[0056]還可以在具有導電部件的其他結構中實施對于圖2至圖9所述的實施例及其部分實施例。例如，可以在無源部件(例如，圖11所示的電容器130以及圖12和13所示的電感器)中實施金屬疊層。在這些實施例中，尺寸(Ipdpdpd6和d7可以小于對圖1至9的描述的相應尺寸。例如，部分106、104、112和116以及通孔108的尺寸(I1、d4、d5、d6和d7可以為大約I μ m至2 μ m或者更少，并且通孔108的尺寸d5可以包括大約0.5 μ m的階數?？蛇x地，屯、d4、d5、d6和d7可以包括其他值。
[0057]例如，圖10和圖11示出了根據一些實施例包括電容器130的導電結構的截面圖。圖10示出了用于電容器的初始設計，其中，導電材料的部分129a和12%被設計成形成在金屬化層Mim和Mn中并且通過金屬化層Vim中的通孔108連接在一起。每個金屬疊層129a/108/129b都包括電容器的極板。金屬疊層129a/108/129b在初始設計中均勻，例如，129a和129b包括具有尺寸d9的相同寬度。尺寸d9可以包括大約14 111至24 111或者更少，但是可選地，尺寸d9可以包括其他值。根據一個實施例，將圖10所示的初始設計修改成圖11所示的結構，其中，電容器130的金屬疊層106/108/112和104/108/116不一致。
[0058]電容器130的電容極板132包括金屬疊層106/108/112并且電容極板134包括金屬疊層104/108/116。例如，導電結構102中分別包括部分106和104的尺寸(I1和d7的不同寬度并且導電結構110中分別包括部分112和116的尺寸d4和d6的不同寬度提供了具有最小化金屬氧化物金屬(MOM)結構的電阻和最大化金屬氧化物金屬(MOM)結構的電容的形狀的交錯的非均勻的電容器130。絕緣材料126設置在電容器極板132和134之間部分用作電容器130的電容電介質。
[0059]電容器130包括對圖3所示的GSG互連結構所述的類似結構，而沒有包括在結構中的最右邊的金屬疊層106/108/112。例如，導電結構102形成在設置在工件124上方的第一金屬化層Mn中。導電結構102包括具有包括尺寸Cl1的第一寬度的部分106以及具有包括尺寸d7的第二寬度的部分104。第二寬度(17不同于第一寬度屯。導電結構110形成在與第一金屬化層Mn相鄰的第二金屬化層Mim。導電結構110包括具有第三寬度d4的部分112和具有第四寬度d6的部分116。第四寬度d6不同于第三寬度d4。導電結構102的部分106通過設置在金屬化層Mn和Mim之間的第三金屬化層Vh中的通孔108連接至導電結構110的部分112。導電結構102的部分104通過第三金屬化層Vim中的通孔108連接至導電結構110的部分116。第二寬度(17小于第一寬度Cl1，并且第四寬度(16大于第三寬度d4。在一些實施例中，第一寬度Cl1與第四寬度d6基本上相同并且第二寬度d7與第三寬度d4基本上相同?？蛇x地，部分104、106、112和116可以包括其他相關的尺寸。
[0060]圖12和13分別示出了根據一些實施例包括具有電感器的導電結構的半導體器件100的俯視圖和截面圖。圖12的俯視圖示出了包括具有區(qū)域142中的交叉線144和146的兩個繞組145和147的螺旋電感器。兩個繞組145和147包括內繞組145和外繞組147。在圖12中僅示出了兩個繞組145和147 ;例如，可選地電感器可以僅包括一個繞組、或者三個或者更多繞組(未示出)。如圖13的截面圖所示，螺旋電感器在形成在多個金屬化層仏+V1和Mn中的電感線圈的端部處具有端子148。在圖13中示出沿圖12中A-A’截取的視圖。交叉線144形成在金屬化層Mn中，并且交叉線146形成在金屬化層Mim中。如圖13所示，電感器的其他部分形成在金屬化層Mim和Mn中。電感器的外圍的截面包括導電結構102的部分104和106以及導電結構110的部分112和116。例如，導電結構110的部分112的尺寸d4可以與導電結構102的部分106的尺寸Cl1不同或者基本相同。同樣地，例如，導電結構110的部分116的尺寸(16可以與導電結構102的部分104的尺寸d7不同或者基本相同。
[0061]電感器結構最小化了電感線(inductor line)的阻抗并且改善了與阻抗成反比的電感器的品質因數。與形成在單個金屬化層中的現有的電感器相比，還通過在金屬化層Mim和Mn中形成電感器的部分來實現改進的電感器的信號連續(xù)性。
[0062]根據一些實施例，圖11所示的電容器130和圖12和13所示的電感器可以形成在半導體器件100的三個或者更多金屬化層中。例如，包括金屬疊層的電容器130的極板132和134可以延伸至三個或者更多金屬化層，其中，類似于圖4所示的實施例中的接地互連件的延伸，金屬化層的部分通過金屬化層之間的通孔層中的通孔連接在一起。類似地，電感器的繞組145和147可以延伸至三個或者更多金屬化層中。
[0063]圖14是包括附接至中介層IOOb (中介層IOOb附接至襯底100c)的兩個集成電路IOOa管芯的封裝3DIC 150的截面圖?？蛇x地，一個管芯IOOa或者三個或者多個管芯IOOa可以附接至中介層100b(未示出)。例如，中介層IOOb可以包括硅中介層或者包括其他類型材料的中介層。根據一個實施例，集成電路100a、中介層IOOb和/或襯底IOOc可以包括具有本文所述的金屬疊層的新型導電結構。包括金屬疊層的一個或者多個互連結構、信號總線、電容器130或者電感器可以形成在包括集成電路100a、中介層IOOb和/或用于封裝集成電路IOOa的襯底IOOc的半導體器件100中。通過提供襯底100c、提供中介層IOOb以及提供集成電路IOOa形成3DIC150。可以在BEOL工藝中所形成的集成電路IOOa以及中介層IOOb的金屬化層中形成互連結構、信號總線、電容器130或者電感器?？蛇x地或者另外地，可以分別在中介層IOOb和/或襯底IOOc的導電層或者再分布層(RDL)152和152’中形成本文所述的互連結構、信號總線、電容器130或者電感器。一個或者多個集成電路IOOa通過微凸塊160附接至中介層IOOb上的接合焊盤。中介層IOOb通過可控坍塌芯片連接(C4)凸塊160’附接至襯底IOOc上的接合焊盤。襯底IOOc可以包括形成在襯底或者工件中的多個通孔(THV) 154’，通孔(THV) 154’提供從襯底IOOc的頂面至底面的連接。包括焊料的球柵陣列(BGA)球162可以連接至襯底IOOc的相對面。中介層IOOb還可以包括形成在其中的多個硅通孔(TSV) 154。
[0064]圖15是示出根據一個實施例制造圖4所示的半導體器件100的導電結構的方法流程圖170。在步驟172中，在工件124上方的第一金屬化層Mn中形成第一導電結構102。第一導電結構102包括具有第一寬度(I1的第一部分106以及具有第二寬度d7的第二部分104,第二寬度d7不同于第一寬度屯。在步驟174中，在與第一金屬化層Mn相鄰的第二金屬化層Mim中形成第二導電結構110。第二導電結構110包括具有第三寬度d4的第一部分112以及具有第四寬度d6的第二部分116。在步驟176中，第一導電結構102的第一部分106連接至第二導電結構110的第一部分112。在步驟178中，第一導電結構102的第二部分104連接至第二導電結構110的第二部分116。
[0065]可以以相反的順序形成本文中所述的各種金屬化層Mn_2、Vn_2、和Mn并且這些金屬化層可以位于在半導體器件100、100a、IOOb和IOOc內的任何導電材料層處。作為一個實例，金屬化層Mim可以位于金屬化層Mn上方。作為另一個實例，本文中所示的每個附圖可以形成為所示的器件100的倒置結構。
[0066]本發(fā)明的各個實施例包括形成包括本文中所述的導電結構的半導體器件100、IOOaUOOb和IOOc的方法，并且還包括形成包括新型導電結構的半導體器件100、100a、IOOb和IOOc的方法。本發(fā)明的各種實施例還包括用于互連結構、無源部件以及具有導電部件的其他元件的設計方法。本發(fā)明的各種實施例還包括具有本文所述的新型半導體器件100、100a、IOOb和IOOc的封裝器件。
[0067]本發(fā)明一些實施例的優(yōu)點包括提供了新型金屬疊層結構，可在諸如互連結構、信號總線、電容器130和電感器的導電結構中實施該新型金屬疊層結構。當用于GSG互連結構中時，提供了新型傳輸線，該新型傳輸線減少RC延遲并且通過避免增加金屬化層的厚度提供成本節(jié)約。通過調節(jié)相鄰堆疊金屬層的寬度、位置和定向，GSG互連結構提供了具有低執(zhí)行時間、低信號損失(電阻)、高帶寬以及高信號完整性的高性能互連總線結構。優(yōu)選地，可以在互補金屬氧化物半導體(CMOS) BEOL導電結構中或者硅中介層晶圓上使用GSG互連結構。例如，GSG互連結構在以大約千比特每秒或者兆比特每秒或者更大數量級的速度工作的高速應用中是尤其優(yōu)選的，其中，需要高速數據的傳送?？梢酝ㄟ^改變信號互連件和接地互連件的寬度、位置和方向來最小化GSG互連結構的電容。本文所述的方法和結構提供了用于RC延遲、帶寬以及低頻(例如，大約MHz或者更小的數量級)和高頻(例如，大約MHz或者更大的數量級)應用的信號完整性的較寬的調節(jié)范圍。
[0068]當用于電容器130和電感器中時，最小化了結構的電阻，生成具有改善性能的電容器130和具有改善品質因數的電感器。
[0069]而且，可在制造工藝流程中容易地實施新型半導體結構、設計以及制造方法?？梢酝ㄟ^不改變現有制造工藝參數，而是改變金屬化層Mn_2、Vn_2、MN_1、VN_i和Mn的光刻掩?；蛘吖に囈园ū疚乃龅膶щ娊Y構102、110和120的部分104、106、112、116和122以及通孔108和128來實現電路性能的優(yōu)化。堆疊的金屬結構功能類似于單條粗線，優(yōu)選地，改善了本文所述的器件性能。
[0070]根據本發(fā)明的一個實施例，一種制造半導體器件的方法包括:在工件上方的第一金屬化層中形成第一導電結構；第一導電結構包括具有第一寬度的第一部分和具有第二寬度的第二部分，第二寬度不同于第一寬度。方法包括在與第一金屬化層相鄰的第二金屬化層中形成第二導電結構，以及將第二導電結構的部分連接至第一導電結構的第一部分。
[0071]根據另一個實施例，一種半導體器件包括:工件和設置在工件上方的第一金屬化層中的GSG互連結構。GSG互連結構包括設置在兩個接地互連件之間的信號互連件。信號互連件和兩個接地互連件的每個都具有第一寬度。半導體器件包括設置在與所述第一金屬化層相鄰的第二金屬化層中的導電結構。導電結構包括每個都具有第二寬度的多個導電結構，第二寬度不同于所述第一寬度。導電結構中的多個導電部件的一個連接至信號互連件。多個導電部件的其他導電部件連接至兩個接地互連件中的每個。
[0072]根據又一個實施例，一種半導體器件包括工件以及設置在工件上方的第一金屬化層中的第一導電結構。第一導電結構的第一部分具有第一寬度，第一導電結構的第二部分具有第二寬度，第二寬度不同于第一寬度。第二導電結構設置在與第一金屬化層相鄰的第二金屬化層中。第二導電結構的第一部分具有第三寬度，并且第二導電結構的第二部分具有第四寬度。第四寬度不同于所述第三寬度。第一導電結構的第一部分連接至第二導電結構的第一部分，并且第一導電結構的第二部分連接至第二導電結構的第二部分。
[0073]盡管已經詳細地描述了本發(fā)明的一些實施例及其優(yōu)勢，但應該理解，可以在不背離所附權利要求限定的本發(fā)明精神和范圍的情況下，做各種改變、替換和更改。例如，本領域普通技術人員容易理解，可以改變本文所述的許多部件、功能、工藝和材料而且同時保持在本發(fā)明的范圍內。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的具體的實施例。作為本領域普通技術人員應理解，通過本發(fā)明的公開，現有的或今后開發(fā)的用于執(zhí)行與根據本發(fā)明所采用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、制造、材料組分、裝置、方法或步驟根據本發(fā)明可以被使用。因此，所附權利要求應該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內。
【權利要求】
1.一種制造半導體器件的方法，所述方法包括: 在工件上方的第一金屬化層中形成第一導電結構，所述第一導電結構包括具有第一寬度的第一部分和具有第二寬度的第二部分，所述第二寬度不同于所述第一寬度； 在與所述第一金屬化層相鄰的第二金屬化層中形成第二導電結構；以及 將所述第二導電結構的一部分連接至所述第一導電結構的第一部分。
2.根據權利要求1所述的方法，其中，形成所述第一導電結構包括:形成包括信號互連件的所述第一部分以及形成包括與所述第一信號互連件相鄰的接地互連件的所述第二部分。
3.根據權利要求2所述的方法，其中，形成所述第一導電結構包括:形成包括與所述信號互連件的第一側相鄰的第一接地互連件和與所述信號互連件的第二側相鄰的第二接地互連件的所述第二部分，所述第二側與所述第一側相對。
4.根據權利要求3所述的方法，其中，所述第一接地互連件和所述信號互連件之間的第一距離與所述第二接地互 連件和所述信號互連件之間的第二距離基本相同。
5.根據權利要求3所述的方法，其中，所述第一接地互連件和所述信號互連件之間的第一距離不同于所述第二接地互連件和所述信號互連件之間的第二距離。
6.根據權利要求3所述的方法，其中，形成所述第一導電結構包括:形成包括設置在所述第一接地互連件和所述第二接地互連件之間的多個信號互連件的所述第一部分。
7.根據權利要求1所述的方法，其中，連接所述第二導電結構的所述一部分包括:將所述第二導電結構的第一部分連接至所述第一導電結構的第一部分，所述第二導電結構進一步包括第二部分，并且所述方法進一步包括:將所述第二導電結構的第二部分連接所述第一導電結構的第二部分。
8.根據權利要求7所述的方法，其中，形成所述第二導電結構包括:形成具有第三寬度的第一部分和形成具有第四寬度的第二部分，所述第四寬度不同于所述第三寬度。
9.一種半導體器件，包括: 工件； 地-信號-地(GSG)互連結構，設置在所述工件上方的第一金屬化層中，所述GSG互連結構包括設置在兩個接地互連件之間的信號互連件，所述信號互連件和所述兩個接地互連件中的每一個都包括第一寬度；以及 導電結構，設置在與所述第一金屬化層相鄰的第二金屬化層中，所述導電結構包括每一個都具有第二寬度的多個導電部件，所述第二寬度不同于所述第一寬度，其中，所述導電結構的所述多個導電部件中的一個導電部件連接至所述信號互連件，并且所述多個導電部件中的其他導電部件連接至所述兩個接地互連件中的每一個。
10.一種半導體器件，包括: 工件； 第一導電結構，設置在所述工件上方的第一金屬化層中，所述第一導電結構的第一部分包括第一寬度，所述第一導電結構的第二部分包括第二寬度，所述第二寬度不同于所述第一寬度；以及 第二導電結構，設置在與所述第一金屬化層相鄰的第二金屬化層中，其中，所述第二導電結構的第一部分包括第三寬度，所述第二導電結構的第二部分包括第四寬度，所述第四寬度不同于所述第三寬度，所述第一導電結構的第一部分連接至所述第二導電結構的第一部分，并且所述第一導電結構·的第二部分連接至所述第二導電結構的第二部分。
【文檔編號】H01L23/522GK103579096SQ201310294063
【公開日】2014年2月12日 申請日期:2013年7月12日 優(yōu)先權日:2012年8月7日
【發(fā)明者】劉之敬, 陳碩懋, 葉德強, 侯上勇, 鄭心圃 申請人:臺灣積體電路制造股份有限公司