鰭結構及其制造方法
【專利摘要】本申請公開了一種鰭結構及其制造方法。一示例方法可以包括：對襯底進行構圖，以在襯底的選定區(qū)域上形成初始鰭；在襯底上形成電介質層，使得電介質層實質上覆蓋初始鰭，其中位于初始鰭頂部的電介質層厚度充分小于位于襯底上的電介質層厚度；以及對電介質層進行回蝕，以露出初始鰭的一部分，其中，初始鰭的露出的所述部分用作鰭。
【專利說明】鰭結構及其制造方法
【技術領域】
[0001]本公開涉及半導體領域，更具體地，涉及一種鰭結構及其制造方法。
【背景技術】
[0002]隨著平面型半導體器件的尺寸越來越小，短溝道效應愈加明顯。為此，提出了立體型半導體器件如FinFET (鰭式場效應晶體管)。一般而言，F(xiàn)inFET包括在襯底上豎直形成的鰭以及與鰭相交的柵極。因此，溝道區(qū)形成于鰭中，且其寬度主要由鰭的高度決定。然而，在集成電路制造工藝中，難以控制晶片上形成的鰭的高度相同，從而導致晶片上器件性能的不一致性。

【發(fā)明內(nèi)容】

[0003]本公開的目的至少部分地在于提供一種鰭結構及其制造方法。
[0004]根據(jù)本公開的一個方面，提供了一種制造鰭結構的方法。根據(jù)一示例，該方法可以包括:對襯底進行構圖，以在襯底的選定區(qū)域上形成初始鰭；在襯底上形成電介質層，使得電介質層實質上覆蓋初始鰭，其中位于初始鰭頂部的電介質層厚度充分小于位于襯底上的電介質層厚度；以及對電介質層進行回蝕，以露出初始鰭的一部分，其中，初始鰭的露出的所述部分用作鰭。
[0005]根據(jù)本公開的另一方面，提供了一種鰭結構。根據(jù)一示例，該鰭結構可以包括:襯底；在襯底上由襯底構圖而形成的多個鰭；以及在襯底上形成的、部分地填充相鄰鰭之間的間隙的電介質層，其中，每一鰭的頂面大致持平，電介質層的頂面大致持平。
【專利附圖】

【附圖說明】
[0006]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0007]圖1-6是示出了根據(jù)本公開實施例的制造鰭結構流程的示意圖；
[0008]圖7和8示出了在根據(jù)本公開實施例的鰭結構上進一步形成的半導體器件的示意圖；
[0009]圖9-13是示出了根據(jù)本公開另一實施例的制造鰭結構流程的示意圖；以及
[0010]圖14示出了在根據(jù)本公開另一實施例的鰭結構上進一步形成的半導體器件的示意圖。
【具體實施方式】
[0011]以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。
[0012]在附圖中示出了根據(jù)本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據(jù)實際所需可以另外設計具有不同形狀、大小、相對位置的區(qū)域/層。
[0013]在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調(diào)轉朝向時，該層/元件可以位于該另一層/元件“下”。
[0014]為控制鰭的高度，常規(guī)的思想是控制鰭構圖工藝中的參數(shù)。例如，在通過刻蝕襯底形成鰭的情況下，可以通過刻蝕參數(shù)來控制刻蝕深度，并因此控制所形成的鰭的高度。與此不同，根據(jù)本公開的一些實施例，并不刻意去精確控制鰭構圖工藝，而是在通過構圖在襯底上形成初始鰭之后，再在襯底上形成電介質層以基本上覆蓋初始鰭。然后，可以對電介質層進行回蝕，以露出初始鰭的一部分。這樣，以初始鰭的露出部分作為最終器件的鰭，其高度基本上由其頂面到電介質層的頂面的距離決定。
[0015]根據(jù)本公開的一個實施例，可以如此形成電介質層，使得電介質層基本上覆蓋初始鰭時(即，在多個初始鰭的情況下基本上填充初始鰭之間的間隙時)，位于初始鰭頂部的電介質層厚度充分小于位于襯底上的電介質層厚度，例如初始鰭頂部的電介質層厚度可以小于位于襯底上的電介質層厚度的三分之一，優(yōu)選為四分之一。例如，這可以通過高密度等離子體(HDP)淀積來實現(xiàn)。另外，在形成多個初始鰭的情況下，位于每一初始鰭的頂面之上的電介質材料的厚度可以小于與其相鄰的初始鰭之間間距的二分之一。這樣，在隨后的回蝕中，可以減少刻蝕深度，從而能夠增加刻蝕控制精度。
[0016]本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0017]首先，參照圖1-6，描述根據(jù)本公開一實施例的制造鰭結構的流程。
[0018]如圖1所示，提供襯底1000。該襯底1000可以是各種形式的襯底，例如但不限于體半導體材料襯底如體Si襯底、絕緣體上半導體(SOI)襯底、SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。
[0019]可以通過對襯底1000進行構圖來形成初始鰭。本領域技術人員知道眾多手段來形成初始鰭。例如,可以在襯底1000上形成光致抗蝕劑1002，按照所需形成的鰭的位置來對光致抗蝕劑1002進行構圖。然后，可以如圖2所示，利用構圖的光致抗蝕劑1002為掩模，例如通過反應離子刻蝕(RIE)來對襯底1000進行構圖，以形成初始鰭1004。之后，可以去除光致抗蝕劑1002。由于刻蝕深度D相對較大，刻蝕深度在襯底上事實上有較大變化。在圖2中示出了這樣的變化。
[0020]這里需要指出的是，盡管在圖2中示出了形成5個初始鰭的示例，但是本公開不限于此?？梢孕纬筛嗷蛘吒?乃至單個)初始鰭。
[0021]然后，如圖3所示，可以在形成有初始鰭的襯底1000上例如通過淀積來形成電介質層1006。根據(jù)本公開的實施例，可以如此淀積，使得初始鰭頂部的電介質層厚度充分小于位于襯底上的電介質層厚度，并且一般來說初始鰭頂部的電介質層厚度都小于位于襯底上的電介質層厚度的三分之一，優(yōu)選為四分之一。例如，每一初始鰭頂部的電介質層厚度一般不大于20nm,而位于襯底上的電介質層厚度可達IOOnm左右。[0022]根據(jù)本公開的一示例，電介質層1006可以包括通過高密度等離子體(HDP)淀積形成的氧化物(例如，氧化硅)。由于HDP的特性，在淀積過程中可以使得初始鰭頂部的電介質層(沿垂直于襯底方向的)厚度和初始鰭側面的電介質層(沿平行于襯底的方向，即橫向的)厚度要小于初始鰭之間襯底上的電介質層(沿垂直于襯底方向的)厚度。因為HDP的這種特性，在常規(guī)技術中通常并不采用HDP淀積來制作氧化隔離。
[0023]在此，例如可以通過控制淀積條件，使得電介質層1006在基本上覆蓋初始鰭1004時(即，基本上填充初始鰭1004之間的空隙時)，位于每一初始鰭1004頂部上的厚度可以小于與其相鄰的初始鰭之間間距的二分之一。如果初始鰭1004之間的間距并不相同，則可以使電介質層1006位于每一初始鰭1004頂部的厚度小于與其相鄰的初始鰭之間間距中較小間距的二分之一。
[0024]隨后，可以對電介質層1006進行回蝕。根據(jù)本公開的示例，回蝕可以如下進行。例如，如圖4所示，可以對電介質層1006進行平坦化處理，例如化學機械拋光(CMP)，直至露出初始鰭1004的頂面。優(yōu)選地，在露出初始鰭1004的頂面之后，還可以進一步進行平坦化處理(“過平坦化處理”)，從而也去除了初始鰭1004頂端的一部分。然后，可以相對于襯底1000和初始鰭1004(例如，硅)，對電介質層1006(例如，氧化硅)進行選擇性刻蝕。優(yōu)選地，在選擇性刻蝕電介質層1006之前，還可以如圖5所示，進行熱氧化處理，在初始鰭1004的端部形成氧化物1008，以去除初始鰭1004頂端處的缺陷。通過選擇性刻蝕，如圖6所示，電介質層1006相對于初始鰭1004的頂面凹入，從而露出初始鰭1004的一部分。初始鰭1004的露出部分隨后充當最終器件的鰭。
[0025]在電介質層1006為氧化物的情況下，對電介質層1006的選擇性刻蝕也會去除初始鰭1004端部形成的氧化物1008。這里需要指出的是，即便氧化物1008沒有被去除，也不會影響鰭在最終器件中起作用。
[0026]盡管如上所述，初始鰭1004的頂面到其底面的距離D'(由于平坦化處理等操作，Di < D)在襯底上存在較大變化，但是由于電介質層1006的刻蝕深度相對較小，從而對該刻蝕的控制相對容易，并因此可以更加精確地控制從鰭1004的頂面到電介質層1006的頂面的距離(h，至少部分地決定最終器件的鰭高度并因此決定最終器件的溝道寬度)，使得h在襯底上基本保持一致。
[0027]這樣，就得到了根據(jù)本公開的鰭結構示例。如圖6所示，該鰭結構包括在襯底1000上形成的初始鰭1004。另外，襯底上形成有電介質層1006。電介質層1006的頂面低于初始鰭1004的頂面，從而露出初始鰭1004的一部分。初始鰭1004的露出部分用作最終器件的鰭。在這種鰭結構中，每一鰭1004的頂面大致持平，而鰭之間的間隙中填充的電介質層的頂面也大致持平，從而使得每一鰭的高度(即，h)大致相同。鰭1004例如可以具有約5-30nm的寬度。
[0028]在得到這種鰭結構之后，還可以在該鰭結構上來形成半導體器件。本領域技術人員知道多種方式來在鰭結構上形成半導體器件。以下，將參考圖7和8描述一示例。
[0029]如圖7和8所示(圖7為沿圖8中AA'線的截面圖)，可以在鰭結構上例如通過淀積形成高K柵介質層1010。高K柵介質層1010例如包括Hf02，厚度為約2_5nm。優(yōu)選地，在形成高K柵介質層1010之前，還可以淀積一薄界面層(未示出)。界面層例如包括氧化物(例如，氧化硅)，厚度為約0.3-0.7nm。在高K柵介質層1010之上，可以形成柵導體層1014。柵導體層1014例如包括多晶硅。優(yōu)選地，在高K柵介質層1010和柵導體層1014可以形成功函數(shù)調(diào)節(jié)層1012。功函數(shù)調(diào)節(jié)層1012例如可以包括TaC、TiN, TaTbN, TaErN,TaYbN, TaSiN, HfSiN, MoSiN, RuTa, NiTa, MoN、TiSiN、TiCN、TaAlC、TiAIN、TaN、PtS1、Ni3S1、Pt、Ru、Ir、Mo、Hf Ru、RuOx及其組合，厚度可以約為2_10nm。
[0030]如圖8所示，可以對柵導體層1014以及可選的功函數(shù)調(diào)節(jié)層1012進行構圖(圖8的示例中構圖為條形)，以形成最終的柵堆疊。在圖8的示例中，還對高K柵介質層1010進行了同樣的構圖，從而露出了鰭1014的一部分。這里需要指出的是，高K柵介質層1010的構圖并不是必須的。在柵堆疊兩側，還可以形成柵側墻1016。柵側墻1016例如包括氮化物(例如，氮化硅)。在如上所述形成柵堆疊之后，可以進行源漏注入，以形成源/漏區(qū)。
[0031]這里需要指出的是，在圖8所示的示例中，柵堆疊形成為一連續(xù)的條形。但是本公開不限于此。例如，可以根據(jù)設計布局，使不同器件的柵堆疊彼此隔離。
[0032]以下，參照圖9-13，描述根據(jù)本公開一實施例的制造鰭結構的流程。
[0033]如圖9所示，提供襯底2000。該襯底2000可以是各種形式的襯底，例如但不限于體半導體材料襯底如體Si襯底、絕緣體上半導體(SOI)襯底、SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。在襯底2000上，例如通過淀積形成停止層2001。停止層2001例如可以包括氮化物(例如，氮化硅)，厚度約為10-20nm。
[0034]隨后，可以通過對襯底2000進行構圖來形成初始鰭。例如，可以在停止層2001上形成光致抗蝕劑2002，按照所需形成的鰭的位置來對光致抗蝕劑2002進行構圖。然后，可以如圖10所示，利用構圖的光致抗蝕劑2002為掩模，例如通過RIE來依次刻蝕停止層2001和襯底2002，以形成初始鰭2004。之后，可以去除光致抗蝕劑2002。由于刻蝕深度D相對較大，刻蝕深度在襯底上事實上有較大變化。
[0035]然后，如圖11所示，可以在形成有初始鰭的襯底2000上例如通過淀積來形成電介質層2006。關于電介質層2006及其形成，可以參見以上結合圖3的說明，在此不再贅述。
[0036]隨后，可以對電介質層2006進行回蝕。例如，如圖12所示，可以對電介質層2006進行平坦化處理，例如CMP。該平坦化處理可以停止于停止層2001。然后，如圖13所示，可以相對于襯底2000、初始鰭2004 (例如，硅)以及停止層2001 (例如，氮化硅)，對電介質層2006 (例如，氧化硅)進行選擇性刻蝕。通過選擇性刻蝕，電介質層2006相對于初始鰭2004的頂面凹入，從而露出初始鰭2004的一部分。初始鰭2004的露出部分隨后充當最終器件的鰭。
[0037]盡管如上所述，鰭2004的頂面到其底面的距離D在襯底上存在較大變化，但是由于電介質層2006的刻蝕深度相對較小，從而對該刻蝕的控制相對容易，并因此可以更加精確地控制從鰭2004的頂面到電介質層2006的頂面的距離(h，至少部分地決定最終器件的鰭高度并因此決定最終器件的溝道寬度)，使得h在襯底上基本保持一致。
[0038]隨后，可以如圖14所示，在圖13所示的鰭結構上來形成半導體器件。例如，可以在鰭結構上例如通過淀積依次形成高K柵介質層2010、功函數(shù)調(diào)節(jié)層2012和柵導體層1014，并對它們進行構圖以形成柵堆疊。關于高K柵介質層2010、功函數(shù)調(diào)節(jié)層2012和柵導體層1014及其形成，可以參見以上結合圖7和8的說明，在此不再贅述。
[0039]在以上的描述中，對于各層的構圖、刻蝕等技術細節(jié)并沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結合使用。
[0040]以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權利要求及其等價物限定。不脫離本公開的范圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本公開的范圍之內(nèi)。
【權利要求】
1.一種制造鰭結構的方法，包括: 對襯底進行構圖，以在襯底的選定區(qū)域上形成初始鰭； 在襯底上形成電介質層，使得電介質層實質上覆蓋初始鰭，其中位于初始鰭頂部的電介質層厚度充分小于位于襯底上的電介質層厚度；以及對電介質層進行回蝕，以露出初始鰭的一部分， 其中，初始鰭的露出的所述部分用作鰭。
2.根據(jù)權利要求1所述的方法，其中，所述淀積包括高密度等離子體(HDP)淀積。
3.根據(jù)權利要求1所述的方法，其中，在襯底上形成多個初始鰭，且位于每一初始鰭頂部的電介質層厚度小于與其相鄰的初始鰭之間間距的二分之一。
4.根據(jù)權利要求1所述的方法，其中，位于初始鰭頂部的電介質層厚度小于位于襯底上的電介質層厚度的三分之一。
5.根據(jù)權利要求1所述的方法，其中，對電介質層進行回蝕的操作包括: 對電介質層進行平坦化處理，以露出初始鰭的頂面；以及 對電介質層進行選擇性刻蝕。
6.根據(jù)權利要求5所述的方法，其中，在平坦化處理中，在露出初始鰭的頂面之后，進行進一步的平坦化處理。
7.根據(jù)權利要求6所述的方法，在進一步平坦化處理之后，還包括: 對由于進一步平坦化處理而露出的初始鰭的端部進行熱氧化。
8.根據(jù)權利要求5所述的方法，在對襯底進行構圖之前，還包括: 在襯底上形成停止層， 其中，在對電介質層進行平坦化處理時，平坦化處理停止于該停止層。
9.根據(jù)權利要求1所述的方法，其中，電介質層包括氧化物。
10.根據(jù)權利要求1所述的方法，其中，在回蝕電介質層之后，每一鰭的頂面大致持平，電介質層的頂面大致持平。
11.一種鰭結構，包括: 襯底； 在襯底上由襯底構圖而形成的多個鰭；以及 在襯底上形成的、部分地填充相鄰鰭之間的間隙的電介質層， 其中，每一鰭的頂面大致持平，電介質層的頂面大致持平。
12.根據(jù)權利要求11所述的鰭結構，其中，各相鄰鰭之間的間隙處的襯底表面的高度在襯底上變化。
13.根據(jù)權利要求11所述的鰭結構，其中，每一鰭的寬度為5-30nm。
【文檔編號】H01L29/06GK103811342SQ201210447851
【公開日】2014年5月21日 申請日期:2012年11月9日 優(yōu)先權日:2012年11月9日
【發(fā)明者】朱慧瓏 申請人:中國科學院微電子研究所