專利名稱：一種多芯片封裝結構及其封裝方法
技術領域：
本發(fā)明涉及集成 電路領域，更具體的說，涉及一種多芯片封裝結構及其封裝方法。
背景技術：
在半導體產業(yè)中，集成電路的生產主要可分為三個階段集成電路的設計、集成電路的制作以及集成電路的封裝。在集成電路的制作中，芯片由晶圓制作、形成集成電路以及切割晶圓等步驟完成。當晶圓內部的集成電路完成之后，再在晶圓上配置有多個焊墊，以使最終由晶圓切割所形成的芯片可經由這些焊墊而向外電連接于一承載器。承載器例如為一引線框架或者一封裝基板。芯片可以打線接合或者覆晶接合的方式連接至承載器上，使得芯片的這些焊墊可電連接于承載器的接點，以構成一芯片封裝結構。以引線框架為芯片承載件的半導體封裝件，例如四方扁平式半導體封裝件或者四方扁平無管腳式半導體封裝件等，其制作方式均是在一具有載片臺及多個引腳的引線框架上粘置該半導體芯片，并且通過多條接合引線電連接所述芯片表面上的接觸焊墊和與其對應的多個引腳，然后以封裝膠體(塑膠殼)包覆所述芯片以及接合引線而形成一半導體封裝件。衡量一個芯片封裝技術先進與否的重要指標是芯片面積與封裝面積之比，這個比值越接近I越好。參考圖1A，所示為采用現(xiàn)有技術的一種應用于功率集成電路的多芯片封裝結構的俯視圖，以及圖IB所示的圖IA所示的多芯片封裝結構的剖面圖。在該封裝結構中，分立的芯片102 (功率器件，如MOSFET晶體管等)和芯片103 (控制電路)平行排列于引線框架的載片臺101-2上；然后，芯片的焊墊104通過一組鍵合引線105連接至相應的引線框架的引腳101-1，以來實現(xiàn)芯片與外部PCB板的連接。顯然，采用這種芯片封裝結構，封裝體的面積需要大于兩個分立的芯片102和芯片103的面積之和。因此，封裝面積很大，相應的成本也非常高。參考圖2A，所示為采用現(xiàn)有技術的另一種應用于功率集成電路的多芯片封裝結構的俯視圖，以及圖2B所示的圖2A所示的多芯片封裝結構的剖面圖。與圖IA所示的功率集成電路不同，為了減小封裝面積，將功率器件和控制電路集成于一顆單一的芯片202中。但是這樣的封裝結構對制造工藝的要求非常嚴格和高規(guī)格。芯片的制造工藝非常復雜，對芯片的設計要求也非常高，成本相應也非常高。

發(fā)明內容
有鑒于此，本發(fā)明的目的在于提供一種新穎的功率集成電路的芯片封裝結構，以解決現(xiàn)有技術中的封裝面積過大，成本過高以及制造工藝復雜的問題。依據(jù)本發(fā)明一實施例的多芯片封裝結構，包括η個芯片，以及一具有一載片臺和一組引腳的引線框架，其中，η為不小于2的整數(shù)，每一所述芯片的上表面包括一組焊墊；所述η個芯片依次堆疊排列于所述載片臺之上；并且，所述芯片部分覆蓋下層一所述芯片，以使下層所述芯片上的所述焊墊裸露；還包括一組第一鍵合弓I線和一組第二鍵合弓I線；所述第二鍵合弓丨線用以將其中一所述芯片上的焊墊連接至另一所述芯片上的焊墊；所述第一鍵合引線用以將所述焊墊連接至所述引腳。進一步的，還可以包括至少一個隔離層；所述隔離層位于兩個所述芯片芯片，所述隔離層部分覆蓋下層所述芯片，以使所述芯片的所述焊墊裸露。在該實施例中，η個所述芯片中可以包括至少一個功率器件芯片和一控制芯片，所述功率器件芯片包括至少一個功率器件，所述控制芯片包括控制和驅動電路。其中，面積較大的一功率器件芯片直接位于所述載片臺的上方，并且所述功率器件芯片的面積略小于所述載片臺的面積。在該實施例中，η個所述芯片中還包括一功率器件芯片和一混合芯片，所述功率器件芯片包括至少一個功率器件，所述混合芯片包括控制和驅動電路以及至少一個功率器 件。其中，所述功率器件芯片直接位于所述載片臺的上方，并且所述功率器件芯片的面積略小于所述載片臺的面積。進一步的，所述控制芯片的驅動信號焊墊通過一所述第二鍵合引線連接至所述功率器件芯片的控制端焊墊。進一步的，所述引腳分布在所述引線框架的側邊，并且，其中一承受大電壓或者大電流的引腳位于所述一組引腳的最外側。與所述承受大電壓或者大電流的引腳相鄰的另一所述引腳可以設置為空置。在該實施例中，多芯片封裝結構還包括一塑封殼，以覆蓋所述η個芯片、所述隔離層、所述第一鍵合引線和所述第二鍵合引線，以及所述引線框架，并使所述引線框架的引腳部分裸露。依據(jù)本發(fā)明一實施例的一種多芯片封裝方法，包括以下步驟將η個芯片依次間隔，堆疊排列于一引線框架的載片臺上；并使上一層的所述芯片部分覆蓋下一層的所述芯片，以使下一層的所述芯片上的
焊墊裸露；通過一組第一鍵合引線將所述芯片上的焊墊連接至所述引線框架的引腳；通過一組第二鍵合引線將一所述芯片上的焊墊連接至另一所述芯片上的焊墊；通過一塑封殼將所述芯片，所述第一鍵合引線、所述第二鍵合引線和所述引線框架進行塑封，以使所述引線框架的引腳部分裸露。進一步，依據(jù)本發(fā)明實施例的多芯片封裝方法還包括在相鄰的兩個芯片之間設置一隔離層。所述隔離層可以設置每一相鄰的兩個芯片之間，或者可以選擇性的設置在部分相鄰的兩個芯片之間。依據(jù)本發(fā)明實施例的多芯片封裝結構和多芯片封裝方法，第一鍵合引線的長度最短，降低由于鍵合引線的自身電阻帶來的功率損耗；以及提高引線鍵合的可靠性。依據(jù)本發(fā)明實施例的芯片封裝結構，將功率集成電路分為高壓功率器件芯片和低壓控制電路芯片，并且采用芯片堆疊的方式進行封裝。采用這種芯片封裝結構，同樣的封裝面積下，功率器件芯片的面積可以設置為略小于引線框架的載片臺的面積，從而可以最大程度的提高功率器件的載流能力，功率器件可以獲得較大的電流參數(shù)。
另外，功率器件芯片和控制電路芯片通過絕緣的具有一致厚度的隔離層實現(xiàn)了很好的隔離，高電壓的功率器件芯片并不會對低電壓的控制電路芯片造成干擾；即使還存在很小的干擾影響，也可以將這些干擾因素均衡化。另外，功率器件芯片和控制電路芯片之間，可以通過焊墊之間的連接很方便的實現(xiàn)不同電極之間的連接。例如，控制電路芯片的驅動信號可以直接連接至功率器件的控制端，而不必再通過外圍引腳進行連接。這樣的連接方式很好的避免了周圍信號的干擾，可控性明顯增強；同時，也很好的避免了引腳上的靜電干擾，提高了電路的安全性。進一步的，對功率集成電路而目，功率集成電路通常具有一定的負載能力，有較聞的輸入電壓和輸出電壓。通過外圍引腳的排列，可以將具有較高電壓的引腳(如輸入電壓引腳或者輸出電壓引腳)設置于引線框架的外側，并且與之相鄰的引腳可以空置，從而最大程度的減小其對其它低電壓引腳的干擾影響，提高可靠性和穩(wěn)定性。


為了更清楚地說明本發(fā)明實施例的技術方案，下面將對現(xiàn)有技術和實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。在下文中，在不同附圖中，相同的標號表示相同的部件。圖IA所示為采用現(xiàn)有技術的一種應用于功率集成電路的多芯片封裝結構的俯視圖；圖IB所示為圖IA所示的采用現(xiàn)有技術的多芯片封裝結構的剖面圖；圖2A所示為采用現(xiàn)有技術的另一種應用于功率集成電路的多芯片封裝結構的俯視圖；圖2B所示為圖2A所示的采用現(xiàn)有技術的多芯片封裝結構的剖面圖；圖3A所示為依據(jù)本發(fā)明一實施例的多芯片封裝結構的俯視圖；圖3B所示為圖3A所示的依據(jù)本發(fā)明實施例的多芯片封裝結構的實施例的剖面圖；圖4所示的一同步開關型電壓調節(jié)器的原理框圖；圖5所示為依據(jù)本發(fā)明另一實施例的多芯片封裝結構的俯視圖；圖6所示為依據(jù)本發(fā)明的一實施例的多芯片封裝方法的流程圖。
具體實施例方式以下結合附圖對本發(fā)明的幾個優(yōu)選實施例進行詳細描述，但本發(fā)明并不僅僅限于這些實施例。本發(fā)明涵蓋任何在本發(fā)明的精髓和范圍上做的替代、修改、等效方法以及方案。為了使公眾對本發(fā)明有徹底的了解，在以下本發(fā)明優(yōu)選實施例中詳細說明了具體的細節(jié)，而對本領域技術人員來說沒有這些細節(jié)的描述也可以完全理解本發(fā)明。以下結合具體實施例，詳細說明依據(jù)本發(fā)明的多芯片封裝結構。參考圖3A，所示為依據(jù)本發(fā)明一實施例的多芯片封裝結構的俯視圖，以及圖3B所示的圖3A所示的多芯片封裝結構的實施例的剖面圖。在該實施例中，多芯片封裝結構包括兩個芯片，一個隔離層。本領域技術人員可以得知，沒有隔離層同樣也可適用。其中，芯片302放置于引線框架的載片臺301-1上，隔離層303位于芯片302之上，并且部分覆蓋芯片302，以使芯片302上的具有焊墊305的區(qū)域裸露；芯片304位于隔離層303之上；塑封殼307覆蓋依次堆疊的芯片302，隔離層303，芯片304，以及引線框架的載片臺301-1和部分引腳301-2，以使引線框架的引腳301-2部分裸露，實現(xiàn)芯片302以及芯片304與外部的電性連接。隔離層303可以為任何合適的絕緣層，如環(huán)氧樹脂層或者鍍膜層等。一組第一鍵合引線306-1將芯片302以及芯片304上的部分焊墊305直接連接至相應的引線框架的引腳301-2，以實現(xiàn)芯片與外部PCB板的電性連接；通過一組第二鍵合引線306-2將芯片304的部分焊墊305直接連接至芯片302上的相應焊墊，以直接在該多芯片封裝結構的內部完成不同芯片之間的電性連接。在該實施例中，引線框架的載片臺301-1，芯片302，隔離層303和芯片304由下至上依次堆疊排列，因此該多芯片封裝結構的封裝面積可以大大的降低。同時，均勻分布的隔離層303可以很好的實現(xiàn)芯片302和芯片304之間的隔離，避免了不同芯片之間的信號干擾等問題。并且，芯片302，隔離層303和芯片304的面積依次遞減，很好實現(xiàn)了下層介質對 上層介質的支撐作用。根據(jù)本發(fā)明的教導，依據(jù)本發(fā)明的多芯片封裝結構也可以不包括隔離層，通過芯片之間的堆疊排列，面積最大的芯片位于最底層，剩余的芯片按照面積大小，依次排列于一芯片之上，同樣實現(xiàn)了下層芯片對上層芯片的支撐作用。進一步的，依據(jù)本發(fā)明實施例的多芯片封裝結構可以通過對引腳和焊墊之間的對應關系的設置以及芯片302，隔離層303和芯片304之間的位置關系的設置，來保證第一鍵合引線的長度最短，降低由于鍵合引線的自身電阻帶來的功率損耗；以及提高引線鍵合的可靠性。例如，在該實施例中，位于底層的芯片302上的焊墊設置于隔離層303的一側，因此可以很方便的將上述焊墊通過第一鍵合引線連接至相應側的引線框架的引腳。相應的，芯片304上的焊墊通過第一鍵合引線連接至相應側的引線框架的引腳，避免了鍵合引線之間的交叉，進一步提高了封裝結構的可靠性。依據(jù)本發(fā)明實施例的多芯片封裝結構可以非常好的適用于大功率集成電路的封裝,例如電源(power)類集成電路(1C)。電源類集成電路一般包括大功率的功率器件(如MOSFET橫向雙擴散金屬氧化半導體晶體管)以及控制和驅動電路。參考圖4所示的開關型電壓調節(jié)器的原理框圖，功率晶體管401和功率晶體管402，以及電感403和電容404組成一同步降壓型功率級電路，控制和驅動電路405接收功率級電路的輸出信號，以形成一反饋閉環(huán)控制回路來控制功率晶體管401和功率晶體管402的開關狀態(tài)，從而維持功率級電路的輸出信號基本恒定。一般對此類的集成電路而言，現(xiàn)有技術中多采用如圖IA所示的封裝結構，將功率晶體管401和功率晶體管402集成于一單顆芯片中，將控制和驅動電路405集成于另一單顆芯片中，然后將兩顆芯片平行放置封裝于一封裝結構中。或者，將功率晶體管401和功率晶體管402和控制和驅動電路405通過復雜的制造工藝集成于一單顆芯片中，然后再封裝于一封裝結構中。通過外置的電感403和電容404實現(xiàn)一開關型電壓調節(jié)器。顯然這樣的制造方式和封裝方式，不可避免的增大了封裝結構的面積，制造成本較高，工藝也較復雜。而依據(jù)本發(fā)明實施例的多芯片封裝結構，將功率晶體管401和功率晶體管402集成于一功率器件芯片中，將控制和驅動電路405集成于一控制芯片中。將功率器件芯片直接放置于引線框架的載片臺，從而功率器件芯片的面積可以盡可能的接近載片臺的面積。在相同的封裝面積下，采用這樣的封裝方式，功率器件芯片的面積可以盡可能的大一些。由于功率器件需要處理較大的電壓和電流，所以面積較大的功率器件芯片可以承載更高的電壓和電流，也具有更好的散熱特性，這對電源類集成電路而言是非常重要的。隔離層放置于功率器件芯片之上，并且部分覆蓋所述功率器件芯片，以使功率器件芯片的焊墊裸露。控制芯片位于隔離層的上方。由于控制芯片處理的信號均為小電流信號，因此，均勻分布的隔離層303很好地實現(xiàn)了功率器件芯片和控制芯片的絕緣隔離，避免了大電流功率器件芯片對控制芯片的干擾影響。進一步的，控制芯片的控制和驅動信號用以驅動功率器件芯片的功率器件的開關狀態(tài)。因此，依據(jù)本發(fā)明實施例的多芯片封裝結構，可以在封裝結構內部，將控制和驅動信號的焊墊通過第二鍵合引線直接連接至功率器件的控制端的焊墊。而現(xiàn)有技術中，則是將控制和驅動信號的焊墊通過第一鍵合引線連接至一引線框架的引腳，以及將控制端的焊墊通過第一鍵合引線連接至另引線框架的另一引腳；然后，再通過對外部引腳的電性連接實現(xiàn)控制和驅動信號對功率器件的控制端的驅動。顯然，依據(jù)本發(fā)明實施例的多芯片封裝結構而實現(xiàn)的直接驅動方式，相對于現(xiàn)有 技術的實現(xiàn)方式，驅動能力更強，可控性更好；并且，通過引腳之間的連接方式的設置，可以避免引腳上的靜電干擾(ESD)對信號之間的傳遞和準確性的影響。對于圖4所示的開關型電壓調節(jié)器的集成電路，如果實際應用中需要功率晶體管402比功率晶體管401承載能力更強一些，相應的功率晶體管402要比功率晶體管401大很多，此時可以將功率晶體管402 (同步功率器件)集成于一單顆同步功率器件芯片中，而將功率晶體管401 (主功率器件)以及控制和驅動電路405集成于另一單顆混合芯片中。同步功率器件芯片直接放置于引線框架的載片臺上；隔離層位于同步功率器件芯片之上，并使同步功率器件芯片上的焊墊裸露；混合芯片放置于隔離層之上。采用這樣的封裝結構，在相同的封裝面積下，同步功率器件芯片的面積可以盡可能的接近載片臺的面積，因此同步功率器件芯片的面積可以盡可能的大一些，從而可以承載更高的電壓和電流。并且，均勻分布的隔離層很好地實現(xiàn)了同步功率器件芯片和混合芯片的絕緣隔離，避免了同步功率器件芯片和混合芯片之間的干擾影響。同時，采用這樣的集成方式和封裝結構，相較于其他的集成方式，封裝面積可以實現(xiàn)最小化，進一步的減小了實現(xiàn)成本。本領域普通技術人員根據(jù)上述對依據(jù)本發(fā)明實施例的多芯片封裝結構的詳細描述，可以輕易推知其他合適的芯片集成方式以及封裝結構，例如對圖4所示的開關型調節(jié)器，也可以將功率晶體管401、功率晶體管402以及控制和驅動電路405分別集成于一單顆的芯片，然后再對這三顆芯片根據(jù)其面積的大小，對其進行堆疊排列，獲得最優(yōu)化的封裝面積。以上以同步開關型電壓調節(jié)器為例詳細說明了依據(jù)本發(fā)明實施例的多芯片封裝結構，本領域技術人員可以得知依據(jù)本發(fā)明實施例的多芯片封裝結構同樣適用于非同步開關電源。具體的，主功率器件集成于一功率器件芯片中，控制和驅動電路集成于一控制芯片中。較大面積的功率器件芯片位于引線框架的載片臺上，通過一隔離層，控制芯片位于功率器件芯片之上。其他結構與圖4所示的結構類似，在此不再進行詳細說明。參考圖5，所示為依據(jù)本發(fā)明另一實施例的多芯片封裝結構的俯視圖。該實施例公開了另一種芯片和隔離層的位置關系，以及焊墊和引腳的排列方式。電源類集成電路通常包括接收高電壓輸入的輸入引腳(Vin-Pin),較高的輸入電壓很容易會對其他處理小信號的引腳造成干擾影響。通常的封裝結構一般均為矩形結構，引腳可以有不同的排列方式，例如可以排列于矩形結構的相對兩側，或者排列于矩形結構的四個外圍側，或者矩形結構的一側，或者矩形結構的三個外圍側。對于引腳排列于相對兩側的封裝結構(如圖5所示)，輸入引腳501 (Vin)設置于封裝結構的最外側，其相鄰的一個引腳502可以設置為空置(N/C)，避免輸入引腳對相鄰引腳的干擾；相對于其他的排列方式，提高了引腳的利用率。另外，輸入引腳501 (Vin)可以直接與引線框架的載片臺503_1連接，而不再通過第一鍵合引線506進行連接，提高了輸入引腳501的載流能力，避免大電壓或者大電流損壞第一鍵合引線506，而引起的芯片的失效，提高了封裝結構的可靠性和穩(wěn)定性。
在該實施例中，位于底層的芯片507上的焊墊504-1根據(jù)外部引腳503_2的分布，而相應的排列于隔離層508的相應側。類似的，芯片509上的焊墊504-2根據(jù)外部引腳503-2的分布排列于芯片509的相應側，以使得第一鍵合引線506和第二鍵合引線505的長度最小。以下結合實施例，詳細說明依據(jù)本發(fā)明的多芯片封裝方法。參考圖6，所示為依據(jù)本發(fā)明一實施例的一種多芯片封裝方法的流程圖。在該實施例中，多芯片封裝方法包括了隔離層的設置，具體包括以下步驟S601 :將η個芯片和(η-l)個隔離層依次間隔，堆疊排列于一引線框架的載片臺上；并使所述隔離層部分覆蓋下一層的所述芯片，以使下一層的所述芯片上的焊墊裸露；S602 :通過一組第一鍵合引線將所述芯片上的焊墊連接至所述引線框架的引腳；S603 :通過一組第二鍵合引線將一所述芯片上的焊墊連接至另一所述芯片上的焊墊；S604:通過一塑封殼將所述芯片，所述隔離層、所述第一鍵合引線，所述第二鍵合引線，所述引線框架，以使所述引線框架的引腳裸露。本領域技術人員根據(jù)本發(fā)明的教導，可以輕易得知，所述多芯片封裝方法可以不包括所述隔離層，而直接采樣多個芯片之間堆疊排列的方法?；蛘?，僅在合適的相鄰的芯片之間設置一隔離層，而不必是所有的相鄰的芯片之間。依據(jù)本發(fā)明實施例的多芯片封裝方法可以很好的適用于電源管理類集成電路的封裝。對非同步開關型調節(jié)器，所述η個芯片可以包括一個功率器件芯片和一控制芯片；其中，所述功率器件芯片包括主功率器件，所述控制芯片包括控制和驅動電路。對同步開關型調節(jié)器，所述η個芯片可以包括一功率器件芯片和一控制芯片；其中，所述功率器件芯片包括主功率器件和同步功率器件，所述控制芯片包括控制和驅動電路。對同步開關型調節(jié)器，所述η個芯片還可以包括兩個功率器件芯片和一控制芯片；其中，一功率器件芯片包括主功率器件，另一功率器件芯片包括同步功率器件，控制芯片包括控制和驅動電路。對同步開關型調節(jié)器，所述η個芯片還可以包括一功率器件芯片和一混合芯片；其中，所述功率器件芯片包括同步功率器件，所述控制芯片包括控制和驅動電路以及主功率器件。在依據(jù)發(fā)明實施例的多芯片封裝方法中，功率器件芯片或者面積較大的一功率器件芯片直接位于所述載片臺的上方，并且所述功率器件芯片的面積略小于所述載片臺的面積。所述控制芯片的驅動信號焊墊通過一所述第二鍵合引線連接至所述功率器件芯片的控制端焊墊，以實現(xiàn)對功率器件的直接驅動。對矩形結構的引線框架，所述引腳可以分布在所述引線框架的一個、兩個、三個或者四個側邊，并且，其中一承受大電壓或者大電流的引腳位于所述一組引腳的最外側。與承 受大電壓或者大電流的引腳相鄰的另一所述引腳可以設置為空置。所述隔離層可以為任何合適形式的絕緣層，例如環(huán)氧樹脂層或者鍍膜層。依據(jù)本發(fā)明實施例的多芯片封裝結構和封裝方法，可以很好的適用電源類集成電路。但是，本發(fā)明并不局限于上述實施例，其他類型的集成電路同樣可以適用該多芯片封裝結構。例如，通過第二鍵合引線實現(xiàn)的直接驅動方式，以及處理高電壓或者高電流的引腳的排列等。為了方便引線鍵合，隔離層可以設置于位于芯片上合適的區(qū)域，同時，引腳和焊墊的位置也可以相應的進行設置，以實現(xiàn)最優(yōu)化的引線鍵合。本領域技術人員可以根據(jù)本發(fā)明實施例公開的多芯片封裝結構的教導進行相關的改進，例如，芯片和隔離層的數(shù)目，芯片和隔離層的堆疊方式等，但這些改進仍然在本發(fā)明實施例的保護范圍之內。另外，還需要說明的是，在本文中，諸如第一和第二等之類的關系術語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關系或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。依照本發(fā)明的實施例如上文所述，這些實施例并沒有詳盡敘述所有的細節(jié)，也不限制該發(fā)明僅為所述的具體實施例。顯然，根據(jù)以上描述，可作很多的修改和變化。本說明書選取并具體描述這些實施例，是為了更好地解釋本發(fā)明的原理和實際應用，從而使所屬技術領域技術人員能很好地利用本發(fā)明以及在本發(fā)明基礎上的修改使用。本發(fā)明僅受權利要求書及其全部范圍和等效物的限制。
權利要求
1.一種多芯片封裝結構,其特征在于,包括η個芯片，以及一具有一載片臺和一組引腳的引線框架，其中，η為不小于2的整數(shù)，每一所述芯片的上表面包括一組焊墊； 所述η個芯片依次堆疊排列于所述載片臺之上；并且，所述芯片部分覆蓋下層一所述芯片，以使下層所述芯片上的所述焊墊裸露； 還包括一組第一鍵合引線和一組第二鍵合引線；所述第二鍵合引線用以將其中一所述芯片上的焊墊連接至另一所述芯片上的焊墊；所述第一鍵合引線用以將所述焊墊連接至所述引腳。
2.根據(jù)權利要求I所述的多芯片封裝結構，其特征在于，還包括至少一個隔離層，每一所述隔離層位于兩個所述芯片之間，并且，每一所述隔離層部分覆蓋下層所述芯片，以使所述芯片的所述焊墊裸露。
3.根據(jù)權利要求2所述的多芯片封裝結構，其特征在于，所述隔離層為(η-l)個，所述η個芯片和所述(η-l)個隔離層相互間隔，依次堆疊排列于所述載片臺之上。
4.根據(jù)權利要求I所述的多芯片封裝結構，其特征在于，η個所述芯片中包括至少一個功率器件芯片和一控制芯片，所述功率器件芯片包括至少一個功率器件，所述控制芯片包括控制和驅動電路。
5.根據(jù)權利要求4所述的多芯片封裝結構，其特征在于，所述至少一個功率器件芯片中面積較大的一功率器件芯片直接位于所述載片臺的上方，并且所述功率器件芯片的面積略小于所述載片臺的面積。
6.根據(jù)權利要求I所述的多芯片封裝結構，其特征在于，η個所述芯片中包括一功率器件芯片和一混合芯片，所述功率器件芯片包括至少一個功率器件，所述混合芯片包括控制和驅動電路以及至少一個功率器件。
7.根據(jù)權利要求6所述的多芯片封裝結構，其特征在于，所述功率器件芯片直接位于所述載片臺的上方，并且所述功率器件芯片的面積略小于所述載片臺的面積。
8.根據(jù)權利要求4或者6所述的多芯片封裝結構，其特征在于，所述控制芯片的驅動信號焊墊通過一所述第二鍵合弓I線連接至所述功率器件芯片的控制端焊墊。
9.根據(jù)權利要求I所述的多芯片封裝結構，其特征在于，所述引腳分布在所述引線框架的側邊，并且，其中一承受大電壓或者大電流的引腳位于所述一組引腳的最外側。
10.根據(jù)權利要求9所述的多芯片封裝結構，其特征在于，與所述承受大電壓或者大電流的引腳相鄰的另一所述引腳空置。
11.根據(jù)權利要求2所述的多芯片封裝結構，其特征在于，所述隔離層為環(huán)氧樹脂層或者鍍膜層。
12.根據(jù)權利要求I所述的多芯片封裝結構，其特征在于，還包括一塑封殼，以覆蓋所述η個芯片、所述第一鍵合引線和所述第二鍵合引線，以及所述引線框架，并使所述引線框架的引腳部分裸露。
13.根據(jù)權利要求2所述的多芯片封裝結構，其特征在于，還包括一塑封殼，以覆蓋所述η個芯片、所述隔離層、所述第一鍵合引線和所述第二鍵合引線，以及所述引線框架，并使所述引線框架的引腳部分裸露。
14.一種多芯片封裝方法，其特征在于，包括， 將η個芯片依次間隔，堆疊排列于一引線框架的載片臺上；其中，η為不小于2的整數(shù)；并使位于上一層的所述芯片部分覆蓋下一層的所述芯片，以使下一層的所述芯片上的焊墊裸露； 通過一組第一鍵合引線將所述芯片上的焊墊連接至所述引線框架的引腳； 通過一組第二鍵合引線將一所述芯片上的焊墊連接至另一所述芯片上的焊墊； 通過一塑封殼將所述芯片，所述第一鍵合引線、所述第二鍵合引線和所述引線框架進行塑封，以使所述引線框架的部分引腳裸露。
15.根據(jù)權利要求14所述的多芯片封裝方法，其特征在于，還包括 在相鄰的兩個所述芯片之間設置一隔離層； 所述隔離層部分覆蓋下一層的所述芯片，以使下一層的所述芯片上的焊墊裸露。
16.根據(jù)權利要求14所述的多芯片封裝方法，其特征在于，η個所述芯片中包括至少一個功率器件芯片和一控制芯片，所述功率器件芯片包括至少一個功率器件，所述控制芯片包括控制和驅動電路。
17.根據(jù)權利要求16所述的多芯片封裝結構，其特征在于，所述至少一個功率器件芯片中面積較大的一功率器件芯片直接位于所述載片臺的上方，并且所述功率器件芯片的面積略小于所述載片臺的面積。
18.根據(jù)權利要求14所述的多芯片封裝結構，其特征在于，η個所述芯片中包括一功率器件芯片和一混合芯片，所述功率器件芯片包括至少一個功率器件，所述混合芯片包括控制和驅動電路以及至少一個功率器件。
19.根據(jù)權利要求18所述的多芯片封裝結構，其特征在于，所述功率器件芯片直接位于所述載片臺的上方，并且所述功率器件芯片的面積略小于所述載片臺的面積。
20.根據(jù)權利要求16或者18所述的多芯片封裝結構，其特征在于，所述控制芯片的驅動信號焊墊通過一所述第二鍵合弓I線連接至所述功率器件芯片的控制端焊墊。
21.根據(jù)權利要求14所述的多芯片封裝結構，其特征在于，所述引腳分布在所述引線框架的側邊，并且，其中一承受大電壓或者大電流的引腳位于所述一組引腳的最外側。
22.根據(jù)權利要求21所述的多芯片封裝結構，其特征在于，與所述承受大電壓或者大電流的引腳相鄰的另一所述引腳空置。
全文摘要
依據(jù)本發(fā)明的實施例提供了一種多芯片封裝結構及其封裝方法。n個芯片依次堆疊排列于載片臺之上；并且，每一芯片部分覆蓋下層所述芯片，以使下層芯片的焊墊裸露；第二鍵合引線將其中一所述芯片上的焊墊連接至另一所述芯片上的焊墊；第一鍵合引線將所述焊墊連接至引腳，從而獲得了最小的封裝面積，并且可以使得第一鍵合引線和第二鍵合引線的長度最短，降低由于鍵合引線的自身電阻帶來的功率損耗，提高引線鍵合的可靠性。
文檔編號H01L23/00GK102832189SQ201210334500
公開日2012年12月19日 申請日期2012年9月11日 優(yōu)先權日2012年9月11日
發(fā)明者譚小春, 陳偉 申請人:矽力杰半導體技術(杭州)有限公司