具有物理操作檢測器及校正器的半導體元件的制作方法
【專利摘要】本發(fā)明提供一種具有物理操作檢測器及校正器的半導體元件，包括第一固態(tài)老化元件(SSAD)單元及第二固態(tài)老化元件單元。第一固態(tài)老化元件單元具有至少一個第一晶體管，其第一基底及第一浮動柵極之間具有第一介電層。第二固態(tài)老化元件單元具有至少一個第二晶體管，其第二基底及第二浮動柵極之間具有第二介電層。第二介電層較厚于第一介電層。
【專利說明】具有物理操作檢測器及校正器的半導體元件
【技術領域】
[0001]本發(fā)明提供一種用于老化元件的半導體元件，且還特別是一種關于應用于固態(tài)老化元件(Solid-State Aging Devices, SSAD)的具有物理操作檢測器及校正器的半導體元件。
【背景技術】
[0002]近來，免用電池的電子計時器，逐漸增加其應用在各種用途上。通常，SSAD單元包括用于控制逾期的電路，稱之為整合型無電池電子計時器(integrated circuit of abattery-less electronic timer, IBLET)?？刂朴馄诘幕靖拍睿谟谝种埔虿幻鞯碾姾闪魇斐傻挠嫊r錯誤，如圖1至圖4所示。圖1至圖4為現(xiàn)有計時器機構的示意圖。圖1至圖4中，使用三個測時單元(A)、(B)以及(C)來說明上述概念。三個測時單元的生命周期(到關閉為止的時間)(A)、(B)以及(C)分別代表短期、中期以及長期。進一步來說，這三個測時單元以并聯(lián)方式電性連接于兩個終端(以終端-1及終端-2來表示)之間。這些測時單元中的電流隨著測時單元的生命周期依序歸零。
[0003]在如圖1所示的初始狀態(tài)中，電流流經(jīng)終端間的全部測時單元。三個測時單元中具有最短生命周期(A)的測時單元因時間推移首先逾期，在電流流經(jīng)剩下的中生命周期(B)及長生命周期(C)測時單元同時，流經(jīng)最短生命周期(A)的電流歸零，如圖2所示。由于測時單元隨著時間推移也依序逾期，逐漸地，將電流只流經(jīng)具有最長生命周期(C)的測時單元，如圖3所示。當具有最長生命周期(C)的測時單元逾期時，流經(jīng)終端-1及終端-2的電流將歸零，也代表終端-1及終端-2之間的電性連接被終止，如圖4所示。也就是說，終端間電力的電性連接狀態(tài)，取決在以并聯(lián)方式電性連接于終端-1及終端-2之間的測時單元中具有最長生命周期的測時單元。
[0004]測時單元可使用SSAD結構來制成。然而，SSAD結構的老化性質(zhì)可因SSAD的物理變動(例如溫度或其他要素)而改變。所述物理變動卻經(jīng)常導致錯誤的產(chǎn)生。
[0005]以上所述為現(xiàn)有技術，然而，不應解釋為對本發(fā)明中任何部分認可的知識。另外，本申請案中任何所引用或標示的文件，不代表所述文件為本發(fā)明認可的先前技術，也或為一般對本領域通常知識部分的參考。

【發(fā)明內(nèi)容】

[0006]本發(fā)明實施例提供一種具有物理操作檢測器及校正器的半導體元件，其可對測時單元對應所經(jīng)過的時間來進行校正。
[0007]本發(fā)明的一實施例提供一種半導體元件，包括第一半導體基底及第二半導體基底，其中，具有第一厚度的第一介電層形成在第一半導體基底的第一表面上方。第一浮動柵極形成在第一介電層上方。第一源極擴散區(qū)及第一漏極擴散區(qū)分別形成在第一半導體基底的第一表面上方的第一浮動柵極的兩側。第一控制柵極形成在第一半導體基底的第一表面外部，所述第一半導體基底上方制造有第一源極擴散區(qū)及第一漏極擴散區(qū)。第一源極擴散區(qū)、第一漏極擴散區(qū)、第一浮動柵極以及第一控制柵極擴散區(qū)是作為第一晶體管的部件所用。具有第二厚度的第二介電層形成在第二半導體基底的第二表面上方，其中第二厚度大于第一介電層。第二浮動柵極形成在第二介電層上方。第二源極擴散區(qū)及第二漏極擴散區(qū)分別形成在第二半導體基底的第二表面上方的第二浮動柵極的兩側。將第二控制柵極形成在第二半導體基底的第二表面外部，所述第二半導體基底上方制造有第二源極擴散區(qū)及第二漏極擴散區(qū)。其中第二源極擴散區(qū)、第二漏極擴散區(qū)、第二浮動柵極以及第二控制柵極擴散區(qū)是作為第二晶體管的部件所用。將共用字符線電性連接到第一控制柵極擴散區(qū)及第二控制柵極擴散區(qū)。
[0008]本發(fā)明的一實施例提供一種半導體元件，包括第一 SSAD單元及第二 SSAD單元。第一 SSAD單元包括至少一個第一晶體管。第一晶體管包括位于第一基底中的第一源極擴散區(qū)及第一漏極擴散區(qū)。第一浮動柵極形成在第一基底上方。第一控制柵極從第一源極擴散區(qū)及第一漏極擴散區(qū)分離，并形成在第一基底的表面上方。具有第一厚度的第一介電層位于第一基底與第一浮動柵極之間。第二 SSAD單元包括至少一個第二晶體管。第二晶體管包括位于第二基底中的第二源極擴散區(qū)及第二漏極擴散區(qū)。第二浮動柵極形成在第二基底上方。第二控制柵極從第二源極擴散區(qū)及第二漏極擴散區(qū)分離，并形成在第二基底的表面上方。具有第二厚度的第二介電層位于第二半導體基底與第二浮動柵極之間，且第二厚度大于第一厚度。將共用字符線電性連接到第一控制柵極及第二控制柵極。
[0009]本發(fā)明的一實施例提供一種半導體元件的操作檢測校正方法。所述半導體元件包括:第一 SSAD (固態(tài)老化元件)單元及第二 SSAD單元，第一 SSAD單元(SSADl)具有至少一個第一晶體管，第一晶體管在第一基底與第一浮動柵極之間具有第一介電層，以及第二SSAD單元(SSAD2)具有至少一個第二晶體管，第二晶體管在第二基底與第二浮動柵極之間具有第二介電層，其中第二介電層較厚于第一介電層。所述操作檢測校正方法包括:進行初始步驟，以獲得第一晶體管的第一初始臨界電壓及第二晶體管的第二初始臨界電壓；檢測物理操作是否已進行，其中第一初始臨界電壓的第一臨界電壓飄移及第二初始臨界電壓的第二臨界電壓飄移經(jīng)測量并轉(zhuǎn)換為第一讀取時間及第二讀取時間，且如果第一讀取時間及第二讀取時間之間的偏差大于允許時間誤差，將視為已檢測到物理操作；以及已檢測到物理操作時，調(diào)?？刂齐妷阂灾貜褪┘拥降谝桓訓艠O以及第二浮動柵極的共用字符線，直到第一讀取時間及第二讀取時間之間的偏差小于允許時間誤差，以校正第一讀取時間及第二讀取時間。
[0010]若干例示性實施例將配合附圖來更詳細描述本發(fā)明所公開內(nèi)容。
[0011]然而，應理解本
【發(fā)明內(nèi)容】
可能不包括本發(fā)明所有態(tài)樣及實施例，也不會限制本發(fā)明于任何態(tài)樣或?qū)嵤├?，且所屬【技術領域】中具有通常知識者將可依照本文所公開的本發(fā)明理解到其可能的加強與改良方法。
【專利附圖】

【附圖說明】
[0012]為讓本發(fā)明更明顯易懂，下文特舉多個實施例，并配合附圖，作詳細說明如下。附圖所示出的實施例將配合其說明以闡述本發(fā)明的概念。
[0013]圖1至圖4為現(xiàn)有計時器機構的示意圖；
[0014]圖5A為根據(jù)本發(fā)明實施例中一種SSAD結構的測時單元的立體圖；[0015]圖5B為圖5A中SSAD結構的測時單元于剖面線1_1的剖面圖；
[0016]圖5C為圖5A中SSAD結構的測時單元于剖面線I1-1I的剖面圖；
[0017]圖6為圖5C中隔離結構的剖面圖；
[0018]圖7為圖5C中隔離結構的剖面圖；
[0019]圖8為本發(fā)明實施例中一種臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖；
[0020]圖9為本發(fā)明實施例中一種當測時單元上進行物理操作后，臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖；
[0021]圖10為本發(fā)明實施例中一種當測時單元上進行物理操作后，臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖；
[0022]圖11為本發(fā)明實施例中一種由SSAD組成的裝置結構的剖面圖；
[0023]圖12為本發(fā)明實施例中一種SSAD等效電路的電路圖；
[0024]圖13為本發(fā)明實施例中一種在使用兩個不同厚度的介電層時，臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖；
[0025]圖14為本發(fā)明實施例中一種當兩個測時單元進行物理操作后，臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖；
[0026]圖15為本發(fā)明實施例中一種當物理操作加速讀取時間的機制的示意圖；
[0027]圖16為本發(fā)明實施例中一種當物理操作延遲讀取時間的機制的示意圖；
[0028]圖17為根據(jù)本發(fā)明實施例中一種初始程序的流程圖；
[0029]圖18為根據(jù)本發(fā)明實施例中一種檢測物理操作是否已進行的程序圖；
[0030]圖19為根據(jù)本發(fā)明實施例中一種校正受操作的經(jīng)歷時間的機制的程序圖；
[0031]圖20至圖28為根據(jù)本發(fā)明實施例中一種在檢測到物理操作后，在施加偏差校正時，Vt偏移與經(jīng)歷時間的關系的不意圖；
[0032]圖29為根據(jù)本發(fā)明實施例中一種具有SSADl及SSAD2的半導體元件的操作檢測校正方法的流程圖；
[0033]圖30為根據(jù)本發(fā)明實施例中一種SSAD裝置結構的剖面圖；
[0034]圖31為根據(jù)本發(fā)明實施例中一種SSAD裝置結構的剖面圖；
[0035]圖32為根據(jù)本發(fā)明實施例中一種由SSADl組成的等效電路的電路圖；
[0036]圖33為根據(jù)本發(fā)明實施例中一種由SSAD2組成的等效電路的電路圖；
[0037]圖34為根據(jù)本發(fā)明實施例中一種由SSADl及SSAD2組成的IBLET電路的電路圖；
[0038]圖35為根據(jù)本發(fā)明實施例中一種由SSADl及SSAD2組成的IBLET電路的電路圖；
[0039]圖36為根據(jù)本發(fā)明實施例中一種由SSADl及SSAD2組成的IBLET電路的電路圖；
[0040]圖37為根據(jù)本發(fā)明實施例中一種具有IBLET的芯片結構布置的示意圖；
[0041]圖38為根據(jù)本發(fā)明實施例中一種具有IBLET單元的芯片結構布置的示意圖；
[0042]圖39為根據(jù)本發(fā)明實施例中一種具有IBLET單元的芯片結構布置的示意圖；
[0043]圖40為根據(jù)本發(fā)明實施例中一種具有IBLET單元的芯片結構布置的示意圖。
[0044]附圖標記說明:
[0045]100、100，:基底；
[0046]IOOa:基底/其它部分；
[0047]102、102’:源極擴散區(qū)；[0048]104、104’:漏極擴散區(qū)；
[0049]106:浮動柵極；
[0050]108、108’:控制柵極；
[0051]110、110a、110b:介電層；
[0052]112、112’:隔離結構;
[0053]200、202:期間；
[0054]250、260:晶體管；
[0055]300、302、304、310、312、314、330、332、334、336、338:并聯(lián)電路部件；
[0056]400、420、430:芯片；
[0057]402、404、406、414、416、422:功能塊；
[0058]408:1BLET 單元；
[0059]410:操作檢測/校正單元；
[0060]414:操作檢測單元；
[0061]416:操作校正單元；
[0062]S100、S102、S104、S106、S108、S110、S112、S114、S116、S100、S202、S204、S206、S208、S210、S212、S214、S216、S218、S220、S222、S224、S226、S228、S230、S232、S232、S234、S236、S238、S240、S242、S244、S246、S300、S302、S304、:步驟；
[0063]a1、a2:厚度。
【具體實施方式】
[0064]本發(fā)明在說明應用IBLET裝置的半導體元件前，將先行說明SSAD的測時單元結構。
[0065]圖5A為根據(jù)本發(fā)明實施例中一種SSAD結構的測時單元的立體圖。圖5B為圖5A中SSAD結構的測時單元于剖面線1-1的剖面圖。圖5C為圖5A中SSAD結構的測時單元于剖面線I1-1I的剖面圖。
[0066]圖5A至圖5C中，示出有SSAD結構的測時單元的透視圖。所述測時單元，即為SSAD的基本結構所形成的實施例，其也可為IBLET裝置所采用。實施例中基本結構的測時單元，包括半導體基底的基底100。如圖5C中的詳細繪示，基底100通過隔離結構112而分離成兩個部分，其中一個部分用于形成具有浮動柵極(FG) 106的晶體管的基本結構，而基底100的其他部分IOOa則用于形成控制柵極(CG) 108。在基底100之中形成源極擴散區(qū)102及漏極擴散區(qū)104。在基底100及/或其他部分IOOa的表面上方形成介電層110。在介電層110上方形成浮動柵極106，使源極擴散區(qū)102及漏極擴散區(qū)104存在浮動柵極106的兩側。浮動柵極106為一種條狀層，延伸在基底100及/或其他部分IOOa上方?？刂茤艠O108作為擴散層形成在基底IOOa上方。
[0067]本范例中，浮動柵極106與基底100之間以及浮動柵極106與控制柵極108之間，具有相同厚度的介電層110。
[0068]隔離結構112可以不同方式來達成。圖6為圖5C中隔離結構的剖面圖。圖6中，隔離結構112為可從控制柵極108隔離出源極/漏極擴散區(qū)102/104的淺渠溝隔離(shallowtrench isolation，STI)。圖7為圖5C中隔離結構的剖面圖。圖7中，隔離結構112為從控制柵極108隔離出源極/漏極擴散區(qū)102/104的局部氧化娃(local oxidation ofsilicon, LOCOS)。而更進一步如圖5A所示，如果源極/漏極擴散區(qū)102/104與控制柵極108的擴散區(qū)之間的分離距離夠大，即可達到隔離的功效。
[0069]以下將說明測時單元中經(jīng)歷時間與晶體管的臨界電壓之間的關系。圖8為本發(fā)明實施例中一種臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖。
[0070]圖8中，理論上測時單元中晶體管的臨界電壓(Vt)將隨時間而增加。而經(jīng)歷時間則可通過測量Vt偏移來獲得。
[0071]然而，物理操作可改變所述兩者關系。圖9為本發(fā)明實施例中一種當測時單元上進行物理操作后，臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖。物理操作可采用各種要素，例如，熱能、電磁場、輻射或未知的物理效果來達成。進行物理操作時，臨界電壓相對于經(jīng)歷時間的關系線的斜率也隨之改變。在本實施例中，在期間200進行例如加速(acceleration)的物理操作時，臨界電壓的斜度隨之增加。與圖8中正確的經(jīng)歷時間相比，可發(fā)現(xiàn)臨界電壓(Vt)偏移在同樣總量下其速度得以增加。
[0072]圖10為本發(fā)明實施例中一種當測時單元上進行物理操作后，臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖。在圖10的實施例中，在期間202進行例如延遲(delay)的物理操作時，臨界電壓的斜度隨之增加。與圖8中正確的經(jīng)歷時間相比，可發(fā)現(xiàn)臨界電壓(Vt)偏移在同樣總量下其速度得以減緩。
[0073]從圖9及圖10中可見，經(jīng)歷時間會因為物理操作而加速或減速。因此必須進行校正直到其回復至正確的經(jīng)歷時間。
[0074]圖11為本發(fā)明實施例中一種由SSAD組成的裝置結構的剖面圖。圖11中，根據(jù)圖5A至圖5C中的結構提供一種由兩個具有不同厚度的介電層的測時單元所組成的SSAD，其可使該些測時單元的不同晶體管具有不同的臨界電壓。
[0075]其中，一個晶體管250包括基底100、隔離結構112以及位于基底表面上方的介電層110a，其上方制造有浮動柵極106。介電層IlOa的厚度為&1。另一個晶體管260包括基底100'、隔離結構112'以及位于基底表面上方的介電層110b，其上方制造有浮動柵極106。在制造過程中，基底100與基底100'可為晶圓上的同一個基底。然而，分別制造的晶體管250及晶體管260可不具有共同基底。
[0076]共同字符線WL可將操作電壓施加到圖5A中的控制柵極。值得注意的是，介電層IlOb的厚度為&2，且此厚度大于厚度&1。換句話說，在至少兩個測時單元當中，該些介電層將具有不同厚度。不同的厚度可導致兩條Vt-偏移關系線具有不同的斜率。
[0077]圖12為本發(fā)明實施例中一種SSAD等效電路的電路圖。圖12中，SSAD在電路結構上可分為兩個群組的測時單元。測時單元的第一群組由多個晶體管250所形成，并以并聯(lián)方式電性連接到與源極擴散區(qū)S電性連接的終端-1以及與漏極擴散區(qū)D電性連接的終端-2。晶體管250具有厚度為的介電層。晶體管250的范例可如圖5A至5C圖中所示。同樣地，測時單元的第二群組由多個晶體管260所形成，并以并聯(lián)方式電性連接到與源極擴散區(qū)S電性連接的終端-3以及與漏極擴散區(qū)D電性連接的終端_4。晶體管260具有厚度為a2的介電層。值得注思的是，厚度a2是大于厚度S1。
[0078]圖13為本發(fā)明實施例中一種在使用兩個不同厚度的介電層時，臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖。根據(jù)所述的兩種晶體管250及260，Vt偏移對經(jīng)歷時間的關系可以兩條不同斜率(dVt/dt)的線來表示。晶體管250的介電層的厚度為B1的線具有較大斜率，而晶體管260的介電層厚度為a2的線具有較小斜率。
[0079]圖14為本發(fā)明實施例中一種當兩個測時單元進行物理操作后，臨界電壓(Vt)偏移與經(jīng)歷時間的關系的示意圖。同樣在圖9中，可在操作時間％內(nèi)同時對晶體管250及260進行操作。如圖15所示，從這些線所讀取的經(jīng)歷時間，雖在同時間被加速，卻得出不同的兩條線。
[0080]如圖11及圖12所示，如果IBELT是通過物理操作來操作，則組成此IBELT的SSADl及SSAD2將同時受到操作。以圖15為范例來進一步說明，SSADl及SSAD2兩者將在同一時間點受到物理操作而加速。但由于SSADl及SSAD2的通道介電厚度不同，所以讀取到的時間也會不同。SSADl的讀取時間U1)與SSAD2的讀取時間(t2)之間的誤差，可由以下方程式來計算:
[0081 ]
【權利要求】
1.一種半導體元件，其特征在于，包括: 第一半導體基底； 具有第一厚度的第一介電層，形成在該第一半導體基底的第一表面上方； 第一浮動柵極，形成于該第一介電層上方； 第一源極擴散區(qū)及第一漏極擴散區(qū)，分別形成于該第一半導體基底的該第一表面上方的該第一浮動柵極的兩側； 第一控制柵極擴散區(qū)，從該第一源極擴散區(qū)及該第一漏極擴散區(qū)分離并形成在該第一半導體的表面上方，其中該第一源極擴散區(qū)、該第一漏極擴散區(qū)、該第一浮動柵極以及該第一控制柵極擴散區(qū)是作為第一晶體管的部件； 第二半導體基底； 具有第二厚度的第二介電層，形成于該第二半導體基底的第二表面上方，其中該第二厚度大于該第一厚度； 第二浮動柵極，形成在該第二介電層上方； 第二源極擴散區(qū)及第二漏極擴散區(qū)，分別形成于該第二半導體基底的該第二表面上方的該第二浮動柵極的兩側； 第二控制柵極擴散區(qū)，從該第二源極擴散區(qū)及該第二漏極擴散區(qū)分離并形成在該第二半導體的表面上方，其中該第二源極擴散區(qū)、該第二漏極擴散區(qū)、該第二浮動柵極以及該第二控制柵極擴散區(qū)是作為第二晶體管的部件；以及 共用字符線，電性連接到該第一控制柵極擴散區(qū)及該第二控制柵極擴散區(qū)。
2.根據(jù)權利要求1所述的半導體元件，其特征在于，以多個該第一晶體管來形成第一固態(tài)老化元件單元，且以多個該第二晶體管來形成第二固態(tài)老化元件單元。
3.根據(jù)權利要求2所述的半導體元件，其特征在于，該第一固態(tài)老化元件單元的所述第一晶體管是以串聯(lián)、并聯(lián)或混合串聯(lián)與并聯(lián)方式來電性連接，且該第二固態(tài)老化元件單元的所述第二晶體管是以串聯(lián)、并聯(lián)或混合串聯(lián)與并聯(lián)方式來電性連接。
4.根據(jù)權利要求1所述的半導體元件，其特征在于，該第一半導體基底及該第二半導體基底為共用基底或分別的兩個基底。
5.根據(jù)權利要求1所述的半導體兀件，其特征在于，該第一介電層也位于該第一控制柵極擴散區(qū)及該第一浮動柵極之間，且該第二介電層也位于該第二控制柵極擴散區(qū)及該第二浮動柵極之間。
6.一種半導體元件，其特征在于，包括: 第一固態(tài)老化元件單元，包括至少一個第一晶體管，其中該第一晶體管包括: 第一源極擴散區(qū)及第一漏極擴散區(qū)，位于第一基底之中； 第一浮動柵極，位于該第一基底上方；以及 第一控制柵極，從該第一源極擴散區(qū)及該第一漏極擴散區(qū)分離，位于該第一基底的表面上方。 其中具有第一厚度的第一介電層位于該第一基底與該第一浮動柵極之間； 第二固態(tài)老化元件單元，包括至少一個第二晶體管，其中該第二晶體管包括: 第二源極擴散區(qū)及第二漏極擴散區(qū)，位于第二基底之中； 第二浮動柵極，位于該第二基底上方；以及第二控制柵極，從該第二源極擴散區(qū)及該第二漏極擴散區(qū)分離，位于該第二基底的表面上方。 其中具有第二厚度的第二介電層位于該第二半導體基底與該第二浮動柵極之間，且該第二厚度大于該第一厚度；以及 共用字符線，電性連接到該第一控制柵極及該第二控制柵極。
7.根據(jù)權利要求6所述的半導體元件，該第一固態(tài)老化元件單元包括多個該第一晶體管，且該第二固態(tài)老化元件單元包括多個該第二晶體管。
8.根據(jù)權利要求7所述的半導體元件，該第一固態(tài)老化元件單元的所述第一晶體管是以串聯(lián)、并聯(lián)或混合串聯(lián)與并聯(lián)方式來電性連接，且該第二固態(tài)老化元件單元的所述第二晶體管是以串聯(lián)、并聯(lián)或混合串聯(lián)與并聯(lián)方式來電性連接。
9.根據(jù)權利要求6所述的半導體元件，其特征在于，該第一基底及該第二基底為共用基底或分別的兩個基底。
10.根據(jù)權利要求6所述的半導體兀件,其特征在于,該第一介電層也位于該第一控制柵極及該第一浮動柵極之間，且該第二介電層也位于該第二控制柵極及該第二浮動柵極之間。
11.根據(jù)權利要求6所述的半導體元件，其特征在于，該第一固態(tài)老化元件單元與該第二固態(tài)老化元件單元為IBLET單元的部件,其中該半導體元件還包括: 操作檢測電路單元，電性連接到該IBLET單元以檢測物理操作是否已進行，其中第一初始臨界電壓測得的第一臨界電壓偏移及第二初始臨界電壓測得的第二臨界電壓偏移將轉(zhuǎn)換為第一讀取時間及第二讀取時間，且如果該第一讀取時間及該第二讀取時間之間的偏差大于允許誤差，則視為已檢測到該物理操作；以及 操作校正電路單元，電性連接到IBLET單元，當已檢測到該物理操作時，調(diào)?？刂齐妷阂灾貜褪┘拥皆摴灿米址€，直到該第一讀取時間及該第二讀取時間之間的該偏差小于該允許誤差，以校正該第一讀取時間及該第二讀取時間。
12.根據(jù)權利要求11所述的半導體元件，其特征在于，將該操作檢測電路單元及該操作校正電路單元整合為外部芯片，該外部芯片位于具有該IBLET單元的電路芯片之外，并電性連接到該IBLET單元的該共用字符線。
13.根據(jù)權利要求11所述的半導體元件，其特征在于，將該操作檢測電路單元及該操作校正電路單元整合為外部電路單元，該外部電路單元位于具有該IBLET單元的電路芯片之中，并通過該共用字符線電性連接到該IBLET單元。
14.根據(jù)權利要求11所述的半導體元件，其特征在于，該操作檢測電路單元及該操作校正電路單元分別電性連接到該IBLET單元。
15.一種半導體元件的操作檢測校正方法，其特征在于，其中該半導體元件包括:第一固態(tài)老化元件單元及第二固態(tài)老化元件單元，該第一固態(tài)老化元件單元具有至少一個第一晶體管，該第一晶體管在第一基底與第一浮動柵極具有第一介電層，以及該第二固態(tài)老化元件單元具有至少一個第二晶體管，該第二晶體管在第二基底與第二浮動柵極具有第二介電層，其中該第二介電層較厚于該第一介電層，該操作檢測校正方法包括: 進行初始步驟，以獲得該第一晶體管的第一初始臨界電壓及該第二晶體管的第二初始臨界電壓；檢測物理操作是否已進行，其中從該第一初始臨界電壓測得的第一臨界電壓偏移以及從該第二初始臨界電壓測得的第二臨界電壓偏移將轉(zhuǎn)換為第一讀取時間及第二讀取時間，且如果該第一讀取時間及該第二讀取時間之間的偏差大于允許誤差，將視為已檢測到該物理操作；以及 當已檢測到該物理操作時，調(diào)?？刂齐妷阂灾貜褪┘拥诫娦赃B接到該第一固態(tài)老化元件單元及該第二固態(tài)老化元件單元的控制柵極的共用字符線，直到該第一讀取時間及該第二讀取時間之間的該偏差小于該允許誤差，藉以校正該第一讀取時間及該第二讀取時間。
16.根據(jù)權利要求15所述的半導體元件的操作檢測校正方法，其特征在于，所述初始步驟包括: 將預定控制柵極電壓施加到該共用字符線； 對該第一浮動柵極及該第二浮動柵極重復進行編程程序及抹除程序； 讀取該第一晶體管的該第一初始臨界電壓及該第二晶體管的該第二初始臨界電壓；將該第一臨界電壓及該第二臨界電壓分別存儲為該第一初始臨界電壓及該第二初始臨界電壓。
17.根據(jù)權利要求15所述的半導體元件的操作檢測校正方法，其特征在于，所述檢測物理操作是否已進行的步驟包括: 將預定控制柵極電壓施加到該共用字符線； 測量該第一臨界電壓及該第二臨界電壓； 將該第一臨界電壓及該第二臨界電壓與該第一初始臨界電壓及該第二初始臨界電壓比對以獲得該第一臨界電壓偏移及該第二臨界電壓偏移； 根據(jù)先前測量所得的臨界電壓的特性及經(jīng)歷時間，以獲得該第一讀取時間及該第二讀取時間； 將該第一讀取時間及該第二讀取時間之間的該偏差與該允許誤差比對； 當該偏差小于允許誤差時，結束物理操作的檢測；以及 當該偏差不小于允許誤差時，將該物理操作標記為已檢測到。
18.根據(jù)權利要求15所述的半導體元件的操作檢測校正方法，其特征在于，所述校正該第一讀取時間及該第二讀取時間的步驟中，當調(diào)校該控制電壓時，該控制電壓是以Vram來表示且根據(jù)以下關系來調(diào)校: V— I t1-tI aIa- VCGcit —灸」~~l^-，
Scrr α2-αχ 其中k為常數(shù)為該第一讀取時間、t2為該第二讀取時間、為該第一介電層的第一厚度、a2為該第二介電層的第二厚度以及ε crr為校正時的預定校正時間。
19.根據(jù)權利要求15所述的半導體元件的操作檢測校正方法，其特征在于，所述校正該第一讀取時間及該第二讀取時間的步驟包括: 將該已校正控制電壓施加到該共用字符線； 測量該第一臨界電壓及該第二臨界電壓； 將該第一臨界電壓及該第二臨界電壓與該第一初始臨界電壓及該第二初始臨界電壓比對以獲得該第一臨界電壓偏移及該第二臨界電壓偏移； 根據(jù)先前測量所得的臨界電壓的特性及經(jīng)歷時間，以獲得該第一讀取時間及該第二讀取時間； 將該第一讀取時間及該第二讀取時間之間的偏差與該允許誤差比對； 當該偏差不小于該允許誤差時，重復先前施加該已調(diào)校的控制電壓的步驟直到該偏差小于該允許 誤差。
【文檔編號】H01L29/788GK103474477SQ201210312238
【公開日】2013年12月25日 申請日期:2012年8月29日 優(yōu)先權日:2012年6月5日
【發(fā)明者】渡邊浩志 申請人:群聯(lián)電子股份有限公司