專利名稱：折線電阻器結構的制作方法
技術領域：
本發(fā)明一般地涉及半導體技術領域，更具體地來說，涉及電子器件結構及其形成方法。
背景技術：
由于多種電子元件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的改進，半導體工業(yè)經(jīng)歷了快速發(fā)展。通常，該集成密度的改進源于縮小半導體工藝節(jié)點(例如，使工藝節(jié)點向小于20nm節(jié)點縮小)。近年來，隨著對于小型化、更高速度和更大帶寬、以及更低功耗和等待時間的需求的增長，對半導體管芯的更小和更有創(chuàng)造性的封裝技術的需求也增長。諸如筆記本計算機的現(xiàn)代電子器件包括存儲信息的多種存儲器。存儲器電路包括兩個主要種類。一種是易失性存儲器；另一種是非易失性存儲器。易失性存儲器包括隨機存取存儲器(RAM)，隨機存取存儲器可以被進一步劃分為兩個子類，靜態(tài)隨機存取存儲器(SRAM)和動態(tài)隨機存取存儲器(DRAM)。SRAM和DRAM都是易失性的，這是因為當這些存儲器斷開電源時，它們將丟失其中存儲的信息。另一方面，除非電荷施加給非易失性存儲器，否則非易失性存儲器可以永久保持存儲在其中的數(shù)據(jù)。非易失性存儲器包括多個子類，諸如，電可擦除可編程只讀存儲器(EEPROM)和閃存。DRAM電路可以包括配置成行和列的多個DRAM存儲器單元。DRAM單元由串聯(lián)連接的單個金屬氧化物半導體(MOS)晶體管和存儲電容器構成。MOS晶體管用作連接在位線和存儲電容器的電極之間的開關。存儲電容器的另一電極連接至同一列上的其他單元的相應電極并且偏置到極板電壓(plate voltage)。存儲電容器包含一位信息。通過使連接至MOS晶體管的柵極的字線有效，存儲在存儲電容器中的數(shù)據(jù)可以被寫入或讀出。特別是，在寫操作期間，將要寫入的數(shù)據(jù)置于·位線上。通過導通MOS晶體管，根據(jù)存儲電容器的數(shù)據(jù)位和原始邏輯狀態(tài)，存儲電容器進行充電或放電。另一方面，在讀操作期間，將位線預充電至一電壓。通過導通MOS晶體管，在位線上的電壓改變指示存儲電容器的邏輯狀態(tài)。隨著半導體技術的發(fā)展，基于嵌入式DRAM (EDRAM)的半導體器件已經(jīng)作為有效解決方案出現(xiàn)，以進一步減小半導體芯片的物理尺寸并且改進存儲器電路和邏輯電路的整體性能。在與其伴隨的CPU處理器相同的管芯上制造EDRAM。在單個管芯上集成EDRAM和邏輯電路幫助實現(xiàn)更快讀和寫速度、更低功率和更小形狀系數(shù)(form factor)0

發(fā)明內容
為了解決現(xiàn)有技術中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種裝置，包括:襯底，包括多個有源區(qū)；第一電阻器，形成在第一有源區(qū)上方，其中，所述第一電阻器包括串聯(lián)連接的多個第一通孔；第二電阻器，形成在第二有源區(qū)上方，其中，所述第二電阻器包括串聯(lián)連接的多個第二通孔；第一連接器，連接于所述第一電阻器和所述第二電阻器之間；以及第三電阻器，形成在所述第二有源區(qū)上方，其中，所述第三電阻器包括串聯(lián)連接的多個第三通孔。在該裝置中，所述第一電阻器、所述第二電阻器和所述第三電阻器形成折線電阻器結構。該裝置進一步包括:第一層間介電層，設置在所述襯底上方，其中，所述第一通孔中的一個、所述第二通孔中的一個、以及所述第三通孔中的一個內嵌在所述第一層間介電層中；第二層間介電層，形成在所述第一層間介電層上方，其中，所述第一通孔中的一個、所述第二通孔中的一個、以及所述第三通孔中的一個內嵌在所述第二層間介電層中；以及第三層間介電層，形成在所述第二層間介電層上方，其中，所述第一通孔中的一個、所述第二通孔中的一個、以及所述第三通孔中的一個內嵌在所述第三層間介電層中。該裝置進一步包括:第一金屬化層，設置在所述第三層間介電層上方，其中，所述第一連接器內嵌在所述第一金屬化層中。在該裝置中:所述第一有源區(qū)是第一金屬氧化物半導體晶體管的第一摻雜區(qū)；以及所述第二有源區(qū)是所述第一金屬氧化物半導體晶體管的第二摻雜區(qū)。該裝置進一步包括:第四電阻器，設置在第三有源區(qū)上方，其中，所述第四電阻器包括串聯(lián)連接的多個第四通孔；以及第二連接器，連接于所述第三電阻器和所述第四電阻器之間。在該裝置中:所述第三有源區(qū)是第二金屬氧化物半導體晶體管的第一摻雜區(qū)；以及所述第二有源區(qū)是所述第二金屬氧化物半導體晶體管的第二摻雜區(qū)。根據(jù)本發(fā)明的另一方面，提供了一種系統(tǒng)，包括:第一層間介電層，形成在襯底上方；第二層間介電層，形 成在所述第一層間介電層上方；第三層間介電層，形成在所述第二層間介電層上方；折線電阻器結構包括:第一電阻器，形成在所述襯底的第一有源區(qū)上方；第二電阻器，形成在所述襯底的第二有源區(qū)上方；第三電阻器，形成在所述襯底的所述第二有源區(qū)上方；以及第一連接器，連接于所述第一電阻器和所述第二電阻器之間；以及動態(tài)隨機存取存儲器(DRAM)單元，形成在與所述折線電阻器結構相鄰的位置處，所述動態(tài)隨機存取存儲器單元包括=DRAM晶體管，形成在所述襯底中，其中，所述DRAM晶體管的柵疊層形成在所述第一層間介電層中；第一導電電容器極板，形成在所述第二層間介電層中；第二導電電容器極板，形成在所述第三層間介電層中；以及電容器介電層，形成在所述第一導電電容器極板和所述第二導電電容器極板之間。該系統(tǒng)進一步包括:位線，形成在所述第三層間介電層上方；第一位線接觸件，形成在所述第一層間介電層中；第二位線接觸件，形成在所述位線和所述第一位線接觸件之間；以及電容器接觸件，連接至所述第一導電電容器極板。在該系統(tǒng)中:所述第一位線接觸件連接至所述DRAM晶體管的第一漏極區(qū)/源極區(qū)；以及所述電容器接觸件連接至所述DRAM晶體管的第二漏極區(qū)/源極區(qū)。該系統(tǒng)進一步包括:第一晶體管，由所述第一有源區(qū)、所述第二有源區(qū)、以及在所述第一層間介電層中形成的第一柵疊層形成。在該系統(tǒng)中，所述第一電阻器由串聯(lián)連接的第一通孔、第二通孔和第三通孔形成。在該系統(tǒng)中:所述第一通孔由并聯(lián)連接的多個第一層間通孔形成；所述第二通孔由并聯(lián)連接的多個第二層間通孔形成；以及所述第三通孔由并聯(lián)連接的多個第三層間通孔形成。
在該系統(tǒng)中:所述第一層間通孔內嵌在所述第一層間介電層中；所述第二層間通孔內嵌在所述第二層間介電層中；以及所述第三層間通孔內嵌在所述第三層間介電層中。根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:提供具有第一導電性的襯底；形成第一晶體管，包括:形成具有第二導電性的第一摻雜區(qū)；形成具有所述第二導電性的第二摻雜區(qū)；以及在所述第一摻雜區(qū)和所述第二摻雜區(qū)之間形成第一柵疊層；以及形成折線電阻器結構，包括:在所述第一摻雜區(qū)上方形成第一電阻器；在所述第二摻雜區(qū)上方形成第二電阻器；在所述第二摻雜區(qū)上方形成第三電阻器；以及通過連接器連接所述第一電阻器和所述第二電阻器。

在該方法中:所述第一導電性是P-型；以及所述第二導電性是η-型。該方法進一步包括:沉積包括所述第一柵疊層的第一層間介電層；將第一層間通孔內嵌在所述第一層間介電層中；在所述第一層間介電層上方沉積第二層間介電層；將第二層間通孔內嵌在所述第二層間介電層中；在所述第二層間介電層上方沉積第三層間介電層；以及將第三層間通孔內嵌在所述第三層間介電層中。該方法進一步包括:使所述第一層間通孔、所述第二層間通孔、以及所述第三層間通孔對準，以形成所述第一電阻器。該方法進一步包括:在第三摻雜區(qū)上方形成第四電阻器；以及在所述第三電阻器和所述第四電阻器之間形成第二連接器。該方法進一步包括:使用所述第二摻雜區(qū)、所述第三摻雜區(qū)和在所述第一層間介電層中形成的第二柵疊層形成第二晶體管。


為了更完整地理解本公開內容及其優(yōu)點，現(xiàn)在將結合附圖所進行的以下描述作為參考，其中:圖1A示出了根據(jù)實施例的折線電阻器結構的透視圖；圖1B示出了根據(jù)實施例的可調折線電阻器；圖1C示出了根據(jù)實施例的可調折線電阻器的控制電路的示意圖；圖1D示出了根據(jù)實施例的可調折線電阻器的控制電路的實施例；圖2示出了根據(jù)實施例的可調折線電阻器結構的橫截面圖；以及圖3示出了根據(jù)實施例的可調折線電阻器結構和嵌入式動態(tài)隨機存取存儲器單元的橫截面圖。除非另有說明，否則不同附圖中的相應數(shù)字和符號通常是指相應部件。附圖被繪制以清楚地示出多個實施例的相關方面并且沒有必要按比例繪制。
具體實施例方式以下詳細地論述本實施例的制造和使用。然而，應該理解，本公開內容提供了多種可以在各種具體環(huán)境中實現(xiàn)了的可應用發(fā)明思想。所論述的具體實施例僅示出制造和使用本公開內容的實施例的特定方式,并且不限制本公開內容的范圍。本公開內容結合具體環(huán)境中的實施例進行描述，即，嵌入式動態(tài)隨機存取存儲器(EDRAM)器件中的折線電阻器。然而，本公開內容的實施例還可以應用至多種半導體器件。
首先，參考圖1A，根據(jù)實施例示出了折線電阻器結構的透視圖。折線電阻器結構100可以包括串聯(lián)連接的多個電阻器。如圖1A中所示，折線電阻器結構100可以包括:第一電阻器192、第二電阻器194、第三電阻器196、以及第四電阻器198。折線電阻器結構100可以進一步包括多個連接器，即，第一連接器164、第二連接器166和第三連接器168。圖1A中所示的連接器可以是半導體器件的摻雜區(qū)。可選地，圖1A中所示的連接器可以是多晶硅連接器或者有源層(OD )連接器。如圖1A中所示，使用第一連接器164連接第一電阻器192和第二電阻器194。類似地，采用第二連接器166和第三連接器168連接其他電阻器，以形成折線電阻器結構。應該認識到，雖然圖1A示出具有串聯(lián)連接的四個電阻器的折線電阻器結構100，但是折線電阻器結構100可以 包括任何數(shù)量的電阻器。為了簡單起見，示出了由四個電阻器形成的折線電阻器結構。圖1A中所示的每個電阻器(例如，第四電阻器198)都可以由串聯(lián)連接的多個半導體通孔形成。根據(jù)實施例，每個電阻器(例如，第四電阻器198)都可以由三個通孔152、154和156形成。應該注意，雖然圖1A示出串聯(lián)連接的三個通孔，但是每個電阻器都可以包括串聯(lián)連接的任何數(shù)量的通孔。而且，在此示出的通孔連接僅限于清楚示出多個實施例的發(fā)明方面的目的。本領域普通技術人員將識別出多種改變、替換和修改。例如，第四電阻器198可以包括多個并聯(lián)連接的子電阻器，并且每個子電阻器可以包括串聯(lián)連接的多個通孔。根據(jù)實施例，電阻器(例如，第四電阻器198)的長度在從200nm到Ιμπι的范圍內。根據(jù)實施例，當由三個通孔形成的電阻器(例如，第四電阻器198)的長度約為740nm時，這三個通孔的總電阻約為871.99ohm。如圖1A中所示，折線電阻器結構100由串聯(lián)連接的四個電阻器形成。因此，折線電阻器結構100的總電阻約等于871.99ohm的四倍。另外，本領域技術人員將認識到，連接器(例如，第一連接器164)可能引入附加電阻，考慮到電阻器(例如，第四電阻器198)的電阻，該附加電阻非常小?？梢栽诎雽w器件的有源區(qū)的頂部形成折線電阻器結構100。以下將關于圖2和圖3描述折線電阻器結構100的形成細節(jié)。具有折線電阻器結構的一個有利特征在于，圖1A中所示的折線電阻器結構幫助減小半導體電阻器的形狀系數(shù)，以實現(xiàn)緊湊型半導體電阻器。根據(jù)實施例，兩個鄰近電阻器(例如，第一電阻器192和第二電阻器194)之間的距離在從0.03μπι到5μπι的范圍內。應該注意，上述距離僅是實例。該距離可以根據(jù)不同工藝而改變。例如，在65nm工藝中，距離可以在從0.Ιμπι到Ιμπι的范圍內。在半導體器件的有源區(qū)的頂部(未示出，但是在圖2和圖3中示出)具有折線電阻器結構的另一個有利特征在于，因為折線電阻器結構沒有內嵌在襯底中，所以可以減少諸如襯底電容的一些寄生參數(shù)。根據(jù)實施例，當兩個鄰近電阻器之間的距離近似等于0.054 μ m時，兩個鄰近電阻器之間的寄生電容約為0.0125pF。應該注意，寄生電容0.01256pF僅是實例。兩個鄰近電阻器之間的寄生電容可以根據(jù)不同應用和工藝而改變?？傊?，圖1A中所示的折線電阻器結構可以幫助減小半導體電阻器的寄生電感。圖1B示出根據(jù)實施例的可調折線電阻器?？烧{折線電阻器150可以包括串聯(lián)連接的多個電阻器。如圖1B中所示，可調折線電阻器150可以包括第一電阻器102、第二電阻器104、第三電阻器106、第四電阻器108、第五電阻器110、第六電阻器112、第七電阻器114、第八電阻器116、第九電阻器118、以及第十電阻器120?？烧{折線電阻器150可以進一步包括多個連接器，即，第一連接器140、第二連接器142、和第三連接器144。如圖1B中所示，使用第一連接器140連接第二電阻器104和第三電阻器106。類似地，采用第二連接器142和第三連接器144連接其他電阻器，以形成折線電阻器結構。應該認識到，雖然圖1B示出具有串聯(lián)連接的十個電阻器的可調折線電阻器150，但是可調折線電阻器150可以包括任何數(shù)量的電阻器。為了簡單起見，示出由十個電阻器形成的可調折線電阻器。為了調節(jié)圖1B中所示的折線電阻器結構的電阻，可調折線電阻器150可以進一步包括多個開關，即，第一開關126、第二開關128和第三開關136。每個開關(例如，第一開關126)都與兩個鄰近電阻器并聯(lián)連接。例如，使用第一連接器140串聯(lián)連接第二電阻器104和第三電阻器106。第一開關126與串聯(lián)連接的電阻器104和106并聯(lián)連接。而且，通過接通第一開關126，可以旁路第二電阻器104和第三電阻器106。結果，第一電阻器102通過接通的開關126連接至第四電阻器108。類似地，通過接通圖1中所示的其他開關(例如，開關128和136)，可以選擇其他電阻器以包括在可調折線電阻器150中或從可調折線電阻器150中去除。圖1B中所示的每個電阻器(例如，第十電阻器120)都可以通過串聯(lián)連接的多個半導體通孔形成。根據(jù)實施例，每個電阻器(例如，第十電阻器120)可以通過三個通孔152、154和156形成。以上關于圖1A描述了通孔(例如，通孔152)的物理特性，從而在此沒有進一步詳細地進行論述以避免重復。可以在半導體器件的有源區(qū)的頂部形成可調折線電阻器150。例如，分別在第一摻雜區(qū)122和第二摻雜區(qū)124上形成第二電阻器104和第三電阻器106。而且，第一摻雜區(qū)122、第二摻雜區(qū)124和柵疊層可以形成開關126。同樣地，第二電阻器104和第三電阻器106連接至開關126。以下關于圖2和圖3描述可調折線電阻器150的形成的細節(jié)。具有可調折線電阻器的一個有利特征在于，圖1B中所示的折線電阻器結構幫助減小半導體電阻器的形狀系數(shù)，以實現(xiàn)緊湊型半導體電阻器。另外，通過采用開關的接通和斷開控制，可以考慮不同應用獲得不同電阻值。圖1C示出根據(jù)實施例的可調折線電阻器的控制電路的示意圖。如圖1C中所示，可以存在連接至可調折線電阻器的可調電阻控制器182。特別是，可調電阻控制器182可以生成分別用于開關126、開關128和開關136的三個柵極驅動信號184、186和188。通過使能不同開關，折線電阻器的總電阻可以相應地改變。例如，通過接通第三開關136，旁路電阻器112和114。本領域技術人員將認識到，通過操作三個開關，可以存在八種不同組合。同樣地，可以實現(xiàn)具有八階的可調節(jié)電阻器。而且，應該注意，該圖僅是實例，其沒有不適當?shù)叵拗茩嗬蟮姆秶?。本領域普通技術人員將認識到多種改變、替換和修改。例如，可調折線電阻器可以包括任何數(shù)量的電阻器和開關。圖1D示出根據(jù)實施例的可調折線電阻器的控制電路的實施例?？烧{電阻控制器182可以包括偏置電壓源162和串聯(lián)連接的多個電阻器。根據(jù)實施例，可調電阻控制器的電阻器(例如，電阻器172)可以是多晶娃電阻器。多晶娃電阻器172、174和176在偏置電壓源162和地之間形成分壓器。而且，分壓器的每級(例如，電阻器172和電阻器174之間的結點)處的電壓被進一步連接至相應開 關的柵極。同樣地，通過調節(jié)偏置電壓源162可以接通或斷開開關(例如，開關136)。為了更好地示出圖1D中所示的可調電阻控制器182的操作，在表180中示出了實例。如表180中所示，分別將第一電阻器172、第二電阻器174和第三電阻器176限定為R、
1.5R和2R。本領域技術人員將認識到，可以通過改變多晶硅電阻器的寬度或長度來調節(jié)多晶硅電阻器的電阻。圖1D中所示的電阻器172、174和176的值僅是實例?？紤]不同應用，可以應用其他電阻值。而且，雖然圖1D示出分壓器由多個電阻器(例如，電阻器172)形成，但是分壓器也可以由其他無源元件形成。例如，分壓器可以由多個電容器形成。根據(jù)實施例，電容器可以是金屬氧化物娃變容二極管(M0SVAR)、金屬絕緣體金屬(MIM)電容器、金屬氧化物金屬(MOM)電容器等。圖1D進一步示出可以通過調節(jié)偏置電壓源獲得可調折線電阻器。如表180中所示，通過施加不同偏置電壓，每個電阻器(例如，電阻器176)兩端的電壓相應地改變。例如，當將偏置電壓設置為零時，每個電阻器兩端的電壓等于零。結果，所有電阻器(例如，104、106、108、110、112和114)都包括在折線電阻器中。另一方面，當偏置電壓增加至0.7V時，開關126的柵極處的電壓達到0.7V，該電壓高到足以接通開關126。結果，旁路電阻器104和電阻器106并且不包括在可調折線電阻器中。類似地，通過進一步增加偏置電壓，可以相應地接通附加開關。同樣地，可以通過控制偏置電壓源162獲得可調折線電阻器。圖2示出了根據(jù)實施例的可調折線電阻器結構的橫截面圖。如圖2中所示，半導體器件200可以包括多個半導體層。襯底210可以包括體硅(摻雜或未摻雜的)，或者絕緣體上硅(SOI)襯底的有源層。通常，SOI襯底包括半導體材料層，諸如，硅、鍺、硅鍺、SO1、絕緣體上硅鍺(SG0I)、或其結合?？梢允褂玫钠渌r底包括多層襯底、梯度襯底、或混合定向襯底。襯底210可以 包括多種電路(未示出)。在襯底210上形成的電路可以是適用于特定應用的任何類型的電路。根據(jù)實施例，電路可以包括多種η-型金屬氧化物半導體(NMOS)和/或P-型金屬氧化物半導體(PMOS)器件，諸如晶體管、電容器、電阻器、二極管、光電二極管、熔絲等?？梢曰ミB電路以執(zhí)行一個或多個功能。功能可以包括存儲器結構、處理結構、傳感器、放大器、功率分配器、輸入/輸出電路等。本領域技術人員應該理解，提供以上實例僅用于說明目的，以進一步解釋本公開內容的應用，并且不意味著以任何方式限制本公開內容。如圖2中所示，襯底210可以包括多個摻雜區(qū)，S卩，第一摻雜區(qū)212、第二摻雜區(qū)214、第三摻雜區(qū)216、第四摻雜區(qū)218和第五摻雜區(qū)219?？梢栽谝r底210的柵疊層202的兩側形成摻雜區(qū)(例如，第一摻雜區(qū)212)。在襯底210是η-型襯底的實施例中，可以通過注入合適的P-型摻雜劑形成摻雜區(qū)(例如，第一摻雜區(qū)212)，諸如，硼、鎵、銦等?？蛇x地，在襯底210是P-型襯底的實施例中，可以通過注入諸如磷、砷等的合適η-型摻雜劑形成摻雜區(qū)(例如，第一摻雜區(qū)212)。應該注意，第一摻雜區(qū)212、第二摻雜區(qū)214和柵疊層202可以形成第一開關。類似地，第二摻雜區(qū)、第三摻雜區(qū)216和柵疊層204可以形成第二開關。在襯底210上方可以形成第一層間介電(ILD)層220?？梢酝ㄟ^化學汽相沉積、濺射、或本領域中已知的和用于形成ILD的任何其他方法形成第一 ILD層220。第一 ILD層220可以包括摻雜或未摻雜的氧化硅，但是可選地，可以利用其他材料，諸如，摻雜有氮化硅的硅玻璃、高_k材料、這些材料的組合等。在形成之后，可以使用諸如化學機械拋光(CMP)工藝的適當技術平坦化第一 ILD層220?？梢栽诘谝?ILD層220上方形成第二 ILD層230，并且可以在第二 ILD層230上方形成第三ILD層240。第二 ILD層230和第三ILD層240的制造工藝類似于第一 ILD層220，從而在此沒有進一步詳細地進行描述。如圖2中所示，可以具有在每個ILD層中形成的多個通孔。特別地，在第一 ILD層220中，在第一有源區(qū)212上方形成通孔222。在第二有源區(qū)214上方形成通孔224和226。在第三有源區(qū)216上方形成通孔228。類似地，分別在第四和第五有源區(qū)上方形成通孔223、225和227。在第二 ILD層230中，分別在通孔222、224、226、228、223、225 和 227 上方形成通孔 232、234、236、238、233、235 和 237。在第三 ILD層 240 中，分別在通孔 232、234、236、238、233、235 和 237 上方形成通孔 242、244、246、248、243、245和247。因此，通孔222、232和242形成第一電阻器。同樣地，其他通孔形成其他電阻器。而且，通過使用互連件(例如，底部金屬化層250的第一互連件252)，串聯(lián)連接圖2中所示的兩個鄰近電阻器，以形成串聯(lián)電阻器電路。而且，多個串聯(lián)電阻器電路被進一步連接在一起，以形成折線電阻器結構。圖2進一步示出多個開關，每個開關都與其相應串聯(lián)電阻器電路并聯(lián)連接。例如，第一摻雜區(qū)212、第一柵極202和第二摻雜區(qū)214形成第一開關，其與第一串聯(lián)電阻器電路(通孔222、232、242、連接器252、通孔244、234和224)并聯(lián)連接。通過控制第一開關的接通和斷開，第一串聯(lián)電阻器電路包括在可調折線電阻器中或從其中去除。在第三ILD層240上方形成底部金屬化層250。如圖2中所示，底部金屬化層250包括多個互連件(例如，第一連接器252)。互連件(例如，第一連接器252)由諸如銅或銅合金等的金屬材料形成。同樣地，頂部金屬化層260包括多個互連件(未示出)。金屬化層250和260可以通過諸如沉積、鑲嵌等的任何合適技術形成。

應該注意，雖然圖2示出底部金屬化層250和頂部金屬化層260，但是本領域技術人員將認識到，一個或多個金屬間介電層(未示出)和相關金屬化層(未示出)形成在底部金屬化層250和頂部金屬化層260之間。特別是,在底部金屬化層250和頂部金屬化層260之間的層可以通過介電材料(例如，超低_k介電材料)和導電材料(例如，銅)的交替層形成。圖3示出根據(jù)實施例的折線電阻器結構和EDRAM單元的橫截面圖?？梢栽谂c內嵌式DRAM單元364相同的半導體管芯中制造折線電阻器結構362。半導體管芯300可以包括襯底210、第一 ILD 220、第二 ILD 230、第三ILD層240和第一金屬化層250。以上關于圖2描述了每層(例如，第一 ILD 220)的制造工藝，因此在此沒有進行論述以避免不必要的重復。如圖3中所示，襯底210可以包括多個隔離區(qū)(例如，第一隔離區(qū)218)和多個有源區(qū)(例如，第一有源區(qū)316)。第一有源區(qū)316和第二有源區(qū)318形成第一 MOS晶體管302的源極區(qū)和漏極區(qū)。第三有源區(qū)312和第四有源區(qū)314形成第二 MOS晶體管304的源極區(qū)和漏極區(qū)。第一 MOS晶體管302和第二 MOS晶體管304通過第二隔離區(qū)228進行隔離。隔離區(qū)(例如，第二隔離區(qū)228)可以是淺溝槽隔離(STI)區(qū)，并且可以通過蝕刻襯底210以形成溝槽并且通過介電材料填充溝槽形成。根據(jù)實施例，隔離區(qū)可以填充有介電材料，諸如氧化物材料、高密度等離子體(HDP)氧化物等。第一 MOS晶體管302和第二 MOS晶體管304進一步包括在第一 ILD層220中形成的柵疊層。柵疊層可以包括柵極介電層308、柵電極306、以及隔離件303。柵極介電層308可以是介電材料，諸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、其組合等。根據(jù)實施例，柵極介電層308可以包括氧化物層，該氧化物層在包括氧化物、Η20、Ν0、或其組合的環(huán)境中通過諸如濕熱氧化或干熱氧化的合適氧化工藝形成。柵電極306可以包括導電材料，諸如，金屬(例如，鉭、鈦、鑰、鎢、鉬、鋁、鉿、釕等)、金屬硅化物材料(例如，硅化鈦、硅化鈷、硅化鎳、硅化鉭等)、金屬氮化物材料(例如，氮化鈦、氮化鉭等)、摻雜的多晶硅、其他導電材料、其組合。根據(jù)實施例，柵電極306可以是多晶硅，該多晶硅通過利用低壓化學汽相沉積(LPCVD)工藝沉積摻雜或未摻雜的多晶硅形成。隔離件303可以通過在柵電極306和襯底210上方均勻沉積一個或多個隔離件層(未示出)形成。隔離件層可以包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可以通過諸如CVD、等離子體增強CVD、濺射、以及其他合適技術的通常使用方法形成。折線電阻器結構362由多個電阻器(例如，電阻器372和374)形成，每個電阻器都形成在襯底210的有源區(qū)上方。特別是，在第一摻雜區(qū)316上形成第一電阻器372，在第二摻雜區(qū)318上形成第二電阻器374。如圖3中所示，每個電阻器都可以包括串聯(lián)連接的三個通孔。例如，第一電阻器372包括第一通孔326、第二通孔336和第三通孔346。第一通孔326、第二通孔336和第三通孔346分別位于第一 ILD層220、第二 ILD層230和第三ILD層240中?；ミB件354串聯(lián)連接第一電阻器372和第二電阻器374。為了簡單起見，折線電阻器結構362包括串聯(lián)連接的兩個電阻器。然而，本領域技術人員將認識到，折線電阻器結構362可以包括串聯(lián)連接的任何數(shù)量的電阻器。另外，雖然圖3示出每個ILD層中的單個通孔(例如，第二 ILD層230中的第二通孔336)，但是該圖僅是實例，其沒有不適當?shù)叵拗茩嗬蟮姆秶１绢I域普通技術人員將認識到多種改變、更改和修改。例如，第二通孔336可以用并聯(lián)連接的多個第二 ILD層通孔代替。EDRAM單兀364可以包括第二 MOS晶體管304和由第一電容器極板334、電容器介電層342和第二電容器極板344形成的電容器。如圖3中所示，在形成第一 ILD層220層之后，可以通過第一 ILD層220形成電容器接觸件322和下部位線接觸件324。在實施例中，可以形成電容器接觸件322的實施例，以在第四源極區(qū)314和第一電容器極板334之間提供電連接。可以形成下部位線接觸件324，以提供第三有源區(qū)312和上部位線接觸件348之間的電連接。電容器接觸件322和下部位線接觸件324可以通過諸如鑲嵌工藝的合適技術形成。應該注意，電容器接觸件322和下部位線接觸件324可以包括一層或多層導電材料。例如，電容器接觸件322和下部位線接觸件324可以包括阻擋層、粘合層、多個導電層等?？梢栽诘谝?ILD層220上方形成第一蝕刻停止層332，以提供用于隨后蝕刻工藝的控制點。第一蝕刻停止層332可以是介電材料，諸如，SiN、SiON等。根據(jù)實施例，第一蝕刻停止層322可以使用諸如CVD、PECVD、ALD等的任何合適工藝形成。一旦形成第二 ILD層230，就可以圖案化第二 ILD層230和第一蝕刻停止層332，以暴露下部電容器接觸件322并且在第二 ILD層230中提供開口，在該第ILD層中可以形成第一電容器極板 334。可以使用合適光刻掩模和蝕刻工藝圖案化第二 ILD層230和第一蝕刻停止層332。一旦已經(jīng)圖案化第二 ILD層230和第一蝕刻停止層332，就可以在具有電容器接觸件322的電接觸件中形成第一電容器極板334。第一電容器極板334可以通過沉積并且圖案化諸如TiN、TaN、釕等的導電材料層形成。第一電容器極板224可以通過諸如CVD、ALD等的合適技術形成。在第一電容器極板334上方形成電容器介電層342。電容器介電層342由電容介電材料形成,諸如，氧化娃電容介電材料、氮化娃電容介電材料、氮氧化硅電容介電材料等。第二電容器極板344可以由導電材料形成，諸如，TiN、TaN、釕、鋁、鎢、銅、這些材料的組合等。第二電容器極板344可以通過使用諸如CVD、PECVD、ALD等的合適工藝形成。在形成第三ILD層240之后，可以形成上部位線接觸件348以延伸通過第三ILD層240和第二 ILD層230。上部位線接觸件348可以使用諸如鑲嵌工藝的任何合適技術形成。應該注意，上部位線接觸件348可以包括一層或多層導電材料。例如，上部位線接觸件348可以包括阻擋層、粘合層、多個導電層等。位線352可以通過下部位線接觸件324和上部位線接觸件348與襯底210中的第三有源區(qū)312電連接。位線352可以通過諸如鑲嵌工藝的合適技術形成。雖然已經(jīng)詳細地描述了本公開內容的實施例及其優(yōu)點，但是應該理解，可以在不背離由所附權利要求限定的本公開內容的精神和范圍的情況下在此作出多種改變、替換和更改。而且，本申請的范圍不旨在限于說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權利要求應該包 括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內。
權利要求
1.一種裝置，包括: 襯底，包括多個有源區(qū)； 第一電阻器，形成在第一有源區(qū)上方，其中，所述第一電阻器包括串聯(lián)連接的多個第一通孔； 第二電阻器，形成在第二有源區(qū)上方，其中，所述第二電阻器包括串聯(lián)連接的多個第二通孔； 第一連接器，連接于所述第一電阻器和所述第二電阻器之間；以及 第三電阻器，形成在所述第二有源區(qū)上方，其中，所述第三電阻器包括串聯(lián)連接的多個第三通孔。
2.根據(jù)權利要求1所述的裝置，其中，所述第一電阻器、所述第二電阻器和所述第三電阻器形成折線電阻器結構。
3.根據(jù)權利要求1所述的裝置，進一步包括: 第一層間介電層，設置在所述襯底上方，其中，所述第一通孔中的一個、所述第二通孔中的一個、以及所述第三通孔中的一個內嵌在所述第一層間介電層中； 第二層間介電層，形成在所述第一層間介電層上方，其中，所述第一通孔中的一個、所述第二通孔中的一個、以及所述第三通孔中的一個內嵌在所述第二層間介電層中；以及第三層間介電層，形成在所述第二層間介電層上方，其中，所述第一通孔中的一個、所述第二通孔中的一個、以及所述第三通孔中的一個內嵌在所述第三層間介電層中。
4.根據(jù)權利要求3所述的裝置，進一步包括: 第一金屬化層，設置在所述第三層間介電層上方，其中，所述第一連接器內嵌在所述第一金屬化層中。
5.根據(jù)權利要求1所述的裝置，其中: 所述第一有源區(qū)是第一金屬氧化物半導體晶體管的第一摻雜區(qū)；以及 所述第二有源區(qū)是所述第一金屬氧化物半導體晶體管的第二摻雜區(qū)。
6.根據(jù)權利要求1所述的裝置，進一步包括: 第四電阻器，設置在第三有源區(qū)上方，其中，所述第四電阻器包括串聯(lián)連接的多個第四通孔；以及 第二連接器，連接于所述第三電阻器和所述第四電阻器之間。
7.根據(jù)權利要求6所述的裝置，其中: 所述第三有源區(qū)是第二金屬氧化物半導體晶體管的第一摻雜區(qū)；以及 所述第二有源區(qū)是所述第二金屬氧化物半導體晶體管的第二摻雜區(qū)。
8.一種系統(tǒng),包括: 第一層間介電層，形成在襯底上方； 第二層間介電層，形成在所述第一層間介電層上方； 第三層間介電層，形成在所述第二層間介電層上方； 折線電阻器結構包括: 第一電阻器，形成在所述襯底的第一有源區(qū)上方； 第二電阻器，形成在所述襯底的第二有源區(qū)上方； 第三電阻器，形成在所述襯底的所述第二有源區(qū)上方；以及第一連接器，連接于所述第一電阻器和所述第二電阻器之間；以及動態(tài)隨機存取存儲器(DRAM)單元，形成在與所述折線電阻器結構相鄰的位置處，所述動態(tài)隨機存取存儲器單元包括: DRAM晶體管，形成在所述襯底中，其中，所述DRAM晶體管的柵疊層形成在所述第一層間介電層中； 第一導電電容器極板，形成在所述第二層間介電層中； 第二導電電容器極板，形成在所述第三層間介電層中；以及 電容器介電層，形成在所述第一導電電容器極板和所述第二導電電容器極板之間。
9.根據(jù)權利要求8所述的系統(tǒng)，進一步包括: 位線，形成在所述第三層間介電層上方； 第一位線接觸件，形成在所述第一層間介電層中； 第二位線接觸件，形成在所述位線和所述第一位線接觸件之間；以及 電容器接觸件，連接至所述第一導電電容器極板。
10.一種方法，包括: 提供具有第一導電性的襯底； 形成第一晶體管，包括: 形成具有第二導電性的第一摻雜區(qū)； 形成具有所述第二導電性的 第二摻雜區(qū)；以及 在所述第一摻雜區(qū)和所述第二摻雜區(qū)之間形成第一柵疊層；以及形成折線電阻器結構，包括: 在所述第一摻雜區(qū)上方形成第一電阻器； 在所述第二摻雜區(qū)上方形成第二電阻器； 在所述第二摻雜區(qū)上方形成第三電阻器；以及 通過連接器連接所述第一電阻器和所述第二電阻器。
全文摘要
一種折線電阻器結構包括在第一有源區(qū)上方形成的第一電阻器，其中，第一電阻器由串聯(lián)連接的多個第一通孔形成；在第二有源區(qū)上方形成的第二電阻器，其中，第二電阻器由串聯(lián)連接的多個第二通孔形成；以及在第二有源區(qū)上方形成的第三電阻器，其中，第三電阻器由串聯(lián)連接的多個第三通孔形成。折線電阻器進一步包括連接于第一電阻器和第二電阻器之間的第一連接器。
文檔編號H01L27/02GK103247618SQ20121024492
公開日2013年8月14日 申請日期2012年7月13日 優(yōu)先權日2012年2月3日
發(fā)明者顏孝璁, 林佑霖 申請人:臺灣積體電路制造股份有限公司