專利名稱：半導體元件的制造方法及半導體元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種記憶元件的制造方法，特別是涉及一種以氧化物致密化處理多晶娃層間介電層(interpoly dielectric, IPD)來增進可靠度的半導體元件的制造方法及半導體元件。
背景技術(shù)：
在本領(lǐng)域中，非揮發(fā)性記憶元件，例如可抹除可編程只讀記憶體(EPROM)、電性可抹除可編程只讀記憶體(EEPROM)及快閃抹除可編程只讀記憶體(flash EPROM)(例如:NAND/N0R型快閃記憶體)為人們所熟知。一般而言，非揮發(fā)性記憶體包括作為儲存單元的一組晶體管。每個晶體管包括源極或漏極，其形成于n型或p型半導體基底的表面上；絕緣層，其形成于源極及漏極之間的半導體基底的表面上的；浮置柵極，其設置于絕緣層上用以保持電荷；絕緣介電層，其形成于浮置柵極上，用來與浮置柵極絕緣，并藉此使浮置柵極留住電荷；以及控制柵極，其設置于絕緣介電層上。當浮置柵極及控制柵極都以多晶娃制成時，位于這兩層之間的絕緣介電層有時稱為多晶娃層間介電層。多晶娃層間介電層可以不是氧化物(例如:氧化硅)，但其材料經(jīng)常是氧化物/氮化物/氧化物復合層(0N0composite)。
二進位資料的一個位元是以高或低準位電荷儲存于每個記憶胞的浮置柵，其中高準位電荷對應到第一資料值(例如I)，低準位電荷對應到第二資料值(例如0)。由于儲存于浮置柵極中的資料值是儲存于浮置柵極的電荷的大小的函數(shù)，因此，浮置柵極的電荷損失或增加將會改變儲存于記憶單元中的資料值。因此，對非揮發(fā)性記憶元件的運作來說，每個浮置柵極能長期保存電荷是非常重要的。
浮置柵極保存電荷的能力主要取決于用來與浮置柵極絕緣的多晶硅層間介電層。為了防止電荷損失，此多晶硅層間介電層必須具有高崩潰電壓。例如，在程序化時，在浮置柵極施以高電位，多晶硅層間介電層必須具有夠高的崩潰電壓以阻止電子從浮置柵極移動到控制柵極。
當電荷注入浮置柵極時，多晶硅層間介電層必須能避免電荷從浮置柵極泄漏。電荷泄漏的發(fā)生通常是因為介電層中具有缺陷。因此多晶硅層間介電層具有高度的結(jié)構(gòu)完整性是非常重要的，而高度的結(jié)構(gòu)完整性一般是與孔洞的低濃度相關(guān)。
電荷以許多方式轉(zhuǎn)移至浮置柵極,例如雪崩型注入(avalanche injection)、通道注入(channel injection)、及傅勒-諾德翰穿隧(Fowler-Nordheim tunneling)。一般較佳的情況為:記憶元件在浮置柵極及控制柵極之間具有高柵極耦合比(gate couplingratio, GCR)。柵極耦合比是浮置柵極及控制柵極之間的電容函數(shù)，因此與多晶硅層間介電層的厚度有關(guān)。為使柵極耦合比最大化，元件產(chǎn)生的熱量最小化，較佳的是將多晶硅層間介電層的厚度最小化。然而，隨著多晶硅層間介電層厚度的減少，例如薄化的多晶硅層間介電層，因為介電層中的缺陷而造成的電荷泄漏通常會增加。
由此可見，上述現(xiàn)有的半導體元件的制造方法及半導體元件在制造方法、產(chǎn)品結(jié)構(gòu)與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關(guān)廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，而一般方法及產(chǎn)品又沒有適切的方法及結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設一種新的半導體元件的制造方法及半導體元件，實屬當前重要研發(fā)課題之一，亦成為當前業(yè)界極需改進的目標。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于，克服現(xiàn)有的半導體元件的制造方法及半導體元件存在的缺陷，而提供一種新的半導體元件的制造方法及半導體元件，所要解決的技術(shù)問題是使其通過對絕緣介電層進行氧化物致密化處理，以提高其可靠度，實現(xiàn)了在不增加介電層的物理厚度及電性厚度的基礎上改善介電層的品質(zhì)，非常適于實用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種半導體元件的制造方法。此方法包括提供基底，并在基底上形成第一導體層。此方法也包括在第一導體層上形成間介電層。關(guān)于形成此介電層的步驟，包括形成氧化物致密化氧化硅層，以及在介電層上形成第二導體層。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。 前述的半導體元件的制造方法，其中所述氧化物致密化氧化硅層的氧對硅的比值為1.5至2.5之間。前述的半導體元件的制造方法，其中形成氧化物致密化氧化硅層的方法可包括形成氧化硅層，并對氧化硅層進行氧化物致密化處理，以形成氧化物致密化氧化硅層。前述的半導體元件的制造方法，其中所述氧化硅層是以低壓化學氣相沉積或原子層沉積，或由自由基氧化物形成。前述的半導體元件的制造方法，其中對氧化硅層進行氧化物致密化處理包括例如使用射頻(RF)或微波源，對氧化硅層進行等離子體氧化處理。在一范例中，上述氧化硅層是在700°C或低于700°C下，進行等離子體氧化處理。在一范例中，氧化物致密化氧化硅層的厚度約在15埃至50埃之間。前述的半導體元件的制造方法，其中可在基底上形成絕緣層，并在絕緣層上形成第一導體層。在一范例中，氧化硅層為第一氧化硅層，而氧化物致密化氧化硅層為第一氧化物致密化氧化硅層。在此范例中，形成介電層的步驟可進一步包括在第一氧化物致密化氧化硅層上形成第二氧化硅層，并對第二氧化硅層進行氧化物致密化處理，以形成第二氧化物致密化氧化硅層。更進一步來說，形成介電層的步驟可包括在第一氧化物致密化氧化硅層上形成氮化硅層，并在氮化硅層上形成第二氧化硅層。在許多范例中，第一氧化物致密化氧化硅層的厚度為約15埃至50埃之間，而第二氧化物致密化氧化硅層的厚度為約30埃至80埃之間。本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種半導體元件，其包括:一半導體基底；一第一導體層，形成在所述基底上；一介電層，形成在所述第一導體層上，其中所述介電層包括氧化物致密化氧化硅層；以及一第二導體層，形成在所述介電層上。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
前述的半導體元件，其中所述氧化物致密化氧化硅層的氧對硅的比值為1.5至2.5之間。
前述的半導體元件，其中所述氧化物致密化氧化硅層包括經(jīng)過等離子體氧化處理的氧化硅層以形成上述氧化物致密化氧化硅層。
前述的半導體元件，其中所述氧化物致密化氧化硅層已以射頻或微波源進行等離子體氧化處理。
前述的半導體元件，其中所述氧化物致密化氧化硅層以700°C或700°C以下的溫度進行等離子體氧化處理。
前述的半導體元件，其中所述氧化硅層包括以低壓化學氣相沉積或原子層沉積，或由自由基氧化物形成的氧化硅層。
前述的半導體元件，其中所述氧化物致密化氧化硅層的厚度為15埃至50埃之間。
前述的半導體元件，還包括:一絕緣層，形成在所述半導體基底上，所述第一導體層形成在所述絕緣層上。
前述的半導體元件，其中所述氧化物致密化氧化硅層為一第一氧化物致密化氧化硅層，而其中所述介電層還包括:一第二氧化物致密化氧化硅層，形成在所述第一氧化物致密化氧化硅層上。
前述的半導體元件，其中所述介電還包括氮化硅層，形成在所述第一氧化物致密化氧化硅層上，所述第二氧化硅層形成于所述氮化硅層上。
前述的半導體元件，其中所述第一氧化物致密化氧化硅層的厚度為15埃到50埃之間，而所述第二氧化物致密化氧化硅層的厚度為30埃到80埃之間。
本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種半導體兀件，其包括基底、第一導體層、多晶娃層間介電層以及第二導體層。第一導體層位于基底上。多晶娃層間介電層位于第一導體層上，其中多晶娃層間介電層包括氧化娃層，且氧化娃層的氧對娃(0/Si)的比值為1.5至2.5之間。第二導體層位于多晶娃層間介電層上。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。借由上述技術(shù)方案，本發(fā)明半導體元件的制造方法及半導體元件至少具有下列優(yōu)點及有益效果:本發(fā)明提供的一種制造記憶元件的方法，包括對位于浮置柵極及控制柵極之間的絕緣介電層(例如:多晶硅層間介電層)進行氧化物致密化處理，以提高可靠度。根據(jù)此方法的例示性實施例可不增加介電層的物理厚度及電性厚度而改善介電層的品質(zhì)。在一范例中，可在相對低的溫度下，以等離子體氧化工藝來進行氧化物致密化處理，藉以在元件縮小時達到熱預算要求。此方法也可在不犧牲元件可靠度的情況下，允許介電層持續(xù)縮小至達到柵極耦合比要求。
綜上所述，本發(fā)明是有關(guān)于一種半導體元件的制造方法及半導體元件。此方法包括提供半導體基底，并在此基底上形成第一導體層。在一范例中，在此半導體基底上形成絕緣層，并在此絕緣層上形成前述的第一導體層。此方法也包括在前述第一導體層上形成導體層間介電層。關(guān)于此導體層間介電層，其形成的步驟包括形成氧化硅層，并對此氧化硅層進行氧化物致密化處理，以形成氧化物致密化氧化硅層。而前述方法也包括在此導體層間介電層上形成第二導體層。同時本發(fā)明還提供了一種以此方法制造的半導體元件。本發(fā)明在技術(shù)上有顯著的進步，具有明顯的積極效果，誠為一新穎、進步、實用的新設計。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1a至圖1g是依照本發(fā)明的一例示性實施例所繪示的一種制造半導體元件的方法的剖面示意圖。圖2是依據(jù)本發(fā)明的實施例所繪示的各種多晶硅層間介電層結(jié)構(gòu)的等效氧化物厚度的比較圖，其中的兩種結(jié)構(gòu)進行了等離子體氧化。圖3及圖4分別是依據(jù)本發(fā)明的實施例所繪示的兩種多晶硅層間介電層結(jié)構(gòu)的保持能力及耐受性的比較圖，其中一種多晶硅層間介電層進行了等離子體氧化。10:半導體基底12:源極14:漏極16:絕緣層18:浮置柵極20:第一氧化硅層20’:第一氧化物致密化氧化硅層22:氮化硅層24:第二氧化硅層24’:第二氧化物致密化氧化硅層26:控制柵極
具體實施例方式為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實施例，對依據(jù)本發(fā)明提出的半導體元件的制造方法及半導體元件其具體實施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細說明如后。有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點及功效，在以下配合參考圖式的較佳實施例的詳細說明中將可清楚的呈現(xiàn)。為了方便說明，在以下的實施例中，相同的元件以相同的編號表不。請參閱圖1a至圖1g所示,是依照本發(fā)明的一例示性實施例所繪示的一種制造半導體元件的方法的剖面示意圖(范例及例示性或類似用語在本文中皆用以指范例、例子、或繪示)。此半導體元件可為非揮發(fā)性記憶元件，例如可抹除可編程只讀記憶體、電性可抹除可編程只讀記憶體、快閃抹除可編程只讀記憶體(例如:NAND/N0R型快閃記憶體)、電荷陷入(charge-trapping)記憶體、埋入式記憶體、或其他類似元件。然而應理解，此半導體記憶元件可以是可通過致密化處理元件的一或多層氧化物以解決其熱預算及電性厚度問題的其他種類元件。如圖1a所示，提供一個可用來形成一個或多個主動元件的η型或P型半導體基底
10。在形成的半導體元件為非揮發(fā)性記憶元件的范例中，可在基底形成擴散區(qū)域。在許多范例中，根據(jù)基底類型，擴散區(qū)域可為η型或P型擴散區(qū)域。如圖所示，此擴散區(qū)域可作為源極12以及漏極14。

在基底10上形成或沉積絕緣層16，此絕緣層16例如是穿隧氧化層。在穿隧氧化層上形成第一導體層，此第一導體層可作為浮置柵極18。在本實施例中，第一導體層為多晶硅層。在浮置柵極18上形成絕緣介電層，以使浮置柵極18與后續(xù)形成的控制柵絕緣。絕緣介電層可指多晶硅層間介電層，且可由氧化硅形成或包括氧化硅。在一例示性實施例中，多晶硅層間介電層可由氧化物/氮化物/氧化物復合層形成。在此范例中，此多晶硅層間介電層可包括形成在浮置柵極上的第一氧化硅層20，如圖1b所示。第一氧化硅層20可以一些不同的任意方式來形成。例如，第一氧化硅層20可以以低壓化學氣相沉積(low-pressure chemical vapor deposition, LPCVD)來形成，例如在氧化物沉積時使用四乙氧基娃燒(tera ethyl ortho silicate,TE0S)、高溫沉積氧化物(high-temperature deposited oxide,HT0)、或其他類似物質(zhì)。在其他范例中，第一氧化娃層20可以以臨場蒸氣產(chǎn)生(in-situ steam generation, ISSG)、原子層沉積(atomic layerdeposition, ALD)、或其他類似方式形成。而在一范例中，第一氧化硅層20可以以自由基氧化物來形成。如圖1c所示，對第一氧化硅層20進行氧化物致密化處理，以形成第一氧化物致密化氧化硅層20’。在一范例中，可藉由等離子體氧化(plasma oxidation)來執(zhí)行氧化物致密化處理。在一范例中，可使用RF或微波源且可在相對低的溫度下執(zhí)行等離子體氧化。此等離子體氧化可在相對低的溫度執(zhí)行，例如在700°C或低于700°C，因此可以達到元件縮小時的熱預算要求。另外，由于在進行等離子體氧化之后，有較多的氧被結(jié)合進入到第一氧化硅層20，使得第一氧化硅層20中氧對硅(Ο/Si)的比值可以提高至1.5至2.5。在本實施例中，氧對硅(Ο/Si)的比值較佳的是大于2。在本實施例中，氧對硅(Ο/Si)的比值為1.5至2.5，例如是大于2，可以藉此提升第一氧化硅層20的品質(zhì)。在第一氧化物致密化氧化硅層20’上形成氮化硅層22，此氮化硅層22也為多晶硅層間介電層的一部分，如圖1d所示。在氮化硅層22上形成第二氧化硅層24，如圖1e所示。與第一氧化硅層20相似，第二氧化硅層24可為LPCVD氧化物(例如:TE0S、ΗΤ0)、ISSG氧化物、ALD氧化物、自由基氧化物、或其他類似物質(zhì)。另外與第一氧化硅層20類似的是可以對第二氧化硅層24進行氧化物致密化處理，以形成第二氧化物致密化氧化硅層24’，如圖1f所示。在一范例中，氧化物致密化處理可更進一步地藉由使用RF或微波源以及相對低的溫度下(例如:在700°C或以下)的等離子體氧化來實施。接著，可在多晶硅層間介電層或第二氧化物致密化氧化硅層上形成第二導體層。第二導體層例如是多晶硅層。此第二多晶硅層可作為控制柵極26，如圖1g所示。如圖1g所示，在一范例中，第一氧化物致密化氧化硅層20’的厚度可約為15埃(人)至50埃之間，例如厚度為約30埃。氮化硅層22及第二氧化物致密化氧化硅層24’各自的厚度可為約30埃至80埃之間，例如厚度為約50埃。在裸硅上的等離子體氧化的厚度的范圍可在10埃至100埃之間，具體可視原始氧化物的厚度而定。不同的原始氧化物厚度將以不同的等離子體氧化處理，以避免增加原始氧化物的厚度。例如，對于較薄的原始氧化物厚度，可在裸硅上使用氧化物厚度為10埃的等離子體氧化處理，以在不增加厚度的情況下提升原始氧化物的品質(zhì)。圖2為比較圖，其繪示了進行等離子體氧化處理的第一氧化硅層20以及未進行等離子體氧化處理的第一氧化硅層20的兩個標準多晶硅層間介電層以及進行等離子體氧化處理的薄化(8埃)的第一氧化硅層(薄化多晶硅層間介電層)的第三個多晶硅層間介電層的等效氧化物厚度(equivalent oxide thickness,EOT)。如圖所示,進行及未進行等離子體氧化處理的標準多晶硅層間介電層的等效氧化物的厚度相似。而進行等離子體氧化處理的薄化多晶硅層間介電層的等效氧化物的厚度則較小于進行等離子體氧化處理的標準多晶硅層間介電層的等效氧化物的厚度。在裸硅上的等離子體氧化的厚度為15埃。然而，由于等離子體氧化處理Ol不會增加厚度，因此，總等效氧化物厚度并不會改變。這也適用于進行等離子體氧化的標準多晶硅層間介電層。
圖3及圖4為比較圖，其分別繪示未進行等離子體氧化處理的標準多晶硅層間介電層及進行等離子體氧化處理的薄化多晶娃層間介電層的保持能力(retentionperformance)及耐受性(endurance performance)。如圖所示，即使薄化多晶娃層間介電層進行等離子體氧化處理后，薄化多晶硅層間介電層的保持能力及耐受性可與未進行等離子體氧化的標準多晶硅層間介電層的保持能力及耐受性相當。
如同本文所示，半導體元件(例如:記憶元件)的一層或多層的多晶硅層間介電層的氧化物致密化處理(例如:等離子體氧化)可改善元件的可靠度(例如:其保持能力及耐受性)，且不會增加多晶硅層間介電層的物理及電性厚度。氧化物致密化處理也允許多晶硅層間介電層持續(xù)縮小至達到柵極的耦合比要求，并且不犧牲元件的可靠度。
本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識的技術(shù)人員經(jīng)由以上描述及相關(guān)圖式的教示后，應可想到本發(fā)明的許多潤飾及其他實施例。例如雖然在本文中描述的多晶硅層間介電層為多層，然而，此多晶硅層間介電層可替代成包括單一氧化硅層，并進行以上所述的氧化物致密化處理。又例如，雖然第一及第二氧化物層可以均進行以上所述的氧化物致密化處理，然而，在其他的范例中，也可僅在其中一層進行氧化物致密化處理，而非兩層都進行氧化物致密化處理。更進一步舉例，也可在其他結(jié)構(gòu)的一層或多層氧化層進行氧化物致密化處理，以改善其品質(zhì)。這可包括例如是淺渠溝隔離結(jié)構(gòu)的襯氧化物層(liner oxidelayer)。此方法也可以應用于間隙壁氧化物(spacer deposition oxide)以及淺渠溝隔離襯氧化物(liner oxide)品質(zhì)的改善。間隙壁氧化物的使用是為了在字元線間隙壁填入后避免字元線與字元線橋接。因此，等離子體氧化物處理可應用于間隙壁氧化物上，以改善氧化物的品質(zhì)并降低字元線-字元線橋接的比例。因此應理解，本發(fā)明不限于所揭露的特定實施例，后附的申請專利的范圍涵蓋各種的潤飾與其他實施例。雖然在本文使用特定的用語，但僅為通用及描述之用，并非用以限定。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種半導體元件的制造方法，其特征在于其包括以下步驟: 提供一基底； 在所述基底上形成一第一導體層； 在所述第一導體層上形成一介電層，其中形成所述介電層的步驟包括: 形成一氧化物致密化氧化硅層；以及 在所述介電層上形成一第二導體層。
2.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于其中所述氧化物致密化氧化娃層的氧對娃的比值為1.5至2.5之間。
3.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于其中形成一氧化物致密化氧化硅層的方法包括: 形成一氧化硅層；以及 對所述氧化硅層進行氧化物致密化處理。
4.根據(jù)權(quán)利要求3所述的半導體元件的制造方法，其特征在于其中對所述氧化硅層進行氧化物致密化處理包括對所述氧化硅層進行等離子體致密化處理。
5.根據(jù)權(quán)利要求4所述的半導體元件的制造方法，其特征在于其中所述氧化硅層進行等離子體致密化處理是使用射頻或微波源。
6.根據(jù)權(quán)利要求4所述的半導體元件的制造方法，其特征在于其中對所述氧化硅層進行等離子體致密化處理的溫度是在700°C或700°C以下。
7.根據(jù)權(quán)利要求3所述的半導體元件的制造方法，其特征在于其中所述氧化硅層是以低壓化學氣相沉積或原子層沉積，或由自由基氧化物來形成。
8.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于其中所述氧化物致密化氧化硅層的厚度為15埃到50埃之間。
9.根據(jù)權(quán)利要求1所述的 半導體元件的制造方法，其特征在于還包括在所述基底上形成一絕緣層，其中所述第一導體層是形成在所述絕緣層上。
10.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其特征在于其中所述氧化物致密化氧化硅層為第一氧化物致密化氧化硅層，而其中形成所述介電層的步驟還包括: 在所述第一氧化物致密化氧化硅層上形成一第二氧化物致密化氧化硅層。
11.根據(jù)權(quán)利要求10所述的半導體元件的制造方法，其特征在于其中形成所述介電層的步驟還包括在所述第一氧化物致密化氧化硅層上形成一氮化硅層，其中所述第二氧化物致密化氧化硅層是形成在所述氮化硅層上。
12.根據(jù)權(quán)利要求10所述的半導體元件的制造方法，其特征在于其中所述第一氧化物致密化氧化硅層的厚度在約15埃至50埃之間，而所述第二氧化物致密化氧化硅層的厚度在約30埃至80埃之間。
13.一種半導體元件，其特征在于其包括: 一半導體基底； 一第一導體層，形成在所述基底上； 一介電層，形成在所述第一導體層上，其中所述介電層包括氧化物致密化氧化硅層；以及 一第二導體層，形成在所述介電層上。
14.根據(jù)權(quán)利要求13所述的半導體元件，其特征在于其中所述氧化物致密化氧化硅層的氧對硅的比值為1.5至2.5之間。
15.根據(jù)權(quán)利要求13所述的半導體元件，其特征在于其中所述氧化物致密化氧化硅層包括經(jīng)過等離子體氧化處理的氧化硅層以形成上述氧化物致密化氧化硅層。
16.根據(jù)權(quán)利要求15所述的半導體元件，其特征在于其中所述氧化物致密化氧化硅層已以射頻或微波源進行等離子體氧化處理。
17.根據(jù)權(quán)利要求15所述的半導體元件，其特征在于其中所述氧化物致密化氧化硅層以700°C或700°C以下的溫度進行等離子體氧化處理。
18.根據(jù)權(quán)利要求15所述的半導體元件，其特征在于其中所述氧化硅層包括以低壓化學氣相沉積或原子層沉積，或由自由基氧化物形成的氧化硅層。
19.根據(jù)權(quán)利要求13所述的半導體元件，其特征在于其中所述氧化物致密化氧化硅層的厚度為15埃至50埃之間。
20.根據(jù)權(quán)利要求13所述的半導體元件，其特征在于還包括: 一絕緣層，形成在所述半導體基底上，所述第一導體層形成在所述絕緣層上。
21.根據(jù)權(quán)利要求13所述的半導體元件，其特征在于其中所述氧化物致密化氧化硅層為一第一氧化物致密化氧化硅層，而其中所述介電層還包括: 一第二氧化物致密化氧化硅層，形成在所述第一氧化物致密化氧化硅層上。
22.根據(jù)權(quán)利要求21所述的半導體元件，其特征在于其中所述介電還包括氮化硅層，形成在所述第一氧化物致 密化氧化硅層上，所述第二氧化硅層形成于所述氮化硅層上。
23.根據(jù)權(quán)利要求21所述的半導體元件，其特征在于其中所述第一氧化物致密化氧化硅層的厚度為15埃到50埃之 間，而所述第二氧化物致密化氧化硅層的厚度為30埃到80埃之間。
24.一種半導體元件，其特征在于其包括: 一基底; 一第一導體層，位于該基底上； 一多晶娃層間介電層，位于該第一導體層上，其中該多晶娃層間介電層包括氧化娃層，其中該氧化硅層的氧對硅的比值為1.5至2.5之間；以及 一第二導體層，形成于該多晶娃層間介電層上。
全文摘要
本發(fā)明是有關(guān)于一種半導體元件的制造方法及半導體元件。此方法包括提供半導體基底，并在此基底上形成第一導體層。在一范例中，在此半導體基底上形成絕緣層，并在此絕緣層上形成前述的第一導體層。此方法也包括在前述第一導體層上形成導體層間介電層。關(guān)于此導體層間介電層，其形成的步驟包括形成氧化硅層，并對此氧化硅層進行氧化物致密化處理，以形成氧化物致密化氧化硅層。而前述方法也包括在此導體層間介電層上形成第二導體層。同時本發(fā)明還提供了一種以此方法制造的半導體元件。
文檔編號H01L27/115GK103187305SQ201210163519
公開日2013年7月3日 申請日期2012年5月17日 優(yōu)先權(quán)日2011年12月28日
發(fā)明者廖政華, 謝榮裕, 楊令武 申請人:旺宏電子股份有限公司