專利名稱：可變電阻元件的成型處理方法和非易失性半導體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及利用了可變電阻元件的非易失性半導體存儲裝置以及其驅(qū)動方法，更詳細地說涉及可變電阻元件的作為初始化的成型(forming)方法。
背景技術(shù)：
近年來，替代閃速存儲器的新型的非易失性半導體存儲裝置正被廣泛地研究。其中利用了通過向過渡金屬氧化物等的可變電阻體施加電壓從而發(fā)生電阻的變化的現(xiàn)象的RRAM (電阻變化存儲器)，在微細化限度方面與閃速存儲器相比是有利的，此外能進行高速的數(shù)據(jù)重寫，因此研究開發(fā)正在積極地進行中。在作為該新的存儲器的RRAM中使用的可變電阻元件為依次層疊有下部電極(第一電極)、可變電阻體和上部電極(第二電極)的構(gòu)造，具有通過在上部電極和下部電極之間 施加電壓脈沖等的電應力(electric stress),從而能使電阻值可逆地變化的性質(zhì)。RRAM是通過讀出根據(jù)該可逆的電阻變化動作(以下，適宜稱為“切換(switching)動作”)而變化的電阻值來實現(xiàn)的新的存儲器。已知針對作為可變電阻體的材料的各種各樣的金屬氧化物會產(chǎn)生切換動作，特別是針對氧化鎮(zhèn)(NiO)膜，在 K. Tsunoda 等，“Low Power and High Speed Switching ofTi-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V，，，IEDMTechnical Digest. 2007年，p. 767-770 (以下，稱為“公知文獻I”)中詳細地報告了切換動作的現(xiàn)象，針對氧化給(Hf02)膜,在H. Y. Lee等，“Low Power and High Speed BipolarSwitching with A Thin Reactive Ti Buffer Layer in Robust Hf02 Based RRAM”， IEDMTechnical Digest. 2008年，p. 297-300 (以下，稱為“公知文獻2”)中詳細地報告了切換動作的現(xiàn)象?？墒?，在將上述的過渡金屬氧化物用于可變電阻體的可變電阻元件中，例如，如公知文獻1、2所報告的那樣，在剛形成以上下電極夾持可變電阻體材料的構(gòu)造之后，處于比切換動作中出現(xiàn)的高電阻狀態(tài)高的電阻狀態(tài)，存在不會發(fā)生電阻狀態(tài)的變化的問題。即，已知為了使可變電阻元件低電阻化并使其向能進行切換動作的狀態(tài)(可變電阻狀態(tài))轉(zhuǎn)變，需要在上下電極間施加特殊的電刺激的工序(以下，適宜稱為“成型處理”)。也就是說，使用金屬氧化物來作為可變電阻體的可變電阻元件在制造后的初始狀態(tài)下處于絕緣狀態(tài)，為了成為通過電應力來對高電阻狀態(tài)和低電阻狀態(tài)進行切換的狀態(tài)，如公知文獻1、2所示那樣，需要對其施加電壓，在氧化物中形成電阻率局部降低的區(qū)域(以下，適宜稱為“細絲路徑(filament path)”)。一般認為通過形成或切斷該細絲路徑，從而會發(fā)生電阻狀態(tài)的轉(zhuǎn)變。在公知文獻I以及2中，為了進行可變電阻元件的成型處理而使用DC掃描(swe印)來進行(以下稱為“DC成型”)。即，使施加到可變電阻元件的電壓漸漸地上升到規(guī)定的電壓，將可變電阻元件低電阻化來進行成型處理。因此，類推需要非常長的時間。預想在實際的RRAM中裝載數(shù)百M 數(shù)G位的存儲單元，因此這在進行成型處理中會耗費巨大的時間。由于這樣的DC成型的方法不現(xiàn)實，所以通常假定施加數(shù)十ns 數(shù)百us的矩形的電壓脈沖來進行成型處理(以下稱為“脈沖成型”)。本申請發(fā)明者們使用脈沖成型，針對可變電阻元件的切換動作進行了詳細的研究。其結(jié)果是可以明確為了實現(xiàn)穩(wěn)定的切換動作所需要的重寫電流在以DC成型進行的動作和以脈沖成型進行的動作中不同，在脈沖成型的情況下需要數(shù)倍的重寫電流。雖然作為該理由考慮了各種各樣的重要因素，但估計進行成型而形成的細絲路徑的電性質(zhì)或此外構(gòu)造的性質(zhì)在DC成型和脈沖成型中不同。大的重寫電流在各種各樣的方面也具有缺點。例如，為了進行正常的切換動作，需要具備高的電流驅(qū)動能力的選擇晶體管，因此不得不使選擇晶體管的尺寸變大，因此存儲單元變?yōu)榇竺娣e，因此大容量存儲器的實現(xiàn)變得極其困難。今后，在被預想為需要越來越高的動態(tài)圖像文件等的大的數(shù)據(jù)處理上變得不適合。進而，當需要的重寫電流大時，重寫電壓施加電路等的外圍電路也變大，因此芯片 尺寸也變大，因此低成本非易失性存儲器的提供變得困難。此外，由于功耗當然也變大，所以預想向移動終端等要求低功耗的移動設(shè)備的裝載變得非常難。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述的狀況而做出的，其目的在于提供一種在先于使用金屬氧化物來作為可變電阻體的可變電阻元件的切換動作而進行的成型處理中，能利用脈沖成型程度的極短時間的電壓施加來將切換動作時的重寫電流抑制到DC成型中所達到的重寫電流程度的成型處理方法、以及能實施該成型處理方法并能以小的重寫電流穩(wěn)定地進行切換動作的非易失性半導體存儲裝置。本申請發(fā)明者們通過銳意研究，導出了一種能以脈沖成型程度那樣短的時間、以與DC成型的情況相同程度小的重寫電流值進行動作的新的成型方法。本發(fā)明基于該想法。再有，針對該成型方法的細節(jié)，在具體實施方式
中后述。為了實現(xiàn)上述目的的本發(fā)明的可變電阻元件的成型處理方法，對于具備由金屬氧化物構(gòu)成的可變電阻體、以及夾持所述可變電阻體的第一電極和第二電極的可變電阻元件，使所述可變電阻元件的所述第一和第二電極間的電阻狀態(tài)向能利用電壓的施加在兩個以上不同的電阻狀態(tài)間轉(zhuǎn)變的可變電阻狀態(tài)變化，其特征在于，所述可變電阻元件的所述第一和第二電極間的電阻狀態(tài)通過進行所述成型處理而被低電阻化，所述可變電阻元件能在所述可變電阻狀態(tài)下非易失地保持所述電阻狀態(tài)，所述成型處理包含第一步驟，在所述可變電阻元件的所述第一和第二電極間施加電壓振幅比所述可變電阻元件進行低電阻化的閾值電壓低的第一脈沖；以及第二步驟，在所述第一步驟之后，在所述可變電阻元件的所述第一和第二電極間施加與所述第一脈沖相同極性且電壓振幅在所述閾值電壓以上的第二脈沖。在上述特征的本發(fā)明的可變電阻元件的成型處理方法中，進一步優(yōu)選所述第一步驟中的所述第一脈沖的施加和所述第二步驟中的所述第二脈沖的施加以使所述第一脈沖的終點和所述第二脈沖的起點一致的方式連續(xù)地進行。在上述特征的本發(fā)明的可變電阻元件的成型處理方法中，進一步優(yōu)選所述第一脈沖是其電壓振幅漸漸增加的脈沖。
在上述特征的本發(fā)明的可變電阻元件的成型處理方法中，進一步優(yōu)選所述可變電阻體由呈n型的導電性地金屬氧化物構(gòu)成。在上述特征的本發(fā)明的可變電阻元件的成型處理方法中，進一步優(yōu)選所述可變電阻體構(gòu)成為包含從Ti、Ta、Hf、Zr中選擇的金屬的氧化物。在上述特征的本發(fā)明的可變電阻元件的成型處理方法中，進一步優(yōu)選所述第一電極的功函數(shù)為4. 5eV以下，所述第二電極的功函數(shù)為4. 5eV以上。為了實現(xiàn)上述目的的本發(fā)明的非易失性半導體存儲裝置的特征在于，具備存儲單元陣列，所述存儲單元陣列具有存儲單元，該存儲單元由可變電阻元件和選擇晶體管構(gòu)成，該可變電阻元件具備由金屬氧化物構(gòu)成的可變電阻體、以及夾持所述可變電阻體的第一電極和第二電極，該選擇晶體管具備一個控制端子和一個輸入輸出端子對，所述可變電阻元件通過進行成型處理，從而使所述可變電阻元件的所述第一和第二電極間的電阻狀態(tài)從所述成型處理前的初始高電阻狀態(tài)向低電阻化后的可變電阻狀態(tài)變化，通過在所述可變 電阻狀態(tài)的所述可變電阻元件的所述第一和第二電極之間施加電應力，從而使所述可變電阻狀態(tài)中的電阻狀態(tài)在兩個以上不同的電阻狀態(tài)間轉(zhuǎn)變，將該轉(zhuǎn)變后的一個電阻狀態(tài)用于信息的存儲，連接所述可變電阻元件的所述第一電極以及所述第二電極的任一方和所述選擇晶體管的所述輸入輸出端子對的一端來構(gòu)成所述存儲單元，所述存儲單元陣列是將多個所述存儲單元分別在行和列方向上呈矩陣狀地排列而形成的；在行方向上延伸的字線，對排列在同一行的所述存儲單元的所述選擇晶體管的所述控制端子彼此進行連接；在列方向上延伸的位線，對排列在同一列的所述存儲單元的所述可變電阻元件的所述第一電極和所述第二電極的任另一方彼此進行連接；在行或者列方向上延伸的公用線，對所述存儲單元的所述選擇晶體管的所述輸入輸出端子對的另一端彼此進行連接；字線電壓施加電路，向與被選擇為所述成型處理對象的所述存儲單元連接的所述字線施加電壓；成型電壓施加電路，經(jīng)由與被選擇為所述成型處理對象的所述存儲單元連接的所述位線和所述公用線，向所述被選擇的存儲單元的兩端施加所述成型處理所需要的電壓；以及控制電路，以如下方式控制所述成型電壓施加電路，對所述成型處理對象的所述可變電阻元件，施加以在所述可變電阻元件的所述第一和第二電極間施加的電壓低于所述可變電阻元件進行低電阻化的閾值電壓的方式設(shè)定的第一脈沖，之后連續(xù)地施加以在所述可變電阻元件的所述第一和第二電極間施加的電壓為與所述第一脈沖相同極性并在所述閾值電壓以上的方式設(shè)定的第二脈沖。在上述特征的本發(fā)明的非易失性半導體存儲裝置中，進一步優(yōu)選所述成型電壓施加電路在對被選擇為所述成型處理對象的多個所述可變電阻元件中的一個所述可變電阻元件的所述第二脈沖的施加中，向尚未完成所述成型處理的其它至少一個所述可變電阻元件施加所述第一脈沖。在上述特征的本發(fā)明的非易失性半導體存儲裝置中，進一步優(yōu)選所述成型電壓施加電路在對被選擇為所述成型處理對象的多個所述可變電阻元件中的一個所述可變電阻元件的所述第二脈沖的施加中，向尚未完成所述成型處理的其它全部的所述可變電阻元件預先施加所述第一脈沖。在上述特征的本發(fā)明的非易失性半導體存儲裝置中，進一步優(yōu)選所述第一脈沖是其電壓振幅漸漸增加的脈沖。
在上述特征的本發(fā)明的非易失性半導體存儲裝置中，進一步優(yōu)選所述可變電阻體由呈n型的導電性的金屬氧化物構(gòu)成。在上述特征的本發(fā)明的非易失性半導體存儲裝置中，進一步優(yōu)選所述可變電阻體構(gòu)成為包含從Ti、Ta、Hf、Zr中選擇的金屬的氧化物。在上述特征的本發(fā)明的非易失性半導體存儲裝置中，進一步優(yōu)選所述第一電極的功函數(shù)為4. 5eV以下，所述第二電極的功函數(shù)為4. 5eV以上。根據(jù)上述特征的本發(fā)明的可變電阻元件的成型處理方法、以及非易失性半導體存儲裝置，通過在成型處理時包含在可變電阻元件的低電阻化未產(chǎn)生的電壓范圍內(nèi)施加電壓的第一步驟和在第一步驟之后施加使可變電阻元件的低電阻化產(chǎn)生的電壓以上的電壓的第二步驟，從而能使成型處理后的、在切換動作時的重寫電流低至與DC成型的情況相同的
程度。 由此，在存儲單元中具備以上述方法進行成型處理后的可變電阻元件，由此能使存儲單元的面積變小，能進行大容量RRAM的制造。此外，能實現(xiàn)以低功耗進行動作的RRAM的制造。進而，還能使重寫電壓施加電路等的外圍電路也變小，能實現(xiàn)低成本的RRAM的制造。而且，在上述特征的本發(fā)明的非易失性半導體存儲裝置中，由于該裝置自身以能實施上述的成型處理方法的方式構(gòu)成，所以能容易地實現(xiàn)大容量、低功耗并且低成本的RRAM0因此，根據(jù)本發(fā)明，可提供一種利用脈沖成型程度的極短時間的電壓施加來將切換動作時的重寫電流抑制到DC成型中所達到的重寫電流程度的成型處理方法，此外，由此，能夠?qū)崿F(xiàn)能以小的重寫電流穩(wěn)定地進行切換動作的非易失性半導體存儲裝置。


圖I是示意性地示出在本發(fā)明的實施方式中使用的可變電阻元件的基本結(jié)構(gòu)的圖。圖2是用于說明具備在本發(fā)明的實施方式中使用的可變電阻元件的存儲單元的具體例、以及可變電阻元件的成型處理的方法的電路圖。圖3是示出可變電阻元件的成型處理時的電流電壓特性的圖。圖4是用于說明在本發(fā)明的實施方式中使用的可變電阻元件的復位(reset)動作中的電壓施加方法的電路圖。圖5是表示在進行了以往的DC成型、以及以往的脈沖成型的各自的成型處理方法的情況下的剛制造之后的初始高電阻狀態(tài)、成型后的低電阻狀態(tài)、以及復位動作后的高電阻狀態(tài)的電阻值的變化的圖。圖6是表示在本發(fā)明中向成型處理對象的可變電阻元件施加的成型電壓脈沖的電壓波形的圖。圖7是表示在進行了本發(fā)明的成型處理方法的情況下的剛制造之后的初始高電阻狀態(tài)、成型后的低電阻狀態(tài)、以及復位動作后的高電阻狀態(tài)的電阻值的變化的圖。圖8是表示在對進行了本發(fā)明的成型處理方法的可變電阻元件反復進行復位動作和置位(set)動作的情況下的電阻值的變化和重寫電流的變化的圖。
圖9是表示在本發(fā)明中向成型處理對象的可變電阻元件施加的成型電壓脈沖的電壓波形的另一例子。圖10是表示本發(fā)明的一個實施方式的非易失性半導體存儲裝置的結(jié)構(gòu)例的電路框圖。圖11是表示非易失性半導體存儲裝置的存儲單元陣列的電路結(jié)構(gòu)的一個例子的電路圖。圖12是說明在對非易失性半導體存儲裝置的存儲單元陣列實施本發(fā)明的成型處理的情況下的動作的定時圖。圖13是說明在對非易失性半導體存儲裝置的存儲單元陣列實施本發(fā)明的成型處理的情況下的動作的定時圖。圖14是說明在對非易失性半導體存儲裝置的存儲單元陣列實施本發(fā)明的成型處 理的情況下的動作的定時圖。
具體實施例方式以下，針對本發(fā)明的非易失性半導體存儲裝置(以下，適宜稱為“本發(fā)明裝置”)和其成型處理方法(以下，適宜稱為“本發(fā)明方法”)的一個實施方式，基于附圖詳細地進行說明?！吹谝粚嵤┓绞健?br> 在圖I中示意性地示出在本發(fā)明裝置和本發(fā)明方法中使用的可變電阻元件2的基本的結(jié)構(gòu)例。如圖I (a、b)的各例所示那樣，可變電阻元件2以由金屬氧化物構(gòu)成的可變電阻體3被第一電極4和第二電極5夾持的方式構(gòu)成。特別地，在圖1(a)中，作為可變電阻元件的構(gòu)造，例示了最簡單的平面型構(gòu)造的元件，但是作為能使用本發(fā)明的可變電阻元件，并不限定于該平面型構(gòu)造，例如，也可以如圖I(b)所示那樣由以下部分構(gòu)成具有開口部的平板電極(第一電極)4、位于該開口部的中心的柱狀電極(第二電極)5以及夾持在該平板電極4和柱狀電極5之間的環(huán)狀的可變電阻體3。也就是說，只要是在兩個電極4和5之間夾持有可變電阻體3的二端子構(gòu)造的元件即可。在本實施方式中，使用功函數(shù)不同的兩個電極(為了方便，將功函數(shù)小的一方作為第一電極，將功函數(shù)大的一方作為第二電極。)，例如，在圖I (a)所示的平面型構(gòu)造中，將第一電極4作為上部電極，將第二電極5作為下部電極。此外，作為可變電阻體3，使用示出n型的導電性的金屬氧化物。作為能用作可變電阻體3的n型的金屬氧化物，例如可舉出從Ti、Ta、Hf、Zr中選擇的金屬的氧化物。在本實施方式中，針對作為可變電阻體3而使用氧化鉿(HfOx)的可變電阻元件2進行說明。在作為可變電阻體3而使用了 n型的金屬氧化物的情況下，第一電極4按照在與可變電阻體3的界面成為歐姆接合的程度以功函數(shù)小的導電性材料形成，第二電極5按照在與可變電阻體3的界面成為非歐姆接合(例如，肖特基接合)的程度以功函數(shù)大的導電性材料形成。雖然具體的功函數(shù)的值通過與因可變電阻體3的氧化物中的氧缺損的發(fā)生而產(chǎn)生的電子捕獲能級的關(guān)系來確定，但是在n型的金屬氧化物的情況下，作為第一電極4的功函數(shù)優(yōu)選4. 5eV以下，作為第二電極5的功函數(shù)優(yōu)選4. 5eV以上。在滿足上述條件的金屬中作為能在半導體工藝中使用的電極材料，例如，對第一電極4可舉出Ti (4.2eV)、Hf (3.9eV)、Al (4. leV)、Ta (4. 2eV)等，對第二電極 5 可舉出 W (4.5eV)、Ni (5eV)、TiN(4.7eV)、WN (5eV)、NiSi (4. 9eV)、TaCxNy (4. 4 4. 8eV)等。再有，各材料后的括號內(nèi)的數(shù)字表示功函數(shù)。在本實施方式中，作為一個例子，針對在可變電阻體3為HfOx的情況下作為第一電極4而使用Ti、作為第二電極5而使用TiN的可變電阻元件2進行說明。將上述金屬氧化物作成可變電阻體的可變電阻元件2在剛制造之后，處于比切換動作的電阻變化范圍高電阻的初始高電阻狀態(tài)，即使在兩電極4、5間施加通常的寫入條件下的電壓，也不會產(chǎn)生電阻變化(切換動作)。通過進行將可變電阻元件2初始化(低電阻化)為能實現(xiàn)切換動作的可變電阻狀態(tài)的成型處理，從而在可變電阻體3內(nèi)部形成切換動作時的電流(重寫電流)流過的電流路徑(細絲路徑)，能實現(xiàn)切換動作。一般認為一旦形成細絲路徑時，利用向兩電極4、5間的電壓施加引起的細絲路徑內(nèi)的氧缺損的發(fā)生/消失，可使電阻狀態(tài)可逆地變化。在圖2中示出本發(fā)明方法的說明中使用的存儲單元6的電路結(jié)構(gòu)的具體例子。如圖2所示那樣，存儲單元6以具有將圖I所示的可變電阻元件2和晶體管7連接的所謂的ITlR構(gòu)造的方式形成。晶體管7具有通過控制柵極電壓Vg而在成型處理時對流過可變電 阻元件2的電流量進行限制的作用。在此，在未限制流過可變電阻元件2的電流量的情況下，在成型時過量的電流在可變電阻元件2內(nèi)流過，不會形成適當?shù)募毥z路徑，元件被破壞，不會顯現(xiàn)之后的切換現(xiàn)象。因此，需要對電流量進行限制的一些方法，但這不限于將上述的晶體管7連接于可變電阻元件2的方法，例如也能在電流源側(cè)應用進行限制的單元。在圖2所示的存儲單元6的成型處理中，向晶體管7的柵極施加柵極電壓Vg，在將流過可變電阻元件2的電流量的最大值設(shè)定為規(guī)定的限制值的狀態(tài)下，從可變電阻元件2的未與晶體管7連接的一端側(cè)施加成型電壓Vjssij以下說明對進行以往的DC成型處理的情況、進行以往的脈沖成型處理的情況、以及根據(jù)本發(fā)明方法進行可變電阻元件2的成型處理的情況進行比較的結(jié)果。首先，在DC成型中，在向晶體管7的柵極施加IV來作為Vg的狀態(tài)下，一邊使成型電壓V成型從OV到5V每0. 05V地隨著規(guī)定的脈沖施加時間的經(jīng)過而漸漸地上升，一邊進行成型處理。再有，在該DC成型中需要數(shù)秒左右的時間。在圖3中示出此時的DC成型時的電流-電壓(I-V)曲線的一個例子。從圖3可知，可變電阻元件2在約I. 6V發(fā)生低電阻化。即，雖然可變電阻元件2在施加從OV到I. 6V的電壓期間保持了絕緣性，但是由于I. 6V的電壓施加導致絕緣性被破壞并產(chǎn)生低電阻化，在I. 6V以上的電壓施加中，流過被施加到晶體管7的柵極的電壓Vg限制的電流(Vg=IVJg制電流值大約為3. 00X10_5A=30iiA)。之后，進行將可變電阻元件高電阻化的動作(以后，適宜稱為“復位動作”)。在復位動作中，如圖4所示那樣，從晶體管7的未與可變電阻元件2連接的一端側(cè)施加復位電壓V復位。此時，作為復位電壓Vsft而施加I. 9V、20ns寬度的電壓脈沖。此外，向晶體管7的柵極施加8V。即，在復位動作中不進行利用晶體管7的電流限制。可是，一并測定電流量的結(jié)果是在復位時流過的最大電流大約為100 PA。另一方面，在脈沖成型中，在圖2中向晶體管7的柵極施加IV來作為Vg的狀態(tài)下，施加5V、50 u s的成型電壓脈沖Vjss來進行成型處理。因此，與DC成型的情況相比，以特別短的時間、即極其高速地進行成型處理。在該情況下，與DC成型的情況同樣地進行復位動作，在測定復位電流的時候，在復位時流過的最大電流大約為250 u A0在圖5中，分別針對進行DC成型的成型處理的情況和進行脈沖成型的成型處理的情況示出剛制造之后的初始高電阻狀態(tài)、成型后的低電阻狀態(tài)、以及復位動作后的高電阻狀態(tài)的電阻值的變化。從圖5可知，盡管復位動作的條件完全相同，但DC成型的成型處理在復位時流過的電流小而且可變電阻元件的電阻變化的比例大。因此，可知DC成型更是以低電流進行穩(wěn)定的切換動作?？墒?，在DC成型中需要數(shù)秒左右的時間。另一方面，在脈沖成型中，雖然能高速地進行成型處理，但復位電流大，此外電阻變化比小于DC成型。與此相對地，在本發(fā)明方法的成型處理中，施加圖6所示的波形的成型電壓脈沖V 來進行成型處理。即，作為第一步驟，從電壓施加開始起到最初的IOu s為止，施加不會 產(chǎn)生低電阻化的程度的比I. 6V低的電壓振幅(在此，V^1=L 0V)的第一脈沖。之后，作為第二步驟，在IOii s至50 ii s的期間，施加發(fā)生低電阻化的I. 6V以上的(在此，Va^2=S. 0V)電壓振幅的第二脈沖。在以這樣的步驟進行成型處理的時候，在復位動作時流過的最大電流大約為100 iiA，與DC成型的情況相同。此外，如圖7所示那樣，電阻變化的比例也為與DC成型的情況相同的程度。在如上述那樣進行了成型處理和復位動作之后，接著再進行將可變電阻元件2低電阻化的動作(以后，適宜稱為“置位動作”)，在圖8中示出連續(xù)進行5次復位動作和置位動作時的電阻值的變化(以實線顯示)、以及此時流過的復位動作時和置位動作時的重寫電流(以虛線顯示)?？芍獜臀粍幼骱椭梦粍幼鏖g的電阻變化比為I位乃至其以上，此外在復位動作時和置位動作時流過的重寫電流為100 u A左右以下。因此，當將本發(fā)明方法與以往的脈沖成型的成型處理進行比較時，可知盡管成型處理所需要的時間是相同的(在本實施方式中是50 ii s )，但在之后的復位動作時流過的電流較大地減少，與DC成型為相同的程度。即，可知本發(fā)明方法是在短時間的成型中減少切換動作時的重寫電流的方面極其有效的方法。再有，當前在解釋清楚利用本發(fā)明方法即使是脈沖成型也會改善成型處理后的特性的理由，但還大概考慮了以下的方面。(I)在DC成型中，由于使施加到可變電阻元件2的電壓漸漸地增大由此進行成型，所以發(fā)生成型稍前的電壓和發(fā)生成型的電壓的電壓差非常小。另一方面，在脈沖成型中，施加到可變電阻元件2的電壓立刻在極短時間內(nèi)電壓從OV上升到規(guī)定的電壓。一般認為在生成該差的細絲的特質(zhì)上也具有差別。更具體地說，在脈沖成型中，通過將急劇大的電場施加到可變電阻體，從而使形成的細絲產(chǎn)生損傷，此外，在其形狀或質(zhì)量上產(chǎn)生差別，結(jié)果認為這是復位電流增大或者電阻變化比減少的原因。在本發(fā)明方法中，通過以減輕該DC成型和脈沖成型的差距(gap)的方式在第二脈沖之前施加第一脈沖，從而即使施加短時間的成型電壓脈沖，成型處理后的可變電阻元件2也能示出低電流且穩(wěn)定的切換動作。( 2 )在DC成型中，一般認為由于在成型發(fā)生之前使電壓漸漸地上升，所以在某個程度的時間，將發(fā)生成型的閾值電壓以下的電壓施加到可變電阻元件，在形成此的細絲的特質(zhì)上也具有差別。在本發(fā)明方法中，通過利用第一步驟中的第一脈沖的施加來模擬地再現(xiàn)該狀況，從而即使施加短時間的成型電壓脈沖，成型處理后的可變電阻元件2也能示出低電流且穩(wěn)定的切換動作。因此，根據(jù)上述的理由，在本發(fā)明方法中，第一步驟中的第一脈沖也可以是在發(fā)生成型的閾值電壓以下的電壓振幅的范圍內(nèi)電壓振幅漸漸地上升的脈沖。在圖9中示出上述的電壓振幅漸漸地上升的第一脈沖的一個例子。此外，第一步驟中的第一電壓的施加和第二步驟中的第二電壓的施加以使第一脈沖的終點和第二脈沖的起點一致的方式連續(xù)地進行施加即可。此外，雖然在本實施方式中將第一步驟中的第一脈沖的施加時間設(shè)為IOii S，但是在針對使第一脈沖的施加時間變得更短的情況也進行同樣的評價的時候，到I U s左右為止觀察到在復位動作時流過的電流的降低效果。此外，雖然為了與以往的脈沖成型進行比較而將第二步驟中的第二脈沖的施加時間設(shè)為40y S，但只要是在為了對可變電阻元件進行成型所需要的時間以上，就不限于該值。此外，雖然第一步驟中的第一脈沖的施加電壓振幅在本實施方式中被設(shè)為IV，但 是一般認為該值會根據(jù)各種各樣的狀況變化而改變。這是因為需要第一步驟中的第一脈沖的施加電壓振幅小于使可變電阻元件2的低電阻化產(chǎn)生的電壓、即比可變電阻元件2的絕緣破壞電壓低，但是發(fā)生絕緣破壞的電壓較強地依賴于可變低電阻體材料或電極材料、膜厚等的可變電阻元件構(gòu)造等。此外，雖然本發(fā)明方法被認為是對需要利用成型處理來形成細絲路徑的可變電阻元件有效的方法，但是作為可變電阻體3，除了本實施方式的氧化鉿(HfOx)以外，對于氧化鈦(TiOx)、氧化鉭(TaOx)、氧化錯(ZrOx)等的n型的金屬氧化物也可得到同樣的效果。此外，作為可變電阻體3，在使用p型的金屬氧化物的情況下，也和n型的金屬氧化物同樣地，將由成型處理形成的金屬氧化物中的細絲路徑內(nèi)的氧缺損的發(fā)生消失或者電場引起的移動認為是元件的電阻切換的機制，因此利用本發(fā)明方法有重寫電流減少的可能性。在該情況下，作為能用作可變電阻體3的p型的金屬氧化物，例如可舉出從Cu、Co、Ni中選擇的金屬的氧化物?！吹诙嵤┓绞健?br> 在圖10中示出能實施在上述的第一實施方式中所示的成型處理方法的非易失性半導體存儲裝置的例子。圖10是表示本發(fā)明的一個實施方式的非易失性半導體存儲裝置(本發(fā)明裝置)20的結(jié)構(gòu)例的電路框圖，具備存儲單元陣列21、控制電路22、字線電壓施加電路
23、字線譯碼器24、位線譯碼器25、第一成型電壓施加電路26、以及第二成型電壓施加電路27。在圖11中示出存儲單元陣列21的電路結(jié)構(gòu)的一個例子。在此，存儲單元陣列21將多個存儲單元6分別在行和列方向上呈矩陣狀地配置而形成。在此，存儲單元6是圖2所示的結(jié)構(gòu)，能直接利用具備可變電阻元件2和晶體管7的ITlR構(gòu)造。再有，雖然在第一實施方式中，圖2的晶體管7是為了限制電流而被連接的，但這在本實施方式中也是同樣的，而且在本實施方式中也作為選擇晶體管而發(fā)揮作用。如上所述，可變電阻元件2雖然在剛制造之后處于初始高電阻狀態(tài)，但是通過進行成型處理使其轉(zhuǎn)變?yōu)榭勺冸娮锠顟B(tài)，從而在該可變電阻狀態(tài)下，能夠利用第一電極4和第二電極5之間的電應力的施加使電阻狀態(tài)在兩個以上的不同的電阻狀態(tài)間轉(zhuǎn)變。而且，在該可變電阻狀態(tài)下，只要不施加規(guī)定的閾值以上的電應力，轉(zhuǎn)變后的電阻狀態(tài)就會非易失地保持，因此能將該電阻狀態(tài)用于信息的存儲。在圖11中，Rll Rnm相當于第一實施方式中的可變電阻元件2，Qll Qnm相當于第一實施方式中的晶體管7。分別連接可變電阻元件2 (Rll Rnm)的一端和晶體管7(Qll Qnm)的輸入輸出端子對的一端來構(gòu)成各存儲單元6。在存儲單元陣列21內(nèi)，排列在同一行的存儲單元6的晶體管7 (Qll Qnm)的柵極端子彼此由在行方向(圖11的縱向)上延伸的字線WLl WLn相互連接，排列在同一列的存儲單元6的可變電阻元件2 (Rll Rnm)的未與晶體管連接的另一端彼此由在列方向(圖11的橫向)上延伸的位線BLl BLm相互連接。另一方面，存儲單元6的晶體管7(Qll Qnm)的輸入輸出端子對中的未與可變電阻元件連接的另一端按照每一個排列在同一行的存儲單元6分別連接于在行方向上延伸的其他布線，該布線彼此被短路，構(gòu)成一根公用(common)線CML。因此，可以說全部的存儲單元6連接于一根共同的公用線CML。此 夕卜，在本實施方式中字線為n根，位線為m根，以nXm個存儲單元構(gòu)成。字線WLl WLn分別連接于字線譯碼器24，位線BLl BLm分別連接于位線譯碼器25?？刂齐娐?2進行存儲單元陣列21的置位、復位、讀出的各存儲器動作的控制、以及成型處理的控制。具體地說，控制電路22基于從地址線輸入的地址信號、從數(shù)據(jù)線輸入的數(shù)據(jù)輸入、從控制信號線輸入的控制輸入信號，控制字線譯碼器24、位線譯碼器25，控制存儲單元6的各存儲器動作以及成型處理。進而，控制電路22以如下方式進行控制在成型處理時，如后述那樣控制第一成型電壓施加電路26和第二成型電壓施加電路27，向被選擇為成型處理對象的存儲單元6施加第一脈沖、以及第二脈沖。再有，在圖9所示的例子中，控制電路22具備作為未圖示但一般的地址緩沖電路、數(shù)據(jù)輸入輸出緩沖電路、控制輸入緩沖電路的功能。字線電壓施加電路23除了在存儲單元6的成型處理時以外，還在置位、復位、讀出的各存儲器動作時，產(chǎn)生為了選擇動作對象的存儲單元所需要的選擇字線電壓以及非選擇字線電壓并向字線譯碼器24供給。字線譯碼器24除了在存儲單元6的成型處理時以外，還在置位、復位、讀出的各存儲器動作時，當動作對象的存儲單元被地址線輸入并指定時，選擇與該地址線所輸入的地址信號對應的字線，向選擇出的字線和非選擇的字線分別單獨地施加從字線電壓施加電路23供給的選擇字線電壓和非選擇字線電壓。位線譯碼器25除了在存儲單元6的成型處理時以外，還在置位、復位、讀出的各存儲器動作中，當動作對象的存儲單元被地址線輸入并指定時，選擇與該地址線所輸入的地址信號對應的位線，向選擇出的位線和非選擇的位線分別單獨地施加從位線電壓施加電路(未圖示)供給的選擇位線電壓和非選擇位線電壓。第一成型電壓施加電路26是用于在存儲單元6的成型處理時對與選擇出的字線連接的全部的成型處理對象的存儲單元6預先供給使可變電阻元件2的低電阻化未產(chǎn)生的程度的電壓范圍的電壓的電路。利用該電路的功能來實現(xiàn)本發(fā)明方法的第一步驟中的第一脈沖的電壓施加。第二成型電壓施加電路27在存儲單元6的成型處理時產(chǎn)生為了對成型處理對象的存儲單元進行成型所需要的、使可變電阻元件2的低電阻化產(chǎn)生的閾值以上的電壓，并經(jīng)由位線譯碼器25以及選擇位線向成型處理對象的被選擇出的存儲單元供給。由此，實現(xiàn)本發(fā)明方法的第二步驟中的第二脈沖的電壓施加。再有，本發(fā)明裝置20中，雖然未圖示，但具備在讀出動作中判別被選擇的存儲單元6的可變電阻元件2的電阻狀態(tài)的讀出電路、用于產(chǎn)生置位、復位、讀出的各存儲器動作所需要的電壓并將其經(jīng)由位線譯碼器25以及選擇位線向該存儲器動作對象的被選擇的存儲單元供給的位線電壓施加電路而形成。再有，針對該位線電壓施加電路的上述動作，能采用上述的第二成型電壓施加電路27 —并執(zhí)行的結(jié)構(gòu)。以下，針對用于在本發(fā)明裝置20中實施本發(fā)明的成型處理方法的動作進行說明。圖12是表示在本發(fā)明裝置20實施本發(fā)明的成型處理方法的情況下的各部分的電壓施加狀態(tài)的定時圖。在此，以進行圖11的可變電阻元件Rll的成型處理的情況為例進行說明。首先，在時刻Tl，由字線譯碼器24選擇出字線WL1，向字線WLl施加選擇字線電壓Vwl。由此，與被選擇出的字線WLl連接的選擇晶體管(Qll Qlm)全部為導通狀態(tài)。另一方面，由于未對非選擇字線WL2 WLn施加電壓(固定為GND)，所以非選擇字線上的選擇晶體管(Q21 Qnm)全部為截止狀態(tài)。接著，在時刻T2，經(jīng)由第一成型電壓施加電路26向選擇位線BLl施加第一電壓V (在此是IV)。在此，將設(shè)定為使可變電阻元件未進行低電阻化的電壓范圍的電
壓。由于公用線CML總是被固定為接地，所以由此向被選擇為成型處理對象的可變電阻元件Rll施加V步驟丨，向其它的可變電阻元件R12 Rim、R21 Rnm不施加電壓。接著，在從時刻T2起經(jīng)過了規(guī)定的期間(IOii s)的時刻T3，停止選擇位線BLl中的第一電壓的施加，從第二成型電壓施加電路27經(jīng)由位線譯碼器25向選擇位線BLl施加用于對可變電阻元件進行成型的第二電壓將設(shè)定為使可變電阻元件進行低電阻化且使成型發(fā)生的閾值電壓以上的電壓，由此對選擇出的可變電阻元件Rll進行成型。不向其它的可變電阻元件R12 Rim、R21 Rnm施加電壓。因此，僅對可變電阻元件Rll進行成型。而且，當經(jīng)過可變電阻元件Rll的成型所需要的電壓施加時間(在此是40 s)時，在時刻T4，結(jié)束向選擇位線BLl中的第二電壓的施加，在時刻T5，結(jié)束向選擇字線的電壓施加，結(jié)束對可變電阻元件Rll的成型處理。通過如上述那樣控制本發(fā)明裝置20的成型處理動作，從而能在時刻T2 T3的期間向成型處理對象的可變電阻元件2施加IV、10 u s的第一脈沖、以及在時刻T3 T4的期間向成型處理對象的可變電阻元件2施加5V、40 u s的第二脈沖。由此，能夠?qū)⑶袚Q動作時的重寫電流抑制到在DC成型中達到的重寫電流程度，因此本發(fā)明裝置20能以小的重寫電流穩(wěn)定地進行切換動作。再有，成型處理通常是對電路內(nèi)的全部的存儲單元進行的。在該情況下，雖然將上述順序執(zhí)行存儲單元的個數(shù)次即可，但是此時也可以對冗長的步驟進行適當變更。例如，也能采用如下結(jié)構(gòu)在時刻T4，停止經(jīng)由位線BLl的第二電壓的施加，并且重新選擇位線BL2，經(jīng)由該位線BL2開始第一電壓、第二電壓V_2的施加，由此在對可變電阻元件Rll的成型處理完成后，接著進行可變電阻元件R12的成型處理。在該情況下，可以在與被選擇出的字線WLl連接的全部的存儲單元的成型處理完成之前繼續(xù)對選擇字線WLl施加電壓Vwl。此外，即使在進行成型處理的期間向全部的位線BLl BLm持續(xù)施加第一電壓V步驟i也沒有問題。圖13所示的定時圖是在進行圖11的可變電阻元件Rll和R12的成型處理的情況下的例子，在時刻T2,經(jīng)由第一成型電壓施加電路26向選擇位線BLl施加第一電壓Vg1,在時刻T3，經(jīng)由第二成型電壓施加電路27向選擇位線BLl施加第二電壓Vot1215之后，在向可變電阻元件Rll施加的中途，在時刻T4，經(jīng)由第一成型電壓施加電路26向選擇位線BL2施加第一電壓V _工。由此，與可變電阻元件Rll的成型處理并行地進行可變電阻元件R12的成型處理，由此能縮短整體的成型處理所需要的時間。進而，在圖14所示的定時圖中，在進行圖11的可變電阻元件Rll和R12的成型處理的情況下，在時刻T2，對與選擇字線連接的全部的成型對象的存儲單元經(jīng)由第一成型電壓施加電路26預先施加第一電壓V，將經(jīng)由第二成型電壓施加電路27的第二電壓V#*2分別在時刻T3 T4期間向選擇位線BLl施加、在時刻T4 T5期間向選擇位線BL2施 加。由此，除了能縮短整體的成型處理所需要的時間之外，還不需要在各位線BLl BLm間切換第一電壓的施加，所以能以更簡單的控制來實施本發(fā)明的成型處理?！雌渌鼘嵤┓绞健?br> 以下，針對本發(fā)明的其它實施方式進行說明?！碔〉在上述的第二實施方式中，在存儲單元陣列21內(nèi)，公用線CML是對全部的存儲單元共同的結(jié)構(gòu)。換言之，公用線CML是在行和列兩個方向上延伸的結(jié)構(gòu)?？墒?，本發(fā)明并不限定于公用線的配置，多個公用線CMLl CMLn在列方向上與位線平行地延伸也可，多個公用線CMLl CMLm在行方向上在與位線正交的方向(S卩，與字線平行地)延伸也可?！?〉在上述的第二實施方式中，第一成型電壓施加電路26從位線側(cè)向被選擇為成型對象的存儲單元施加IVUOiI S的第一脈沖，之后，第二成型電壓施加電路27從位線側(cè)施加5V、40y s的第二脈沖，進行成型處理?？墒?，本發(fā)明并不限于此，從公用線側(cè)施加第一脈沖或第二脈沖也可。在該情況下，與存儲單元陣列21內(nèi)公用線CML在行和列兩個方向上延伸的結(jié)構(gòu)相比，優(yōu)選采用僅在行或者列的任一個方向上延伸的結(jié)構(gòu)。也就是說，對于成型處理對象的可變電阻元件，只要向該可變電阻元件的兩電極間施加的電壓在施加第一脈沖的第一步驟中低于使可變電阻元件進行低電阻化的閾值電壓，并且在施加第二脈沖的第二步驟中在使該可變電阻元件進行低電阻化所需要的上述閾值以上即可，以滿足該條件的方式，成型電壓施加電路(第一成型電壓施加電路26和第二成型電壓施加電路27)在成型對象的存儲單元的兩端施加電壓，由此能實施本發(fā)明的成型處理。本發(fā)明能利用在具備可變電阻元件而形成的非易失性半導體存儲裝置中，特別是能利用在該可變電阻元件是因電壓的施加而形成細絲路徑并通過該細絲路徑的生成消失而使其電阻狀態(tài)可逆地變化的元件的情況中。
權(quán)利要求
1.一種成型處理方法，對具備由金屬氧化物構(gòu)成的可變電阻體、以及夾持所述可變電阻體的第一電極和第二電極的可變電阻元件進行成型處理，其中， 所述可變電阻元件利用所述成型處理使所述第一和第二電極間的電阻狀態(tài)從初始高電阻狀態(tài)起進行低電阻化，向能利用電壓的施加在兩個以上不同的電阻狀態(tài)間轉(zhuǎn)變的可變電阻狀態(tài)變化， 所述可變電阻元件能在所述可變電阻狀態(tài)下非易失地保持所述電阻狀態(tài)， 所述成型處理包含 第一步驟，在所述可變電阻元件的所述第一和第二電極間施加電壓振幅比所述可變電阻元件進行低電阻化的閾值電壓低的第一脈沖；以及 第二步驟，在所述第一步驟之后，在所述可變電阻元件的所述第一和第二電極間施加與所述第一脈沖相同極性且電壓振幅在所述閾值電壓以上的第二脈沖。
2.根據(jù)權(quán)利要求I所述的成型處理方法，其中， 所述第一步驟中的所述第一脈沖的施加和所述第二步驟中的所述第二脈沖的施加以使所述第一脈沖的終點和所述第二脈沖的起點一致的方式連續(xù)地進行。
3.根據(jù)權(quán)利要求I所述的成型處理方法，其中， 所述第一脈沖是其電壓振幅漸漸增加的脈沖。
4.根據(jù)權(quán)利要求I 3的任一項所述的成型處理方法，其中， 所述可變電阻體由呈n型的導電性的金屬氧化物構(gòu)成。
5.根據(jù)權(quán)利要求4所述的成型處理方法，其中， 所述可變電阻體構(gòu)成為包含從Ti、Ta、Hf、Zr中選擇的金屬的氧化物。
6.根據(jù)權(quán)利要求I 3的任一項所述的成型處理方法，其中， 所述第一電極的功函數(shù)為4. 5eV以下，所述第二電極的功函數(shù)為4. 5eV以上。
7.一種非易失性半導體存儲裝置，其中，具備 存儲單元陣列，所述存儲單元陣列具有存儲單元，該存儲單元由可變電阻元件和選擇晶體管構(gòu)成，該可變電阻元件具備由金屬氧化物構(gòu)成的可變電阻體、以及夾持所述可變電阻體的第一電極和第二電極，該選擇晶體管具備一個控制端子和一個輸入輸出端子對，所述可變電阻元件通過進行成型處理，從而使所述可變電阻元件的所述第一和第二電極間的電阻狀態(tài)從所述成型處理前的初始高電阻狀態(tài)向低電阻化后的可變電阻狀態(tài)變化，通過在所述可變電阻狀態(tài)的所述可變電阻元件的所述第一和第二電極之間施加電應力，從而使所述可變電阻狀態(tài)中的電阻狀態(tài)在兩個以上不同的電阻狀態(tài)間轉(zhuǎn)變，將該轉(zhuǎn)變后的一個電阻狀態(tài)用于信息的存儲，連接所述可變電阻元件的所述第一電極以及所述第二電極的任一方和所述選擇晶體管的所述輸入輸出端子對的一端來構(gòu)成所述存儲單元，所述存儲單元陣列是將多個所述存儲單元分別在行和列方向上呈矩陣狀地排列而形成的； 在行方向上延伸的字線，對排列在同一行的所述存儲單元的所述選擇晶體管的所述控制端子彼此進行連接； 在列方向上延伸的位線，對排列在同一列的所述存儲單元的所述可變電阻元件的所述第一電極和所述第二電極的任另一方彼此進行連接； 在行或者列方向上延伸的公用線，對所述存儲單元的所述選擇晶體管的所述輸入輸出端子對的另一端彼此進行連接；字線電壓施加電路，向與被選擇為所述成型處理對象的所述存儲單元連接的所述字線施加電壓； 成型電壓施加電路，經(jīng)由與被選擇為所述成型處理對象的所述存儲單元連接的所述位線和所述公用線，向所述被選擇的存儲單元的兩端施加所述成型處理所需要的電壓；以及 控制電路，以如下方式控制所述成型電壓施加電路對所述成型處理對象的所述可變電阻元件，施加以在所述可變電阻元件的所述第一和第二電極間施加的電壓低于所述可變電阻元件進行低電阻化的閾值電壓的方式設(shè)定的第一脈沖，之后連續(xù)地施加以在所述可變電阻元件的所述第一和第二電極間施加的電壓為與所述第一脈沖相同極性并在所述閾值電壓以上的方式設(shè)定的第二脈沖。
8.根據(jù)權(quán)利要求7所述的非易失性半導體存儲裝置，其中， 所述成型電壓施加電路在對被選擇為所述成型處理對象的多個所述可變電阻元件中的一個所述可變電阻元件的所述第二脈沖的施加中，向尚未完成所述成型處理的其它至少一個所述可變電阻元件施加所述第一脈沖。
9.根據(jù)權(quán)利要求8所述的非易失性半導體存儲裝置，其中， 所述成型電壓施加電路在對被選擇為所述成型處理對象的多個所述可變電阻元件中的一個所述可變電阻元件的所述第二脈沖的施加中，向尚未完成所述成型處理的其它全部的所述可變電阻元件預先施加所述第一脈沖。
10.根據(jù)權(quán)利要求7 9的任一項所述的非易失性半導體存儲裝置，其中， 所述第一脈沖是其電壓振幅漸漸增加的脈沖。
11.根據(jù)權(quán)利要求7 9的任一項所述的非易失性半導體存儲裝置，其中， 所述可變電阻體由呈n型的導電性的金屬氧化物構(gòu)成。
12.根據(jù)權(quán)利要求11所述的非易失性半導體存儲裝置，其中， 所述可變電阻體構(gòu)成為包含從Ti、Ta、Hf、Zr中選擇的金屬的氧化物。
13.根據(jù)權(quán)利要求7 9的任一項所述的非易失性半導體存儲裝置，其中， 所述第一電極的功函數(shù)為4. 5eV以下，所述第二電極的功函數(shù)為4. 5eV以上。
全文摘要
本發(fā)明涉及可變電阻元件的成型處理方法和非易失性半導體存儲裝置。提供了一種能在與脈沖成型相同程度的短時間內(nèi)將切換動作時的重寫電流抑制為DC成型中所達到的重寫電流程度的可變電阻元件的成型處理方法。向可變電阻元件施加電壓脈沖使處于剛制造之后的初始高電阻狀態(tài)的可變電阻元件向能進行切換動作的可變電阻狀態(tài)變化的成型處理包含以下步驟而形成第一步驟，在可變電阻元件的兩電極間施加電壓振幅比可變電阻元件進行低電阻化的閾值電壓低的第一脈沖；以及第二步驟，在第一步驟之后，在可變電阻元件的兩電極間施加與該第一脈沖相同極性且電壓振幅在閾值電壓以上的第二脈沖。
文檔編號H01L45/00GK102800360SQ201210163500
公開日2012年11月28日 申請日期2012年5月24日 優(yōu)先權(quán)日2011年5月24日
發(fā)明者山崎信夫, 石原數(shù)也, 川端優(yōu) 申請人:夏普株式會社