專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法。
背景技術(shù)：
在電子工業(yè)的集成電路領(lǐng)域，在制造技術(shù)方面增加了對進(jìn)一步的高集成度和高速度的要求。另外，由于集成度的發(fā)展，電路的規(guī)模變的很大并且其設(shè)計(jì)難度增加。在同一半導(dǎo)體襯底上安裝邏輯電路和存儲電路的集成電路，稱為以混合方式安裝的電路，具有如下特征。因?yàn)檫壿嬰娐泛痛鎯﹄娐反嬖谟谕粋€襯底上所以能夠增加集成度。不僅這樣，而且因?yàn)殡娐分g的布線變短，所以還能夠增加操作速度。然而，當(dāng)包含電容元件和邏輯電路的存儲電路安裝在同一個半導(dǎo)體襯底上時，為了形成用于儲存存儲電路的數(shù)據(jù)的電容元件，要求使用在形成公共邏輯電路時沒有使用的結(jié)構(gòu)。例如，在溝槽型電容元件中，報道了在半導(dǎo)體襯底中形成幾微米深度的深溝并且在其中形成電容元件的方法。然而，元件的形成越微小，溝槽開口的直徑變得越小。不僅這樣，而且為了確保容量，深度也變得越來越深。溝槽型電容元件的制造工藝方面的困難明顯增加。另一方面，在堆疊型電容元件中，為了實(shí)現(xiàn)期望的容量，使用肋片型和圓柱形堆疊結(jié)構(gòu)。這稱為COB結(jié)構(gòu)(位線上的電容器結(jié)構(gòu))，是電容元件形成在位線上的結(jié)構(gòu)。在COB結(jié)構(gòu)中，為了增大電容元件的容量，電容器的高度設(shè)置得很高。例如，在專利文獻(xiàn)I的圖22中，作為相關(guān)技術(shù)，描述了與接觸絕緣層形成在同一層的堆疊型電容元件。在該堆疊型結(jié)構(gòu)中，增大電容元件430的高度意味著電容元件下部的布線和電容元件上部的布線之間的距離變遠(yuǎn)。由此，在邏輯電路部分中，從第一布線層到擴(kuò)散層，與電容元件位于同一層的接觸420也變高。在該制造工藝中，增加了制造工藝的難度。不僅這樣，而且還增加了寄生電阻和寄生電各。當(dāng)存儲電路和邏輯電路形成在同一半導(dǎo)體襯底上時，在設(shè)計(jì)邏輯電路時，應(yīng)該考慮通過形成電容元件造成接觸的寄生電阻和寄生電容增加的設(shè)計(jì)。這意味著，即使在設(shè)計(jì)相同的邏輯電路時，電容元件是否存在于同一個半導(dǎo)體襯底上，都要求改變設(shè)計(jì)參數(shù)。盡管是完全相同的電路，也應(yīng)該進(jìn)行再次設(shè)計(jì)，因?yàn)殡娐泛碗娙菰瑫r形成。不僅這樣，而且通過以混合方式安裝電容元件，會降低電路的操作速度，由于其操作裕度降低而無法操作，或者會增加其功耗。例如，在專利文獻(xiàn)I的圖22中，當(dāng)為了增加容量將電容元件430的高度設(shè)置得很高時，同時接觸420b的高度也變高。結(jié)果，在邏輯電路中不利地降低了邏輯電路的操作速度。專利文獻(xiàn)I描述了邏輯電路部分的接觸420b的高度降低的半導(dǎo)體器件的結(jié)構(gòu)。在專利文獻(xiàn)I中，在相關(guān)技術(shù)中，電容器板和層間絕緣膜以及電容器接觸以該次序從電容元件到上部電容器布線堆疊。然而，在實(shí)施例的集成電路器件100中，上部電容器布線122a直接堆疊在電容元件130的上表面上。因此，在該實(shí)施例的集成電路器件100中，邏輯接觸119的上表面和下表面之間的厚度變薄了相關(guān)技術(shù)的電容器板、層間絕緣膜和電容器接觸的總和的上表面和下表面之間的厚度。因此，描述了，在該實(shí)施例的集成電路器件100中，可以降低邏輯接觸119的長寬比，并且同時可以確保電容元件130的上表面和下表面之間的厚度(圖11)。在專利文獻(xiàn)2中， 電容元件嵌入在存儲電路部分中。另一方面，在與電容元件一樣位于同一層中的邏輯電路部分中，第一層布線200形成在接觸插塞33和上部布線膜202之間。專利文獻(xiàn)2描述了，與相關(guān)技術(shù)相比，通過在電容元件44的中間部分形成該第一層布線200，可以降低邏輯電路部分中邏輯接觸的高度(圖7)。[專利文獻(xiàn)I]日本未審查專利申請公布No. 2007-201101[專利文獻(xiàn)2]日本未審查專利申請公布No. 2004-342787[專利文獻(xiàn)3]國際公布No. WO 97/19468 文本(pamphlet)[專利文獻(xiàn)4]日本未審查專利申請公布No. 2007-67451[非專利文獻(xiàn)I]2008年IEEE技術(shù)論文的國際電子器件會議匯編(International ElectronDevice Meeting Digest of Technical Papers IEEE),第 619 頁至 622 頁

發(fā)明內(nèi)容
作為本發(fā)明的發(fā)明人研究的結(jié)果，發(fā)明人已經(jīng)發(fā)現(xiàn)，在相關(guān)技術(shù)的電容元件中，有增加其容量值的空間。根據(jù)本發(fā)明的一方面，半導(dǎo)體器件包括襯底；多層布線層，其位于襯底上，并且其中堆疊了由布線和絕緣層構(gòu)成的多個布線層；存儲電路，其形成在襯底中的存儲電路區(qū)中，并且在平面圖中至少具有嵌入位于多層布線層中的凹部中的一個電容元件和外圍電路；邏輯電路，其形成在襯底中的邏輯電路區(qū)中，在平面圖中邏輯電路區(qū)是與存儲電路區(qū)不同的區(qū)域；上部耦合布線，其堆疊在由凹部中的下部電極、電容器絕緣膜和上部電極構(gòu)成的電容元件上；以及帽蓋層，其定位為與構(gòu)成邏輯電路的布線的上表面接觸，邏輯電路位于嵌入了電容元件的布線層中的頂層中；其中上部耦合布線的上表面和帽蓋層的上表面構(gòu)成同一平面。根據(jù)上述構(gòu)造，由于上部耦合布線的上表面和帽蓋層的上表面位于同一平面中，所以與相關(guān)技術(shù)相比，凹部的高度可以變高了帽蓋膜的厚度。因此，嵌入在凹部中的電容元件的高度可以設(shè)置得較高。由此，根據(jù)本發(fā)明的這一方面，與相關(guān)技術(shù)相比，可以實(shí)現(xiàn)電容元件的容量增加。根據(jù)本發(fā)明的另一方面，一種用于在襯底上具有存儲電路和邏輯電路的半導(dǎo)體器件的制造方法，該方法包括以下步驟在襯底上形成絕緣層；在絕緣層中形成布線溝槽，并且形成嵌入布線溝槽的金屬膜；在平面化該金屬膜之后，在金屬性膜上形成帽蓋膜；通過去除帽蓋膜和絕緣層的一部分，形成凹部；在凹部中嵌入下部電極、電容器絕緣膜和上部電極，并在凹部中和帽蓋膜上形成用于上部耦合布線的金屬膜；以及通過選擇性去除帽蓋膜上用于上部耦合布線的金屬膜，形成上部耦合布線。根據(jù)本發(fā)明的這些方面，提供了一種半導(dǎo)體器件及其制造方法，其與相關(guān)技術(shù)相比實(shí)現(xiàn)了電容元件的電容量增加。



圖I是示意性示出第一實(shí)施例中的半導(dǎo)體器件的頂視圖；圖2是示意性示出第一實(shí)施例中的半導(dǎo)體器件的截面圖；圖3是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖4是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖5是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖6是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖7是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖8是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖9是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖10是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖11是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖12是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖13是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖14是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖15是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖16是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖17是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖18是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖19是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖20是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖21是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖22是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖23是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖24是示出第一實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖25是示意性示出第二實(shí)施例中的半導(dǎo)體器件的截面圖；圖26是示意性示出第三實(shí)施例中的半導(dǎo)體器件的截面圖；圖27是示意性示出第四實(shí)施例中的半導(dǎo)體器件的截面圖；圖28是示意性示出第五實(shí)施例中的半導(dǎo)體器件的截面圖；圖29是示出第五實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖；圖30是示意性示出第六實(shí)施例中的半導(dǎo)體器件的截面圖；以及
圖31是示出 第六實(shí)施例中的半導(dǎo)體器件制造工序的工藝截面圖。
具體實(shí)施例方式在下文中，利用這些圖描述本發(fā)明的實(shí)施例。這里，相同的附圖標(biāo)記賦予相同的構(gòu)造元件，并且在所有圖中將任意省略對該元件的描述。第一實(shí)施例描述第一實(shí)施例的半導(dǎo)體器件。圖I是示意性示出第一實(shí)施例中的半導(dǎo)體器件的頂視圖。圖2是示意性示出第一實(shí)施例中的半導(dǎo)體器件的截面圖。該實(shí)施例的半導(dǎo)體器件包括襯底(半導(dǎo)體襯底I);多層布線層，其位于半導(dǎo)體襯底I上，并且其中堆疊了由布線和絕緣層構(gòu)成的多個布線層；存儲電路200，其形成在半導(dǎo)體襯底I中的存儲電路區(qū)中，并且在平面圖中至少具有嵌入在位于多層布線層中的凹部40中的一個電容元件19和外圍電路；邏輯電路100，其形成在半導(dǎo)體襯底中的邏輯電路區(qū)中，在平面圖中邏輯區(qū)是與存儲電路區(qū)I不同的區(qū)域；上部耦合布線18，其堆疊在由凹部40中的下部電極14、電容器絕緣膜15和上部電極16構(gòu)成的電容元件19上；以及帽蓋層(帽蓋膜6c)，其定位為與布線Sb的上表面接觸，布線Sb構(gòu)成位于嵌入了電容元件19的布線層中的頂層(層間絕緣膜7b)中的邏輯電路100。在該半導(dǎo)體器件中，上部耦合布線18的上表面30和帽蓋膜6c的上表面34構(gòu)成同一平面。在該實(shí)施例中，同一平面指的是，當(dāng)通過下面的測量方法測量最大值時，對于表面平均高度的不均勻性優(yōu)選具有30nm或更小的高度波動最大值，更優(yōu)選為20nm或更小，進(jìn)一步優(yōu)選為IOnm或更小。這種測量方法包括通過利用SEM(掃描電子顯微鏡)和TEM(透射電子顯微鏡)獲得包括上部耦合布線18的上表面30和帽蓋膜6c的上表面34的截面圖像，并通過該截面圖像測量臺階的高度波動的方法；和通過在半導(dǎo)體器件制造工藝中廣泛用于檢驗(yàn)處理的臺階測量儀測量平面方向上的高度輪廓的方法。如圖I所示，該實(shí)施例的半導(dǎo)體器件具有如下構(gòu)造，其中包括電容元件的存儲電路200和形成半導(dǎo)體元件的邏輯電路100以混合方式安裝在半導(dǎo)體襯底110上。邏輯電路100不是存儲電路200中的電容元件210的外圍電路220，而是形成在與存儲電路200不同的區(qū)域中。例如，邏輯電路區(qū)可以確定為形成如CPU(中央處理單元)的高速邏輯電路的區(qū)域。參考圖2，邏輯電路100和存儲電路200每一個都形成在半導(dǎo)體襯底I上。這里，邏輯電路100和存儲電路200的圖中的構(gòu)造元件僅僅選擇性示出了構(gòu)成每個電路的一部分元件。因此，本發(fā)明的權(quán)利范圍將不受到不直接與根據(jù)該實(shí)施例的實(shí)施例有關(guān)的有源元件和多層布線等的耦合方法等的限制。如圖2所示，在半導(dǎo)體襯底I的表面上，形成了有源元件3b和有源元件3a中的每一個，有源元件3b形成在邏輯電路區(qū)中且構(gòu)成邏輯電路100，有源元件3a形成在存儲電路區(qū)中且構(gòu)成存儲電路200中的存儲單元。在有源元件3a和有源元件3b之間的間隔部分中，元件隔離膜2形成在半導(dǎo)體襯底I的表面上。對于元件隔離膜2 ( 二氧化硅膜等)和有源元件3a和3b (晶體管等)，可以使用通過半導(dǎo)體器件常用制造方法制成的產(chǎn)品。本發(fā)明的權(quán)利范圍將不限制于這些結(jié)構(gòu)和材料。在實(shí)際的存儲電路200中，構(gòu)成存儲單元的有源元件3a的柵極的軸向和位線12布置成幾乎直角相交的位置關(guān)系。然而，為了簡化附圖，以有源元件3的柵極的軸向在與紙面垂直的方向上延伸的方式示出了該軸向，其與位線12相同。關(guān)于位線12和構(gòu)成邏輯電路電路100的有源元件3的柵極的軸向之間的位置關(guān)系，相同的示出方法被用于本發(fā)明的各截面圖，除非另作說明。箭頭指示視圖中的表面或孔或布線溝槽。
隨后，詳細(xì)描述構(gòu)成第一實(shí)施例的半導(dǎo)體器件的構(gòu)件的結(jié)構(gòu)和材料。如圖2所示，接觸層間絕緣膜4、5a和5b形成在元件隔離膜2上，有源元件3a (第一有源元件)和有源元件3b (第二有源元件)形成在半導(dǎo)體襯底I上。在接觸層間絕緣膜4 (第一接觸絕緣層)中，嵌入了第一單元接觸(單元接觸IOa和單元接觸IOb)和第二單元接觸(單元接觸10)。另一方面，在形成在接觸層間絕緣膜4上的接觸層間絕緣膜5a和5b (第二接觸絕緣層)中，分別嵌入位接觸11、位線12、電容器接觸13c和耦合接觸13。電容器接觸13c電耦合有源元件3a和電容元件19。耦合接觸13電耦合邏輯電路100的有源元件3b和布線8a。單元接觸IOa電耦合有源元件3a和位接觸11。單元接觸IOb形成在半導(dǎo)體襯底I和電容器接觸13c之間，并且電耦合有源元件3a和電容器接觸13c。單元接觸10形成在半導(dǎo)體襯底I和耦合接觸13之間，并且電耦合有源元件3b和耦合接觸13。耦合接觸13的下表面直接接觸單元接觸10的上表面(例如，當(dāng)圍繞耦合接觸13形成阻擋金屬膜時，位于耦合接觸13的下表面上的阻擋金屬膜接觸單元10的上表面)。電容器接觸13c的下表面直接接觸單元接觸IOb的上表面。為了使本發(fā)明的說明書中的每個術(shù)語清晰，定義了術(shù)語“接觸”。在下文中，本說明書中的每個“接觸”的術(shù)語都依據(jù)上述術(shù)語。對于選自接觸層間絕緣膜4、5a和5b的至少一層，可以使用二氧化硅膜。然而，更優(yōu)選具有比二氧化硅膜低的電容率的絕緣膜。作為這種絕緣膜，例如，可以使用下面的膜。該膜包括一種絕緣膜，其通常稱為低介電常數(shù)膜，將二氧化硅膜中的氧原子取代為氟或碳原子和烴基，或者通常所謂的至少具有硅、氧和碳的多孔膜，且在該絕緣膜中進(jìn)一步具有幾納米或更小的直徑的精細(xì)微孔。作為這些絕緣膜的電容率，當(dāng)絕緣膜在膜中不具有精細(xì)微孔時，優(yōu)選為3. I或更小，并且進(jìn)一步優(yōu)選地，當(dāng)絕緣膜在膜中具有精細(xì)微孔時，該電容率優(yōu)選為2. 6或更小。通過這種結(jié)構(gòu)，可以減小接觸的寄生電容。結(jié)果，可以減小存儲電路和邏輯電路的延遲，并且可以增加半導(dǎo)體元件的操作速度。在存儲電路200中，有源元件3a的一個擴(kuò)散層和位線12通過位接觸11和單元接觸IOa電耦合。有源元件3a的其它布線層和電容元件19通過單元接觸IOb和電容器接觸13c電耦合。通過這種結(jié)構(gòu)，有源元件3a、位線12和電容元件19彼此耦合。結(jié)果，構(gòu)成了一個晶體管-一個電容器型存儲單元，這是DRAM(動態(tài)隨機(jī)存取存儲器)電路的常用存儲單元。在接觸層間絕緣膜5b上，交替并順序堆疊了帽蓋膜6a、6b、6c和6d以及層間絕緣膜7a、7b、7c和7d。在邏輯電路100的區(qū)域中，布線8a、8b和Sc每個都形成在每個層間膜中。如上所述，在本實(shí)施例中形成了多層布線層。布線8b和Sc更優(yōu)選通過雙鑲嵌方法形成，該方法通常用作半導(dǎo)體器件的多層布線的形成方法。由此，可以降低布線的制造成本，并且由布線和布線之間的耦合產(chǎn)生的通路(via)電阻存在于不同層中。在圖2所示的布線8b和8c中，附圖標(biāo)記分配給布線,其也包括用于稱合位于下層中的布線8a和8b每個的通路。換句話說，在該實(shí)施例中，通過鑲嵌方法形成的布線包括通路，除非另有說明。圍繞每個布線8a_8c,形成阻擋金屬膜。
在該實(shí)施例中，作為金屬布線材料，可以選自包含Cu、W、Al等的金屬材料，或包含這些元素作為主要成分(例如，95%或更大的重量百分比)的合金或包含這些材料的金屬材料。構(gòu)成邏輯電路100的所有布線可以由具有雙鑲嵌結(jié)構(gòu)且包含Cu或包括Cu作為主要成分的金屬材料構(gòu)成。由此，可以提高半導(dǎo)體器件的操作速度。另一方面，作為接觸插塞材料(單元接觸10、單元接觸10a、單元接觸10b、位接觸11、耦合接觸13、電容器接觸13c等)，可以使用與金屬布線材料相同的材料。雖然接觸插塞材料可以由與金屬布線相同的材料或不同類型的材料構(gòu)成，但是從嵌入性質(zhì)和熱穩(wěn)定性考慮，優(yōu)選包括W的金屬材料或包含W作為主要成分的金屬材料。層間絕緣膜的材料通?？梢允侨缍趸枘さ木哂械徒殡姵?shù)的膜和包含氟、碳的絕緣膜，或者是通常所謂的在絕緣膜中形成精細(xì)微孔的多孔膜。作為層間絕緣膜，使用包含Si和至少含有選自C、0或H的一種元素的絕緣材料，或利用這些構(gòu)成元素的材料，且該膜中包含微孔。對于這里使用的絕緣材料，期望具有小的微孔尺寸的材料以便不滲透氣相原材料，該氣相原材料用于在之后形成的電容元件的形成工藝期間使用的金屬電極和電容器絕緣膜的膜形成?？紤]到許多氣相原材料具有0. 5-lnm的尺寸，所以微孔的尺寸為Inm或更小，更優(yōu)選為0. 5nm或更小。不限于邏輯電路100和存儲電路200，為了降低布線之間的寄生電容，層間絕緣膜的電容率優(yōu)選比二氧化硅膜低。因此，可以降低布線之間的寄生電容，并且可以減小電路操作的延時。此外，與置于構(gòu)成多層布線的金屬材料上的帽蓋膜6a-6c相對應(yīng)的多個絕緣膜，更優(yōu)選是由硅、碳和氮制成的絕緣膜，或者是由具有這些元素的膜的疊層結(jié)構(gòu)制成的對金屬具有擴(kuò)散抵擋的膜(金屬擴(kuò)散阻止膜)。在邏輯電路100中，有源元件3b和選自構(gòu)成多層布線的布線的最下層布線8a通過串聯(lián)耦合電耦合到單元接觸10和耦合接觸13的兩個接觸。通過這種結(jié)構(gòu)，邏輯電路100和存儲電路200可以混合方式安裝在同一半導(dǎo)體襯底I上，并且兩個電路的設(shè)計(jì)參數(shù)可以相同。隨后，描述根據(jù)該實(shí)施例的電容元件19的結(jié)構(gòu)。根據(jù)該實(shí)施例的電容元件19形成為構(gòu)成存儲電路200的存儲元件。電容元件19嵌入在位于多層布線層中的凹部40中，該多層布線層具有兩個由帽蓋膜6a、層間絕緣膜7a、帽蓋膜6b、層間絕緣膜7b、帽蓋膜6c和布線8a和8b構(gòu)成的層。在平面圖中，凹部40由孔23和連續(xù)位于孔23外部的布線溝槽28構(gòu)成。以從嵌入了電容元件19的孔23的圓周在預(yù)定方向上延伸的方式定位布線溝槽28。在布線溝槽28中，嵌入了上部耦合布線18。該凹部40的開口面形成在與帽蓋膜6c的上表面相同的位置中。換句話說，在該實(shí)施例中，上部耦合布線18的上表面30和帽蓋膜6c的上表面34構(gòu)成同一平面。在孔23中，沿著其側(cè)壁，以凹部的形式形成通過以層的形式堆疊構(gòu)成的電容元件19。嵌入電極18c被定位成嵌入在凹部的內(nèi)部。上部耦合布線18形成在嵌入電極18c上部的上方。在該實(shí)施例中，由于上部耦合布線18和嵌入電極18c用相同的材料構(gòu)成，所以它們無縫形成。換句話說，上部耦合布線18嵌入在由構(gòu)成電容元件19的下部電極14、電容器絕緣膜15和上部電極16所形成的凹部中。因此，上部耦合布線18也用作嵌入電極。這些上部耦合布線18和嵌入電極可以以相同的工藝形成。上部耦合布線18嵌入在布線溝槽28中，并且具有耦合到上層布線的引出布線部分18a。引出布線部分18a形成在下部電極14的側(cè)壁的外部。引出布線部分18a的底部和側(cè)壁以上部電極16覆蓋。具體地，在引出布線部分18a的正下方，形成上部電極16和電容器絕緣膜15。這里，阻擋金屬膜可以形成在上部電極16和上部耦合布線18之間。下部電極14和上部電極16起到形成將電容器絕緣膜15夾在中間的平行板電容元件的電極的作用。下部電極14和上部電極16更優(yōu)選由諸如高熔點(diǎn)金屬的材料形成，如鈦和鉭，或它們的氮化物，并且優(yōu)選使用可增加電容器絕緣膜15的結(jié)晶度的材料。對于電容器絕緣膜15的材料，例如，優(yōu)選使用相比氮化硅膜具有更高電容率的膜，如，由二氧化鋯(ZrO2)、鋁酸鋯(ZrAlOx)制成的并且還向二氧化鋯中加入了如Tb、Er和Yb的鑭系元素的膜；包含Zr、Ta、Hf、Al、Nb和Si中的一種的氧化物；或包含這些元素的任意一種作為主要成分的氧化物 ；以及具有包含SrTiO3的鈣鈦礦型結(jié)構(gòu)的高介電常數(shù)材料。通過增加電容器絕緣膜15的電容率，可以增加電容元件19的靜電容量。在該實(shí)施例中，上部耦合布線18(引出布線部分18a和嵌入電極18c)，例如，可以由以下材料構(gòu)成包含W、TiN, Cu和Al的材料，包含這些金屬元素中的任意一種作為主要成分(例如，95%或更大的重量百分比)的材料，或由這些金屬元素制成的材料。在任何情況下，在制造工藝中不可避免混入的原子是可以接受的。在該實(shí)施例中，通過使用諸如W和TiN的金屬材料作為具有優(yōu)良嵌入性質(zhì)和化學(xué)性更穩(wěn)定的金屬材料，可以提高電容元件19的可靠性。當(dāng)使用Cu時，可以形成覆蓋上部耦合布線18的帽蓋膜。電容元件19的多層布線層的層厚度方向(在下文中簡稱為層厚度方向)上的高度的下限值為一層厚或更大，更優(yōu)選為兩層厚或更大。電容元件19的層厚度方向上的高度的上限值沒有具體限值。這里，一層是通過多層布線層中的一個布線層(層間絕緣膜7a或7b)和形成在布線層之間的一個帽蓋膜6a、6b或6c構(gòu)成的。該實(shí)施例的電容元件19可以橫跨多層布線層中的兩層來形成。然而，電容元件19并不限于這種結(jié)構(gòu)，并且可以橫跨多層布線層中的任意數(shù)目的層來形成。然而，當(dāng)許多布線層占據(jù)存儲電路形成區(qū)時，會產(chǎn)生布線資源缺少。因此，優(yōu)選大約為兩層。在構(gòu)成根據(jù)該實(shí)施例的電容元件19的上部耦合布線18中，用于外部耦合而引出的引出布線部分18a的層厚度方向上的高度優(yōu)選等于或小于邏輯電路100的布線8b的層厚度方向上的高度，并且更優(yōu)選設(shè)置得小于布線8b的高度。由此，可以增加占據(jù)預(yù)定布線層厚度的下部電極14的高度。因此，可以增加電容元件19的靜電容量。通常，確定半導(dǎo)體器件的層結(jié)構(gòu)滿足設(shè)計(jì)參數(shù)。因此，為了形成電容元件，例如，布線層的厚度不能改變。因此，當(dāng)在布線層中形成電容元件時，要求擴(kuò)大用作電磁靜電容量的下部電極14、電容器絕緣膜15和上部電極16的接觸面。換句話說，在本發(fā)明中，要求將下部電極14的高度設(shè)置得比較高。在該實(shí)施例中，由于上部耦合布線18由與嵌入電極相同的材料且以集成方式構(gòu)成，所以為了將下部電極14的高度設(shè)置高，可以將上部耦合布線18的高度設(shè)置低。在該實(shí)施例中，在頂視圖中，上部耦合布線18具有引出布線部分18a，其從放置下部電極14的區(qū)域延伸到外部。由于為了使電容元件19用作存儲電路200的存儲單元而耦合到固定電位，具有固定電位的布線201可以耦合到引出布線部分18a。因此，通過利用電容元件19的上層的布線層中存在下部電極14的區(qū)域中的布線層，半導(dǎo)體器件的設(shè)計(jì)者可以實(shí)現(xiàn)自由布線設(shè)計(jì)。例如，信號布線202可以用于存儲電路200的字線或位線的背面布線。在與電容元件19處于同一層中的布線層中，形成了構(gòu)成邏輯電路100的布線8a和8b的至少一個。更優(yōu)選地，在與電容元件19處于同一層中的布線層(層間絕緣膜7a和層間絕緣膜7b)中，不可避免形成構(gòu)成邏輯電路100的布線(布線8a和Sb)。換句話說，層厚度方向上電容元件19的高度可以配置為與等于形成在電容元件的同一層中的多層布線的層厚度方向上的層厚度的總和的高度相同。在與電容元件19同一層中的布線層中，該層可以具有這樣的構(gòu)造，即其中不存在僅形成接觸的層。電容元件19的形狀沒有具體限制，例如，可以形成圓柱形、T形等。電容元件19形成在層間絕緣膜中，該層間絕緣膜由與構(gòu)成邏輯電路100的層間絕緣膜的材料相同的材料制成。在該實(shí)施例中，形成了多個電容元件19。在這些電容元件19中，其下部電極14可以分別電獨(dú)立，或者每個電容元件19的共享下部電路14可以電耦合。如圖2所示，在半導(dǎo)體器件的存儲電路200中，多個電容元件19在襯底的水平方向上并行布置。這些電容元件19全部一起形成。在這些 電容元件19的上部耦合布線18的任意上表面中，這些上表面與接觸布線8b的上表面的帽蓋膜6c的上表面構(gòu)成同一平面。該實(shí)施例的半導(dǎo)體器件提供對應(yīng)于半導(dǎo)體器件的尺寸的邏輯電路100的尺寸。因此，為了構(gòu)造半導(dǎo)體器件，存儲電路200應(yīng)該提供要求數(shù)目的電容元件19。在圖2中，具有固定電位的布線210耦合到電容元件19的引出布線部分18a。固定電位布線201具有的電位可以由存儲電路的設(shè)計(jì)者任意設(shè)定。根據(jù)第一實(shí)施例，多個信號布線202可以布置在電容元件19的上部上方。在構(gòu)造存儲電路200的具有固定電位的布線201的上部中，可以進(jìn)一步形成構(gòu)造圖2中所示的邏輯電路100的信號布線202和布線Sc、由布線和層間絕緣層構(gòu)成的布線層。由此，通過形成半導(dǎo)體器件常用的多層布線結(jié)構(gòu)，可以構(gòu)造半導(dǎo)體器件。本領(lǐng)域的技術(shù)人員很清楚，上述半導(dǎo)體器件的這種構(gòu)造是可能的。因此，在本發(fā)明中，沒有具體示出位于布線201具有固定電位的布線層的更上層中的布線、信號布線202和布線Sc的結(jié)構(gòu)圖。隨后，利用附圖詳細(xì)描述第一實(shí)施例的半導(dǎo)體器件的制造方法。圖3-24是示出第一實(shí)施例中半導(dǎo)體器件制造方法的工藝圖。該實(shí)施例的半導(dǎo)體器件的制造方法是在同一襯底(半導(dǎo)體襯底I)上具有存儲電路200和邏輯電路100的半導(dǎo)體器件的制造方法，該方法包括以下步驟在半導(dǎo)體襯底I上形成絕緣層(帽蓋膜6a、層間絕緣膜7b);在絕緣層中形成布線溝槽(開口部分37)，并形成嵌入布線溝槽的金屬膜(導(dǎo)電膜38);在平面化金屬膜之后在金屬膜上形成帽蓋膜；通過去除帽蓋膜6c和絕緣層(帽蓋膜6a、層間絕緣膜7a和7b)的一部分形成凹部40 ;在凹部40中嵌入下部電極14、電容器絕緣膜15和上部電極16，并且在凹部40中和帽蓋膜6c上形成用于上部耦合布線的金屬膜(導(dǎo)電膜39);以及通過選擇性去除帽蓋膜上用于上部耦合布線的金屬膜(導(dǎo)電膜39)形成上部耦合布線18。首先，如圖3所示，通過常用的方法在半導(dǎo)體襯底I上形成元件隔離膜2和有源元件3a和3b。而且，在這些的上部中，形成接觸層間絕緣膜4、單元接觸10、IOa和10b、接觸層間絕緣膜5a和5b、位接觸11、位線12、耦合接觸13和電容器接觸13c中的每個。在該實(shí)施例的半導(dǎo)體器件的制造方法中，可以通過半導(dǎo)體器件的常用制造方法執(zhí)行直至形成電容器接觸的工藝。例如，盡管未示出，但在以下工序中形成了單元接觸10、10a和10b。在形成有源元件3a和3b之后沉積層間絕緣膜4，然后通過光刻法打開用作單元接觸的開口部分。隨后，通過CVD(化學(xué)氣相沉積)法嵌入接觸材料并通過CMP(化學(xué)機(jī)械拋光)去除多余的接觸材料。隨后，通過沉積用于位接觸的接觸層間絕緣膜5a，然后應(yīng)用光刻法和反應(yīng)離子蝕刻法形成位接觸11的開口部分。隨后，通過CVD法沉積包含W、包含W作為主要成分或由W制成的金屬材料，然后應(yīng)用光刻法和反應(yīng)離子蝕刻法來形成位接觸11和位線12。而且隨后，通過沉積接觸層間絕緣膜5b、通過CMP法使它平面化以及然后利用與單元接觸10的形成方法類似的方法來形成電容器接觸13c和耦合接觸13。通過進(jìn)行上述工藝，實(shí)現(xiàn)了圖3中所示的結(jié)構(gòu)。
在圖3中，在擴(kuò)散層區(qū)域的表面上，形成了硅與諸如鈷、鎳和鉬的金屬的合金，通常稱為硅化物20。對于有源元件3a和3b的柵電極，可以使用常用的多晶硅電極或其中部分形成了金屬硅化物的多晶硅電極，或者可以使用近年來發(fā)展的金屬柵電極。而且，作為金屬柵電極的形成方法，已知有先柵極法或后柵極法。兩種方法都可應(yīng)用于根據(jù)該實(shí)施例的存儲電路和邏輯電路。因此，在圖3中，在圖中采用并示出了更常用的多晶硅柵極。根據(jù)半導(dǎo)體器件的常用制造方法，在許多情況下單元接觸10、10a和10b、位接觸11和位線12、電容器接觸13c和耦合接觸13通常由鎢形成。然而，本發(fā)明的權(quán)利范圍不應(yīng)受接觸和位線所用的材料的影響。例如，接觸和位線可以由銅或包含銅作為主要成分的合金構(gòu)成。另外，當(dāng)形成接觸時，常見的是，當(dāng)接觸材料嵌入在開口部分中時，在底表面由鈦及其氮化物形成阻擋金屬。然而，由于這也不會影響該實(shí)施例的構(gòu)造和效果，所以沒有特別示出形成的阻擋金屬。更具體地，在根據(jù)該實(shí)施例的結(jié)構(gòu)和制造方法中，在電容元件的結(jié)構(gòu)和制造方法以及定位在幾乎與電容元件相同的層中的邏輯電路布線中存在特征。該實(shí)施例的結(jié)構(gòu)和效果沒有受損不受構(gòu)造邏輯電路和存儲電路的其它部分的影響。因此，可以使用半導(dǎo)體器件的常用結(jié)構(gòu)和制造方法。上述低介電常數(shù)膜至少可以用于接觸層間絕緣膜4、5a和5b中的一層。由不同類型的低介電常數(shù)膜形成的堆疊的膜可以用于這些接觸層間絕緣層。通過在下層中嵌入具有優(yōu)良臺階嵌入性質(zhì)的低介電常數(shù)膜(例如，通過利用等離子聚合方法的表面反應(yīng)沉積的絕緣膜)，可以提高窄間距柵之間的嵌入性質(zhì)，并且可以提高半導(dǎo)體器件的可靠性。隨后，在圖4中，帽蓋膜6a和層間絕緣膜7a嵌入在具有電容器接觸13c和耦合接觸13的接觸層間絕緣膜5b上。當(dāng)要對層間絕緣膜7a執(zhí)行反應(yīng)離子蝕刻時，帽蓋膜6a更優(yōu)選的是起到蝕刻停止物作用的絕緣膜，其對層間絕緣膜7a具有高的選擇比。然而，對于該實(shí)施例的結(jié)構(gòu)，并不總是需要該絕緣膜。隨后，在圖5中，通過常用的鑲嵌方法在帽蓋膜6a和層間絕緣膜7a中形成布線8a，布線8a是邏輯電路100的構(gòu)造元件。隨后，如圖6所示，帽蓋膜6b、層間絕緣膜7b和硬掩膜21a嵌在布線8a上，然后，進(jìn)一步形成由下層抗蝕劑24a (平坦膜)、低溫氧化物膜25a、抗反射膜26a和光致抗蝕劑27a形成的多層抗蝕劑層。通過諸如涂覆法的方法形成光致抗蝕劑27a，然后通過光刻法轉(zhuǎn)移期望的邏輯電路布線的圖案，來形成開口部分33。隨后，如圖7所示，利用光致抗蝕劑27a作為掩膜，通過諸如反應(yīng)離子蝕刻的方法，形成通路的開口部分35。然后，去除該多層抗蝕劑層。例如，在通過一次灰化去除光致抗蝕劑27a等之后，使硬掩膜21a保留在層間絕緣膜7a上。隨后，如圖8所示，在硬掩膜21a上形成由下層抗蝕劑24b (平坦膜)、低溫氧化物膜25b、抗反射膜26b和光致抗蝕劑27b形成的多層抗蝕劑層。在該光致抗蝕劑27b中，通過光刻法形成期望電路圖案的開口部分36。 隨后，如圖9所示，利用光致抗蝕劑27b作為掩膜，通過諸如反應(yīng)離子蝕刻的方法，形成布線的開口部分37。在形成布線的開口部分37之后，利用對帽蓋膜6b的蝕刻率比對層間絕緣膜7b的蝕刻率高的條件，蝕刻層間絕緣膜7b，由此形成了到邏輯電路的布線8a的耦合開口部分。然后，去除多層抗蝕劑層。雖然沒有示出，但在形成布線的開口部分37之后，可以通過反應(yīng)離子蝕刻去除硬掩膜21a。隨后，如圖10所示，同時在邏輯電路布線的開口部分37中嵌入阻擋金屬膜(沒有示出)和導(dǎo)電膜38。對于構(gòu)成阻擋金屬膜的材料，可以使用鈦、鉭、釕，或它們的氮化物，或它們進(jìn)一步的疊層膜。阻擋金屬膜優(yōu)選具有使導(dǎo)電膜38不擴(kuò)散的構(gòu)造。用于形成半導(dǎo)體器件的布線的常用材料，諸如銅或包含銅作為主要成分的合金，可以用于導(dǎo)電膜38。隨后，如圖11所示，通過諸如CMP方法等的方法去除導(dǎo)電膜38、阻擋金屬膜和硬掩膜21a，然后形成構(gòu)造邏輯電路的布線Sb。而且，如圖12所示，嵌入帽蓋膜6c以便至少覆蓋布線Sb的上表面。與帽蓋膜6a和6b類似的帽蓋膜6c優(yōu)選是使構(gòu)成布線Sb的材料不擴(kuò)散的絕緣膜。例如，可以包括含有諸如硅、碳和氮的元素的絕緣膜或它們的疊層結(jié)構(gòu)。隨后，如圖13所示，將用作加工圓柱型電容元件的硬掩膜21c的絕緣膜嵌在帽蓋膜6c上。該硬掩膜21c優(yōu)選是在加工層間絕緣膜7b時對層間絕緣膜7b具有高選擇比的絕緣膜。例如，優(yōu)選是二氧化硅膜。將光致抗蝕劑22嵌在硬掩膜21c上。在光致抗蝕劑22中，通過諸如光刻法的方法，形成上部耦合布線的布線溝槽的期望圖案。雖然在圖13中光致抗蝕劑22示出為單層光致抗蝕劑，但是可以使用近年來已經(jīng)使用的諸如平面化的有機(jī)膜、二氧化硅膜、抗反射膜和光敏抗蝕劑的多層光致抗蝕劑層。隨后，如圖14所示，為了在帽蓋膜6c和層間絕緣膜7b中構(gòu)造電容元件的上部耦合布線，利用光致抗蝕劑22作為掩膜，形成上部耦合布線的布線溝槽28。用于加工的方法包括，例如，諸如反應(yīng)離子蝕刻的微制備方法。通過充分調(diào)節(jié)這些蝕刻條件(例如選擇比)，可以控制布線溝槽28的高度。在該實(shí)施例中，布線溝槽28的下表面定位為低于帽蓋膜6c的下表面。然而，可以形成布線溝槽28的下表面使得該表面可以構(gòu)造與帽蓋膜6c的下表面相同的平面，或者可以定位為高于帽蓋膜6c的下表面。隨后，如圖15所示，在布線溝槽28中的層間絕緣膜7b上和硬掩膜21c上形成由下層抗蝕劑24c、低溫氧化物膜25c、抗反射膜26c和光致抗蝕劑27c形成的多層抗蝕劑層。通過諸如光刻法的方法在光致抗蝕劑27c中形成嵌入期望電容元件的孔圖案。隨后，如圖16所示，為了形成圓柱型電容元件，利用光致抗蝕劑27c作為掩膜，通過諸如反應(yīng)離子蝕刻的微制備方法形成孔23。在加工孔23期間，通過執(zhí)行灰化去除包含光致抗蝕劑27c的多層抗蝕劑層。可以通過利用硬掩膜21c加工孔23。這里，在圖16中，示出了具有完全去除了包含光致抗蝕劑27c的多層抗蝕劑層的狀態(tài)的截面圖。在反應(yīng)離子蝕刻期間或在通過反應(yīng)離子蝕刻加工層間絕緣膜7b之后，去除布置在圓柱形孔23外部的下層抗蝕劑24c (平面化膜)。隨后，通過反應(yīng)離子蝕刻加工帽蓋膜6a，以形成用于耦合到比孔23更低的電容器接觸13c的開口部分。作為用于去除下層抗蝕劑24c的方法，例如，當(dāng)使用通過CO2或O2的灰化處理時，用于處理損傷的具有優(yōu)良抵擋性質(zhì)的低介電常數(shù)膜更優(yōu)選用作層間絕緣膜7a、7b和7c。例如，如在非專利文獻(xiàn)I中所描述的，更優(yōu)選具有高抵擋性質(zhì)的膜來處理由反應(yīng)離子造成的損傷。例如，簡單描述了具有高碳組分的有機(jī)二氧化硅膜作為低介電常數(shù)層間絕緣膜的優(yōu)選示例。例如，利用具有6元環(huán)硅氧烷作為主骨架且具有有機(jī)基團(tuán)作為官能團(tuán)的有機(jī)硅氧烷作為有機(jī)二氧化硅膜的原材料來形成膜。與硅原子鍵合的有機(jī)官能團(tuán)期望是不飽和烴基和烷基。不飽和烴基的示例包括乙烯基、丙烯基、異丙烯基、I-甲基-丙烯基、2-甲基-丙烯基和1，2_ 二甲基-丙烯基。特別優(yōu)選的不飽和烴基是乙烯基?？臻g上龐大且用作立體位阻基團(tuán)的官能團(tuán)，諸如異丙基、異丁基和叔丁基，作為烷基。通過利用這些材料，非常精細(xì)(大致0.5nm或更小)的封閉微孔結(jié)構(gòu)可以引入該有機(jī)硅膜。雖然SCC膜是SiOCH膜的一種，但是該膜具有銅擴(kuò)散的抵擋性質(zhì)，并且特點(diǎn)在于該膜具有比通常所知的SiOCH膜更高的碳組分。換句話說，比較碳/硅的比率，該膜包括大約是普通SiOCH膜的 四倍的碳。另一方面，相比普通的SiOCH膜，該膜具有相對低的氧的元素比率，并且該比率大約為1/2。作為SCC膜的膜形成方法，不是通過以等離子體分裂和活化原材料的等離子體CVD法形成該膜，而是通過等離子體聚合，并由此在保持硅石骨架的優(yōu)先基礎(chǔ)上活化不飽和烴來形成膜。由此，形成了 SCC膜，因?yàn)榭刂平^緣膜的化學(xué)結(jié)構(gòu)變得很容易。如上所述，通過獲得具有高碳組分的有機(jī)硅膜，可以獲得具有高抵擋性質(zhì)的膜來處理損傷。在該實(shí)施例中，描述了首先形成上部耦合布線的布線溝槽28以及然后形成其中嵌入了電容元件的孔23的制造方法。然而，也可以執(zhí)行形成先在其中嵌入電容元件的孔23，然后形成上部耦合布線的布線溝槽28的方法。隨后，如圖17所示，在通過圖16所示的制造方法形成的孔23和布線溝槽28中，沉積下部電極14。作為形成下部電極14的方法，可以使用通常形成半導(dǎo)體器件的方法，諸如CVD法、濺射法、ALD (原子層沉積)法。這里，為了提高與電容器接觸13c的接觸性質(zhì)，在沉積下部電極14之前，例如，可以通過RF濺射等蝕刻表面。然而，是否執(zhí)行這些預(yù)處理，不會影響本發(fā)明的效果。因此，省略了詳細(xì)描述。作為構(gòu)造下部電極14的材料，可以使用高熔點(diǎn)金屬及其氮化物，諸如鈦及其氮化物、鉭及其氮化物以及銣，或者它們的堆疊結(jié)構(gòu)。根據(jù)該實(shí)施例的制造方法，通過利用TiN膜形成下部電極14。隨后，如圖18所示，在其中例如通過涂覆法沉積了下部電極14的圓柱形電容器的孔23中，嵌入光致抗蝕劑29。優(yōu)選地，光致抗蝕劑29僅保留在孔23內(nèi)部，并且形成為高度沒有達(dá)到孔23的上端。如果需要，可以通過曝光和顯影光致抗蝕劑29去除不需要的光致抗蝕劑。隨后，如圖19所示，通過諸如反應(yīng)離子蝕刻法的方法，回蝕刻下部電極14。如上述圖18所示，在光致抗蝕劑29僅留在孔23中的狀態(tài)下執(zhí)行回蝕刻，由此可以形成下部電極14，其具有未達(dá)到象電容元件19那樣的開口部分23的最高層的高度。隨后，如圖20所示，在下部分電極14上嵌入電容器絕緣膜15。換句話說，形成電容器絕緣膜15，以至少覆蓋在孔23和布線溝槽28上方。作為形成電容器絕緣膜15的方法，可以使用通常用于形成半導(dǎo)體器件的方法，諸如CVD法、濺射法和ALD法。然而，為了提高電容元件的靜電容量，更優(yōu)選使用ALD法，ALD法可以沉積具有良好均勻度的幾nm厚度的薄膜。對于電容器絕緣膜15，可以使用由二氧化鋯(ZrO2)、鋁酸鋯(ZrAlOx)形成的膜，和進(jìn)一步通過將諸如Tb、Er和Yb的鑭系元素加入二氧化鋯所形成的膜。根據(jù)該實(shí)施例的制造方法，使用ZrO2形成電容器絕緣膜15。雖然沒有示出，但在沉積電容器絕緣膜15之后，可以執(zhí)行用于增加結(jié)晶度的燒結(jié)。
隨后，如圖21所示，在電容器絕緣膜15上沉積上部電極16。換句話說，形成上部電極16，使得至少覆蓋在孔23、布線溝槽28和硬掩膜21c上方。此時，上部電極16可以覆蓋在半導(dǎo)體襯底I的整個上表面上方。作為構(gòu)成上部電極16的材料，例如，可以使用高熔點(diǎn)金屬及其氮化物，諸如鈦及其氮化物、鉭及其氮化物以及銣，或者它們的堆疊結(jié)構(gòu)。作為形成上部電極16的方法，可以使用通常用于形成半導(dǎo)體器件的方法，諸如CVD法、濺射法和ALD法。根據(jù)該實(shí)施例的制造方法，通過利用TiN膜形成上部電極16。隨后，如圖22所示，在邏輯電路的硬掩膜21c上形成導(dǎo)電膜39，以便嵌入在孔23和布線溝槽28中。對于導(dǎo)電膜39，可以使用包含W、TiN、Cu和Al的金屬材料，或者包含這些金屬材料作為主要成分的合金。隨后，如圖23所示，通過諸如CMP法的方法去除導(dǎo)電膜39和硬掩膜21c。由此，在布線溝槽28中嵌入了上部耦合布線18。隨后，如圖24所示，通過通常使用的半導(dǎo)體器件制造方法，在構(gòu)成存儲電路的電容元件19的更上層中和布置在與電容元件19的上部耦合布線18同一層中的布線8b中，形成了層間絕緣膜7c、具有固定電位的布線201、信號布線202、布線Sc和帽蓋膜6d。通過上述的方法，可以獲得該實(shí)施例的半導(dǎo)體器件。隨后，描述第一實(shí)施例的操作和效果。在該實(shí)施例中，電容元件19嵌入在多層布線層中。不僅這樣，而且至少一個布線層(構(gòu)成邏輯電路100的布線8a和層間絕緣膜7a)位于該電容元件19中。通過這種結(jié)構(gòu)，在確保電容元件19的容量的情況下，可以抑制多層布線層的厚度變厚。由此，可以將邏輯電路100的接觸高度抑制得低，并且可以抑制由電容元件19的插入造成的寄生電阻和寄生電容增加。在該實(shí)施例中，形成在存儲電路200的區(qū)域中的上部耦合布線18的上表面30和形成在邏輯電路區(qū)域中并布置為與布線8b的上表面接觸的帽蓋膜6c的上表面34構(gòu)成同一平面。由于如上所述形成了同一平面，所以，與例如專利文獻(xiàn)I中描述的相關(guān)技術(shù)相比，可以將凹部40的高度設(shè)置為高了帽蓋膜的厚度。因此，可以將嵌入在凹部40中的電容元件19的高度設(shè)置得更高。因此，根據(jù)本實(shí)施例，與相關(guān)技術(shù)相比，可以實(shí)現(xiàn)電容元件19的容量增加。電容元件19的上部耦合布線18和邏輯電路100的布線8b的CMP處理可以分開執(zhí)行。因此，通過將諸如銅的低電阻金屬材料用于構(gòu)成邏輯電路100的布線Sb和通過使用諸如鎢的具有優(yōu)良嵌入性質(zhì)和化學(xué)穩(wěn)定性的金屬材料作為電容元件19的金屬電極的電極材料，可以進(jìn)一步提高電容元件的可靠性。當(dāng)通過CMP處理來處理電容元件19的金屬電極時，通過采用自動停止在帽蓋膜6c的上表面的工藝，可以以自對準(zhǔn)的方式確定電容元件19的金屬電極的膜厚度。換句話說，可以清除在帽蓋膜6c上方殘留的導(dǎo)電膜39。因此，可以精確控制電容元件19的金屬電極(上部耦合布線18)和構(gòu)成上層邏輯電路100的布線Sc之間的間隔。因此，可以抑制電容元件19的金屬電極(上部耦合布線18)和構(gòu)成上層邏輯電路100的布線Sc之間的短路缺陷，并且在確保電容元件19的容量的同時可以提高電容元件19的產(chǎn)量。由于上部耦合布線18和嵌入電極18c由相同的材料構(gòu)成，所以它們可以用相同的工藝形成。換句話說，當(dāng)形成上部耦合布線18時，不必為了確保用于形成如專利文獻(xiàn)I所示的上部耦合布線的空間而執(zhí)行嵌入電極的回蝕刻。因此，抑制了嵌入電極的過度蝕刻。因此，提高了可靠性，并且產(chǎn)量很好。另外，通過利用相同材料，降低了制造成本。由于上部耦合布線18和嵌入電極18c用相同的材料同時形成，所以它們是無縫構(gòu)成的。因此，可以降低半導(dǎo)體器件的接觸電阻，因?yàn)椴淮嬖诮缑?。在?gòu)成電容元件19的上部耦合布線18中，為外部耦合引出的引出布線部分18a的高度可以低于邏輯電路100的布線8b的布線高度。由此，構(gòu)成電容元件19的電容器絕緣膜15的高度可以設(shè)置得較高。因此，可以提高電容元件19的有效靜電容量，并且可以加寬存儲電路200的操作裕度。在由與構(gòu)成邏輯電路100的層間絕緣膜材料相同的材料形成的層間絕緣膜中形成電容元件19。換句話說，嵌入了電容元件19的多層布線層的層間絕緣膜7a和與電容元件19形成在同一層中的布線8a所位于的層間絕緣膜7a是共用的。另外，由于層間絕緣膜7a具有比二氧化硅膜更低的電容率，所以可以降低電容元件19的寄生電容。用于設(shè)計(jì)邏輯電路的設(shè)計(jì)參數(shù)可以與用于設(shè)計(jì)通過以混合方式將存儲電路和邏輯電路安裝在同一半導(dǎo)體襯底上而形成的半導(dǎo)體器件的設(shè)計(jì)參數(shù)共用，并且由此可以降低半導(dǎo)體器件的設(shè)計(jì)成本。低介電常數(shù)膜可以用作包括耦合有源元件3a和3b與位線12的耦合部分的絕緣膜材料中的至少一層。而且，通過利用低介電常數(shù)膜作為接觸層間膜，可以減小由接觸層間膜的寄生電容造成的延遲，并且可以獲得高性能的半導(dǎo)體器件。由于純邏輯芯片的設(shè)計(jì)參數(shù)和以混合方式安裝的DRAM的邏輯部分的設(shè)計(jì)參數(shù)之間的差異可以很小。由此，可以減少在以混合方式安裝的DRAM中使用純邏輯芯片中的IP設(shè)計(jì)時用于重新設(shè)計(jì)的工時量。對于位線層通過利用低介電常數(shù)膜，位線的寄生電容變低，并且可以加寬DRAM讀出時的信號電壓裕度。由此，還可以提高操作的穩(wěn)定性。半導(dǎo)體器件的制造者或設(shè)計(jì)者可以確定低介電常數(shù)膜用于接觸層間絕緣膜4、5a和5b中的任意一個?？梢曰诒容^具有以混合方式安裝的存儲電路的半導(dǎo)體器件的邏輯電路的電路參數(shù)與不具有以混合方式安裝的存儲電路的半導(dǎo)體器件的邏輯電路的電路參數(shù)，并將以混合方式安裝存儲電路所造成的性能降低設(shè)置在可接受的范圍內(nèi)來進(jìn)行這個確定。在該實(shí)施例中，通過嵌入在構(gòu)成邏輯電路布線的層間絕緣膜中來形成電容元件。由此，接觸的高度變高。結(jié)果，增加了邏輯電路中有源元件的寄生電阻和寄生電容，并且可以抑制邏輯電路的操作速度降低的原因等。如上所述，該實(shí)施例可應(yīng)用于具有晶體管和多層布線的半導(dǎo)體器件。通過優(yōu)選應(yīng)用該實(shí)施例，可以以低成本和良好的產(chǎn)率實(shí)現(xiàn)在同一半導(dǎo)體襯底上存儲電路和邏輯電路的混合安裝。第二實(shí)施例隨后，利用附圖描述第二實(shí)施例的半導(dǎo)體器件。圖25是示出第二實(shí)施例中半導(dǎo)體器件的截面圖。第二實(shí)施例類似于第一實(shí)施例，除了由其中嵌入了電容元件19的孔23和連續(xù)設(shè)置在孔23外部并且其中嵌入上部耦合布線18的布線溝槽28構(gòu)成凹部40，并且布線溝槽28的下表面41和帽蓋膜6c的下表面43構(gòu)成同一平面。這里，以與第一實(shí)施例相同的方式定義該同一平面。在第二實(shí)施例中，由于布線溝槽28的下表面41和帽蓋膜6c的下表面43構(gòu)成同一平面，所以可以使上部耦合布線18的膜厚度更薄。結(jié)果，與第一實(shí)施例相比，可以使其中嵌入了電容元件的孔23的高度較高。因此，可以增加電容元件19的容量，因?yàn)榭梢栽黾友刂?3的內(nèi)壁定位的電容元件19的面積。通過這種構(gòu)造，與第一實(shí)施例的情況相比，可以抑制電容元件19的金屬電極和構(gòu)成上層中邏輯電路的布線Sc之間的短路故障，由此在確保電容元件19的容量的同時可以穩(wěn)定DRAM的操作。第二實(shí)施例可以獲得與第一實(shí)施例類似的效果。布線溝槽2 8的下表面41定位為高于帽蓋膜6c的下表面43。換句話說，布線溝槽28的高度(例如，從嵌入電極18c到電極正下方的電容器絕緣膜15的膜厚度)可以設(shè)置為比帽蓋膜6c的膜厚度薄。第二實(shí)施例中半導(dǎo)體器件的制造方法與第一實(shí)施例的制造工藝幾乎相同。然而，在形成上部耦合布線18的布線溝槽28的工藝中，不同之處在于在對低介電常數(shù)膜(層間絕緣膜7b)具有選擇性的條件下，僅對帽蓋膜6c執(zhí)行布線溝槽28的蝕刻。第三實(shí)施例隨后，利用附圖描述第三實(shí)施例的半導(dǎo)體器件。圖26是示出第三實(shí)施例中的半導(dǎo)體器件的截面圖。第三實(shí)施例類似于第一實(shí)施例，除了電耦合有源元件3b和布線8a的耦合接觸13的高度比耦合有源元件3a和電容元件19的電容器接觸13c的高度高。該耦合接觸13從其上表面到下表面是無縫形成的。在第三實(shí)施例中，將耦合接觸13的高度設(shè)置為比耦合接觸13b的高度高指的是例如，形成了在其中僅形成了電容元件19和接觸層間絕緣膜13的接觸層間絕緣膜5c (第三接觸絕緣層)。因此，可以將電容元件19的高度設(shè)置為高了耦合接觸13的高度，耦合接觸13的高度高于耦合接觸13b的高度。換句話說，可以將電容元件19的高度設(shè)置為高了該接觸層間絕緣膜5c的多層或一層數(shù)目的厚度。因此，在第三實(shí)施例中，與第一實(shí)施例相t匕，可以很容易確保電容元件19的高度。結(jié)果，可以增加電容元件19的電容量，并且可以實(shí)現(xiàn)DRAM操作的穩(wěn)定性。第三實(shí)施例可以獲得與第一實(shí)施例類似的效果。第四實(shí)施例隨后，利用附圖描述第四實(shí)施例的半導(dǎo)體器件。圖27是示出第四實(shí)施例中半導(dǎo)體器件的截面圖。第四實(shí)施例與第三實(shí)施例類似，除了由兩個耦合接觸13a和耦合接觸13b構(gòu)成耦合接觸13。如圖27所示，以與電容器接觸13c相同的工藝形成耦合接觸13b。隨后，在耦合接觸13b上方形成耦合接觸13a。在其中形成了該耦合接觸13a的接觸層間絕緣膜5c中，除了接觸之外，可以僅形成電容元件19。作為接觸層間絕緣膜5c，可以利用二氧化硅膜，并且可以使用具有比二氧化硅膜的介電常數(shù)低的介電常數(shù)的上述低介電常數(shù)膜。在第四實(shí)施例中，通過將耦合接觸13分成多個接觸，與第三實(shí)施例相比，可以降低長寬比。結(jié)果，提高了諸如W的金屬材料的嵌入性質(zhì)，并且可以以優(yōu)良的產(chǎn)率形成耦合接觸13。因此，與第三實(shí)施例相比，第四實(shí)施例可以實(shí)現(xiàn)DRAM元件的產(chǎn)率提高。第五實(shí)施例隨后，利用附圖描述第五實(shí)施例的半導(dǎo)體器件。圖28是示出第五實(shí)施例中的半導(dǎo)體器件的截面圖。在第五實(shí)施例中，如圖28所示，在構(gòu)成電容元件19的下部電極14和電容器絕緣膜15以及層間絕緣膜7a和7b之間形成側(cè)壁保護(hù)膜50。換句話說，形成側(cè)壁保護(hù)膜50，使得在相鄰電容元件19之間的區(qū)域中，下部電極14不接觸層間絕緣膜7a和7b。換句話說，沿著下部電極14所位于的整個層間絕緣膜7a和7b，側(cè)壁保護(hù)膜50無縫覆蓋在下部電極14的側(cè)壁上方。在近年來微制備的半導(dǎo)體器件中，為了降低布線之間的電容率，可以使用通常所謂的多孔膜，其中在層間絕緣膜7a和7b中形成了精細(xì)的微孔。如該實(shí)施例所示，通過在相鄰電容元件19之間形成側(cè)壁保護(hù)膜50，可以防止在相鄰電容元件19之間的區(qū)域中下部電極14穿透進(jìn)入層間絕緣膜7a和7b。由此，可以穩(wěn)定地形成下部電極14，并且獲得了使彼此相鄰的電容元件19和下部電極14之間的漏電流減小且提高長期絕緣可靠性的效果。對 于上述側(cè)壁保護(hù)膜50，可以使用包含有機(jī)硅化合物的阻擋絕緣膜，諸如在國際公布No. Wo 2004/107434文本中作為側(cè)壁保護(hù)膜舉例的二乙烯硅氧烷苯并環(huán)丁烯(divinysiloxane benzocyclobutene)?；蛘?對于側(cè)壁保護(hù)膜50,可以使用氮化娃膜(SiN)、碳化硅(SiC)、氮碳化硅(SiCN)或碳氧化硅(SiOC)。在該實(shí)施例中，側(cè)壁保護(hù)膜50(沉積層)可具有比相鄰絕緣層(層間絕緣膜7a和7b)的密度更高的密度。在圖28中，示出了該實(shí)施例的每個構(gòu)件應(yīng)用到第一實(shí)施例的每個對應(yīng)構(gòu)件的圖。然而，不必說，該實(shí)施例可應(yīng)用于本發(fā)明的其它實(shí)施例。隨后，描述第五實(shí)施例的半導(dǎo)體器件的制造方法。在根據(jù)第五實(shí)施例的制造方法中，作為圖16中所示的第一實(shí)施例的制造工藝，在形成凹部40 (孔23和布線溝槽28)之后，例如，在孔23的側(cè)壁上方沉積絕緣膜，該絕緣膜用作相比層間絕緣膜7a和7b具有高膜密度的側(cè)壁保護(hù)膜50。上述沉積層(側(cè)壁保護(hù)膜50)優(yōu)選是至少包括硅原子的絕緣膜。例如，可以使用利用諸如二氧化硅膜(SiO2)、碳化硅(SiC)、氮化硅膜(SiN)、氮碳化硅(SiCN)的材料通過化學(xué)氣相沉積法獲得的絕緣膜；或者包含硅、氧和碳的絕緣膜，通常稱為低介電常數(shù)膜；或者通過等離子聚合法形成的膜，諸如苯并環(huán)丁烯膜。換句話說，為了獲得根據(jù)該實(shí)施例的效果，可以使用能夠封閉形成在層間絕緣膜7a和7b的側(cè)壁中的微孔部分的絕緣膜。隨后，例如，通過諸如反應(yīng)離子蝕刻和RF濺射的方法，至少回蝕刻開口部分23的底表面的側(cè)壁保護(hù)膜50。由此，電耦合后來形成的電容器接觸13c和下部電極14。對于由連續(xù)微孔構(gòu)成的多孔絕緣膜具體用作層間絕緣膜的情況，該側(cè)壁保護(hù)膜尤其有效。通常，在由連續(xù)微孔構(gòu)成的多孔絕緣膜中，通過對該膜中存在的且具有低溫?zé)岱纸庑再|(zhì)的有機(jī)化合物執(zhí)行紫外線照射等，同時加熱襯底，以分解有機(jī)化合物形成微孔，來形成微孔?？梢酝ㄟ^利用具有低溫?zé)岱纸庑再|(zhì)的有機(jī)化合物氣體和用于層間絕緣膜的原材料氣體的混合氣體生長層間絕緣膜，或者通過形成具有低溫?zé)岱纸庑再|(zhì)的有機(jī)化合物與層間絕緣膜的原材料的分子的化學(xué)鍵，可以混合具有低溫?zé)岱纸庑再|(zhì)的有機(jī)化合物。至少，可以使用多孔絕緣膜，該多孔絕緣膜是在層間絕緣膜的生長工藝之后，在加熱襯底的情況下，通過執(zhí)行紫外線照射等，由有機(jī)化合物的分解工藝形成的。隨后，如圖29所示，至少在開口部分23的底表面和側(cè)壁上形成下部電極14。由于形成了側(cè)壁保護(hù)膜50，例如，即使在層間絕緣膜7a和7b中形成的精細(xì)微孔具有從側(cè)壁穿透到絕緣膜內(nèi)部的形狀時，也可以防止下部電極14穿透到層間絕緣膜7a和7b中。在通過上述工藝形成下部電極14之后，可以以與圖18的工藝和之后的工藝類似的方式執(zhí)行形成電容元件的工藝。第六實(shí)施例隨后，描述第六實(shí)施例的制造方法。圖30是示出第六實(shí)施例的截面圖。在第六實(shí)施例中，如圖30所示，側(cè)壁保護(hù)膜50a和50b形成在電容元件19 (例如，構(gòu)成電容元件19的下部電極14和電容器絕緣膜15)和下部布線層間絕緣膜7a和7b之間。這些側(cè)壁保護(hù)膜50a和50b僅形成在層間絕緣膜7a和7b的區(qū)域中。更具體地，側(cè)壁保護(hù)膜50a和50b和帽蓋膜6a和6b形成在下部電極14的側(cè)壁上使得在相鄰電容元件19之間的區(qū)域下部電極14不與層間絕緣膜7a和7b接觸。換句話說，沿著下部電極14所位于的整個層間絕緣膜7a和7b，側(cè)壁保護(hù)膜50a和50b和帽蓋膜6a和6b覆蓋在下部電極14的側(cè)壁的上方。這些側(cè)壁保護(hù)膜50a和50b至少包括一個包含在層間絕緣膜7a和7b中的元件，且具有比層間絕緣膜7a和7b高的密度。
近年來在微制備半導(dǎo)體器件中，為了降低布線之間的電容率，可以使用通常所謂的多孔膜，其中在層間絕緣膜7a和7b中形成精細(xì)微孔。如該實(shí)施例所示，通過在相鄰的電容元件19之間形成側(cè)壁保護(hù)膜50a和50b，可以防止在相鄰電容元件19之間的區(qū)域中下部電極14穿透層間絕緣膜7a和7b。由此可以穩(wěn)定地形成下部電極14，并且獲得了減小彼此相鄰的電容元件19和下部電極14之間的漏電流以及提高長期絕緣穩(wěn)定性的效果。第六實(shí)施例中的側(cè)壁保護(hù)膜50a和50b與上述第五實(shí)施例不同，至少形成在接觸下部電極14的層間絕緣膜7a和7b的表面層處。作為上述側(cè)壁保護(hù)膜50a和50b，例如，如國際公布No. W02007/132879文本所公開的，可以形成修改層，在該修改層中修改了層間絕緣膜7a和7b的表面層，并且與層間絕緣膜7a和7b相比，對于每個單位沉積減少了碳的量且增加了氧原子的數(shù)目。另外，可以形成如日本專利申請公布No. 2009-123886中所公開的通過氫等離子修改的修改層。而且,如國際公布No. W003/083935文本中公開的，可以形成包括氮原子和氟原子的修改層。由于側(cè)壁保護(hù)膜50a和50b包括氟原子，所以當(dāng)與后來形成的下部電極14形成化合物時，下部電極14的導(dǎo)電性受損。然而，根據(jù)該實(shí)施例，側(cè)壁保護(hù)膜50a和50b包含的氟原子與氮原子具有強(qiáng)鍵合。因此，下部電極14和側(cè)壁保護(hù)膜50a和50b沒有形成化合物。結(jié)果，沒有發(fā)生下部電極14的導(dǎo)電性損失的問題。在圖30中，示出了該實(shí)施例的每個構(gòu)件應(yīng)用到第一實(shí)施例的每個相應(yīng)構(gòu)件的圖。然而，不必說，該實(shí)施例可以應(yīng)用到本發(fā)明的其它實(shí)施例。隨后，描述第六實(shí)施例的半導(dǎo)體器件的制造方法。在根據(jù)第六實(shí)施例的制造方法中，如圖16中所示的第一實(shí)施例的制造工藝那樣，在形成孔23和布線溝槽28之后，形成用作側(cè)壁保護(hù)膜50a和50b的修改層。通過修改層間絕緣膜7a和7b的表面層，來形成這些修改層。換句話說，在氫、氮、碳或氟的氣氛中，或者在諸如氦和氬的惰性氣體加入到這些氣體中的氣氛中，通過以等離子激發(fā)修改層間絕緣膜7a和7b的表面層，來形成側(cè)壁保護(hù)膜50a和50b?；蛘?，通過在至少包括氧的氣氛中執(zhí)行紫外輻射的曝光處理，修改層間絕緣膜7a和7b的表面層，并形成側(cè)壁保護(hù)膜50a和50b。隨后，如圖31所示，形成下部電極14。由于形成了側(cè)壁保護(hù)膜50a和50b，例如，即使形成在層間絕緣膜7a和7b中的精細(xì)微孔具有從側(cè)壁穿透到絕緣膜內(nèi)部的形狀時，也可以防止下部電極14穿透到層間絕緣膜7a和7c中。在通過上述工藝形成下部電極14之后，可以以與圖18的工藝和之后的工藝一樣的方式，執(zhí)行形成電容元件的工藝。這里，描述了用于這些實(shí)施例的術(shù)語。半導(dǎo)體襯底是上面構(gòu)造了半導(dǎo)體器件的襯底。襯底簡單形成在單晶硅襯底上。不僅這樣，而且還包括如SOI (絕緣體上的硅)襯底的襯底和TFT (薄膜晶體管)和用來制造液晶的襯底。
硬掩膜是一 種絕緣膜，其堆疊在層間絕緣膜上，并且當(dāng)由于層間絕緣膜的介電常數(shù)的減小造成機(jī)械強(qiáng)度降低和工藝抵擋性質(zhì)降低，很難直接執(zhí)行等離子蝕刻和CMP時，保護(hù)層間絕緣膜。等離子體CVD法是例如通過在減壓并通過等離子體能量激發(fā)分子的條件下，向反應(yīng)腔不斷提供原料氣體進(jìn)行的由氣相反應(yīng)或襯底表面上的反應(yīng)在襯底上形成連續(xù)膜的方法。除了普通的濺射法之外，PVD方法是一種包括諸如長拋濺射法、瞄準(zhǔn)濺射法和離子化濺射法的高定向?yàn)R射法，其意圖是改善嵌入性質(zhì)，以提高膜質(zhì)量，并在晶片表面內(nèi)形成均勻膜厚度。當(dāng)濺射合金時，形成的金屬膜可以是一種通過預(yù)先包含除了金屬靶中主要成分之外的金屬的合金膜，該金屬的含量等于或小于固溶度極限。在本發(fā)明中，在形成鑲嵌Cu布線或當(dāng)形成阻擋金屬時，合金膜可主要用于Cu種子層。當(dāng)然,上述實(shí)施例和多種修改在其內(nèi)容不相矛盾的范圍內(nèi)，可以結(jié)合使用。另外，在上述實(shí)施例和修改中，每個部分的結(jié)構(gòu)等是具體描述的。然而，在滿足本發(fā)明的范圍內(nèi)，可以對結(jié)構(gòu)等進(jìn)行各種修改。
權(quán)利要求
1.一種半導(dǎo)體器件，包括襯底；多層布線層，所述多層布線層位于所述襯底上方，并且在所述多層布線層中堆疊了由布線和絕緣層構(gòu)成的多個布線層；存儲電路，所述存儲電路形成在所述襯底中的存儲電路區(qū)域中，并且在平面圖中所述存儲電路具有嵌入在位于所述多層布線層中的凹部中的至少一個電容元件和外圍電路；邏輯電路，所述邏輯電路形成在所述襯底中的邏輯電路區(qū)域中，在平面圖中所述邏輯電路區(qū)域是與所述存儲電路區(qū)域不同的區(qū)域；上部耦合布線，所述上部耦合布線在所述凹部中堆疊在由下部電極、電容器絕緣膜和上部電極構(gòu)成的電容元件上方；以及帽蓋層，所述帽蓋層被定位為與構(gòu)成所述邏輯電路的所述布線的上表面接觸，所述邏輯電路位于所述布線層當(dāng)中的嵌入了所述電容元件的頂層中；其中所述上部耦合布線的上表面和所述帽蓋層的上表面構(gòu)成同一平面。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中所述凹部由嵌入有所述電容元件的孔和連續(xù)位于所述孔的外部且嵌入有所述上部耦合布線的布線溝槽構(gòu)成，并且其中所述布線溝槽的下表面和所述帽蓋層的下表面構(gòu)成同一平面。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，進(jìn)一步包括第一有源元件，所述第一有源元件形成在所述襯底上方的所述存儲電路區(qū)域中； 第二有源元件，所述第二有源元件形成在所述襯底上方的所述邏輯電路區(qū)域中；電容器接觸，所述電容器接觸電耦合所述第一有源元件和所述電容元件；以及耦合接觸，所述耦合接觸電耦合所述第二有源元件和所述邏輯電路的所述布線。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述耦合接觸從其上表面向下表面無縫構(gòu)成。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述耦合接觸包括第一耦合接觸和第二耦合接觸，所述第二耦合接觸電耦合所述第一耦合接觸和所述布線且與所述第一耦合接觸不同。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述電容器接觸由包含W的材料構(gòu)成。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，進(jìn)一步包括第一接觸絕緣層，所述第一接觸絕緣層位于所述襯底上方，且嵌入有第一單元接觸和第二單元接觸；以及第二接觸絕緣層，所述第二接觸絕緣層位于所述第一接觸絕緣層上方，且嵌入有所述電容器接觸和所述耦合接觸；其中所述第一接觸絕緣層或所述第二接觸絕緣層，與二氧化硅膜的介電常數(shù)相比，具有低介電常數(shù)。
8.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，進(jìn)一步包括第三接觸絕緣層，在所述襯底上方和構(gòu)成所述邏輯電路的所述布線的下表面之間，所述第三接觸絕緣層僅具有所述電容元件和所述耦合接觸。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，進(jìn)一步包括位線，所述位線位于所述電容器接觸所在的所述第二接觸絕緣層中； 其中所述位線由包含W的材料構(gòu)成。
10.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中側(cè)壁保護(hù)膜形成在所述絕緣層和所述下部電極之間。
11.一種用于在襯底上方具有存儲電路和邏輯電路的半導(dǎo)體器件的制造方法，所述方法包括以下步驟 在所述襯底上方形成絕緣層， 在所述絕緣層中形成布線溝槽，并且形成嵌入所述布線溝槽的金屬膜； 在平面化所述金屬膜之后，在所述金屬膜上方形成帽蓋膜； 通過去除所述帽蓋膜和所述絕緣層的一部分來形成凹部； 在所述凹部中嵌入下部電極、電容器絕緣膜和上部電極，并且在所述凹部中和所述帽蓋膜上方形成用于上部耦合布線的金屬 膜；以及 通過選擇性去除所述帽蓋膜上方的用于所述上部耦合布線的所述金屬膜，來形成上部耦合布線。
全文摘要
一種半導(dǎo)體器件及其制造方法。該半導(dǎo)體器件包括位于襯底上的多層布線層，并且其中堆疊了由布線和絕緣層構(gòu)成的多個布線層；存儲電路，其形成在襯底中的存儲電路區(qū)域，并且具有嵌入在位于多層布線層中的凹部中的電容元件；邏輯電路，其形成在襯底中的邏輯電路區(qū)域；上部耦合布線，其堆疊在由下部電極、電容器絕緣膜和上部電極構(gòu)成的電容元件上；以及帽蓋層，其形成在構(gòu)成邏輯電路的布線的上表面上。上部耦合布線的上表面和帽蓋層的上表面構(gòu)成同一平面。
文檔編號H01L23/522GK102623430SQ201210019869
公開日2012年8月1日 申請日期2012年1月21日 優(yōu)先權(quán)日2011年1月28日
發(fā)明者井上尚也, 林喜宏, 肱岡健一郎, 間部謙三 申請人:瑞薩電子株式會社