專利名稱：具有減少的柵極電荷的橫向擴散mos晶體管的制作方法
技術領域：
本發(fā)明涉及集成電路，并更具體地涉及集成電路中的MOS晶體管。
背景技術：
集成電路可包括金屬氧化物半導體(MOS)晶體管，所述MOS晶體管在鄰近溝道區(qū)的漏極區(qū)中具有漂移區(qū)，如橫向擴散金屬氧化物半導體(LDMOS)晶體管、擴散金屬氧化物半導體(DMOS)晶體管或漏極擴展金屬氧化物半導體(DEMOS)晶體管。漏極區(qū)中的場氧化物元件位于漂移區(qū)和漏極接觸區(qū)之間。MOS晶體管的柵極從溝道區(qū)和漂移區(qū)上方的源極區(qū)延伸，并與場氧化物元件重疊。由柵極和漂移區(qū)重疊導致的電容增加了總的柵極電容，其可以不期望地降低MOS晶體管的最大有效工作頻率。

發(fā)明內容
集成電路包括MOS晶體管，以及在鄰近漂移區(qū)與溝道區(qū)相對的漏極區(qū)中的漏極絕緣體，所述MOS晶體管具有在鄰近MOS晶體管的溝道區(qū)的MOS晶體管的漏極區(qū)中的漂移區(qū)。MOS晶體管的柵極在兩個區(qū)段中形成；第一柵極區(qū)段位于溝道區(qū)上方，而第二柵極區(qū)段位于漏極絕緣體上方。至少一半的漂移區(qū)不被柵極覆蓋。在第一產品實施例中，第一柵極區(qū)段沒有將柵極材料的元件連接到漂移區(qū)上方的第二柵極區(qū)段。在第二產品實施例中，第一柵極區(qū)段通過柵極材料的元件連接到第二柵極區(qū)段。本發(fā)明還描述了形成集成電路的方法。


圖1示出了包括根據第一產品實施例形成的MOS晶體管的集成電路。圖2示出了包括根據第二產品實施例形成的MOS晶體管的集成電路。圖3A-3D是包括MOS晶體管的集成電路的截面圖，其參考根據連續(xù)制造階段描述的第一方法實施例形成的第一產品實施例或第二產品實施例而說明。圖4A和4B是包括MOS晶體管的集成電路的截面圖，其參考根據連續(xù)制造階段描述的第二方法實施例形成的第一產品實施例或第二產品實施例而說明。
具體實施例方式圖1示出了包括根據第一產品實施例形成的MOS晶體管102的集成電路100。集成電路100在襯底104中和其上形成。MOS晶體管102包括形成在襯底104中的漏極區(qū)106，所述漏極區(qū)106鄰近MOS晶體管102的溝道區(qū)108。漏極絕緣體110在漏極區(qū)106中形成。漏極絕緣體110可以例如是場氧化物的元件。漏極絕緣體110和溝道區(qū)108之間的部分漏極區(qū)106是漂移區(qū)112。鄰近漏極絕緣體110與漂移區(qū)112相對的部分漏極區(qū)106是漏極接觸區(qū)114。附加的場氧化物元件116可以形成在鄰近MOS晶體管102的襯底104中。柵極電介質層118在溝道區(qū)108上方的襯底104的頂表面上形成。第一柵極區(qū)段120在溝道區(qū)108上方的柵極電介質層118的頂表面上形成，其可選地與漂移區(qū)112重疊。第二柵極區(qū)段122在漏極絕緣體110上方形成。在第一產品實施例的一個版本中，第二柵極區(qū)段122不與漂移區(qū)112重疊。至少一半的漂移區(qū)112不通過柵極材料覆蓋。在第一產品實施例的一個版本中，第一柵極區(qū)段120不通過漂移區(qū)112上方的任何柵極材料連接到第二柵極區(qū)段122。側壁124可在最遠離漂移區(qū)112的第一柵極區(qū)段120和第二柵極區(qū)段122的側表面上形成。側壁材料126可以可選地在最靠近漂移區(qū)112的第一柵極區(qū)段120和第二柵極區(qū)段122的側表面上形成，且可阻斷來自第一柵極區(qū)段120和第二柵極區(qū)段122之間間隙下的漂移區(qū)112的部分或所有源極/漏極注入。MOS晶體管102的源極區(qū)128形成在鄰近第一柵極區(qū)段120的襯底104中。重度摻雜的漏極接觸層130可在漏極接觸區(qū)114中形成。形成包括第一柵極區(qū)段120和第二柵極區(qū)段122的MOS晶體管102，以便至少一半的漂移區(qū)112不被柵極材料覆蓋，這可期望地降低柵極漏極電容，同時提供期望的MOS晶體管102的工作漏極電壓。降低的柵極漏極電容可以例如有利地允許更快的MOS晶體管102的開關。在本實施例的一個版本中，第二柵極區(qū)段122可經配置獨立地偏離于第一柵極區(qū)段120，這可以有利地允許MOS晶體管102在比第二柵極區(qū)段122被電連接到第一柵極區(qū)段120的實施例更高的漏極電壓下工作。圖2示出了包括根據第二產品實施例形成的MOS晶體管202的集成電路200。集成電路200在襯底204中和襯底204上形成。MOS晶體管202包括鄰近溝道區(qū)208的漏極區(qū)206和漏極絕緣體210，參考圖1所述。漏極區(qū)206包括漂移區(qū)212和漏極接觸區(qū)214，參考圖1所述。附加的場氧化物元件216可在鄰近MOS晶體管202的襯底204中形成。柵極電介質層218在溝道區(qū)208和漂移區(qū)212上方的襯底204的頂表面上形成。柵極220在柵極電介質層218的頂表面上和漏極絕緣體210上方形成。柵極220包括在溝道區(qū)208上方的第一柵極區(qū)段222，在漏極絕緣體210上方的第二柵極區(qū)段224，以及由與第一柵極區(qū)段222和第二柵極區(qū)段224相同的材料構成的兩個或多個柵極連接元件226，其連接第一柵極區(qū)段222到第二柵極區(qū)段224。每個柵極連接元件226與緊鄰的柵極連接元件226分隔小于2微米。至少一半的漂移區(qū)212不被柵極220覆蓋。在第二產品實施例的一個版本中，第二柵極區(qū)段224不與漂移區(qū)212重疊。側壁228可形成在最遠離漂移區(qū)212的第一柵極區(qū)段222和第二柵極區(qū)段224的側表面上。側壁材料230可以可選地形成在最靠近漂移區(qū)212的第一柵極區(qū)段222、第二柵極區(qū)段224和柵極連接元件226的側表面上，且可阻斷來自第一柵極區(qū)段222、第二柵極區(qū)段224和柵極連接元件226之間的間隙下的漂移區(qū)212的部分或所有源極/漏極注入。MOS晶體管202的源極區(qū)232形成在鄰近第一柵極區(qū)段222的襯底204中。重度摻雜的漏極接觸層234可在漏極接觸區(qū)214中形成。形成MOS晶體管202，以便至少一半的漂移區(qū)212不被柵極材料覆蓋，這可期望地降低柵極漏極電容。降低的柵極漏極電容可以例如有利地允許更快的MOS晶體管202的開關。形成柵極220使得柵極連接元件226與緊鄰的柵極連接元件226分隔小于2微米，其可降低柵極電介質層218中的電場，有利地允許MOS晶體管202以比不具有這樣配置的柵極連接元件226的類似MOS晶體管更高的漏極電壓工作。圖3A-3D說明了參考根據連續(xù)制造階段示出的第一方法實施例形成的第一產品實施例或第二產品實施例描述的包括MOS晶體管的集成電路。集成電路300形成在襯底302中和襯底302上，其可以是單晶娃晶圓、絕緣體上娃(SOI)晶圓、具有不同晶體取向的區(qū)域的混合取向技術(HOT)晶圓，或適于集成電路300制造的其它材料。漏極區(qū)304在襯底302中形成,例如通過離子注入漏極系列摻雜物(drain set of dopants)到襯底中，并執(zhí)行熱驅動從而擴散漏極系列摻雜物到期望的深度和橫向范圍中。在MOS晶體管的η溝道版本中，漏極系列摻雜物包括η型摻雜物，例如磷、砷和/或銻。在MOS晶體管的P溝道版本中，漏極系列摻雜物包括P型摻雜物，例如硼、鎵和/或銦。漏極區(qū)304定位為緊鄰MOS晶體管的溝道區(qū)306。漏極絕緣體308形成在漏極區(qū)304中。漏極絕緣體308可以例如是場氧化物元件。場氧化物可以例如主要由厚度為250納米到600納米的二氧化硅組成。場氧化物元件可以通過圖1A示出的淺溝槽隔離(STI)方法、通過局部氧化硅(LOCOS)方法或通過其它方法形成。STI方法可包括以下步驟:在襯底302上形成氧化層，在氧化層上形成氮化硅層，圖案化氮化硅層以便暴露場氧化物區(qū)域，蝕刻暴露區(qū)域中的襯底302中的溝槽到適當深度以用于期望厚度的場氧化物，在溝槽側壁和底部上生長熱氧化層，通過化學氣相沉積(CVD)、高密度等離子體(HDP)或高縱橫比方法(HARP)用二氧化硅填充溝槽，從氮化硅層的頂表面去除不必要的二氧化硅，并去除氮化硅層。LOCOS方法可包括以下步驟:在襯底302上形成氧化層，在氧化層上形成氮化硅層，圖案化氮化硅層以便暴露場氧化物區(qū)域，在暴露區(qū)域中的襯底302的頂表面上生長熱氧化物到適當厚度以用于期望厚度的場氧化物，并去除氮化硅層。附加的場氧化物元件314可以形成在鄰近MOS晶體管的襯底302中。柵極電介質層316形成在襯底302的頂表面上。柵極電介質層316可以是一層或多層的二氧化硅(Si02)、氮氧化硅(SiON)、氧化鋁(Α1203)、氮氧化鋁(Α10Ν)、氧化鉿(HfO)、硅酸鉿(HfSiO)、鉿硅氮氧化物(HfSiON)、氧化鋯(ZrO)、硅酸鋯(ZrSiO)、鋯硅氮氧化物(ZrSiON)、上述材料的組合或其它絕緣材料。由于在50°C到800°C之間的溫度下暴露于包含等離子體的氮或包含環(huán)境氣體的氮，柵極電介質層316可以包括氮。柵極電介質層316的厚度可以在I納米到10納米之間。柵極電介質層316可以通過任意各種柵極電介質形成方法而形成，如熱氧化、氧化層的等離子體氮化和/或通過原子層沉積(ALD)的電介質材料沉積。柵極層318，例如厚度在50納米到1000納米之間的多晶硅，形成在柵極電介質層316的頂表面上和漏極絕緣體308上方。柵極光刻膠圖案320形成在柵極層318上方。柵極光刻膠圖案320包括溝道區(qū)306上方的第一柵極區(qū)段圖案322。柵極光刻膠圖案320包括漏極絕緣體308上方的第二柵極區(qū)段圖案324。在第一方法實施例的一些版本中，第二柵極區(qū)段圖案324不與漂移區(qū)310重疊。柵極光刻膠圖案320也可包括一個或多個柵極連接元件圖案326，其連接第一柵極區(qū)段圖案322和第二柵極區(qū)段圖案324。至少一半的漂移區(qū)310不被柵極光刻膠圖案320覆蓋。在未示出的隨后的柵極蝕刻操作中，柵極光刻膠圖案320外部的柵極材料從柵極層318中去除。在柵極蝕刻操作完成后，去除柵極光刻膠圖案 320。參考圖3B，柵極328通過柵極蝕刻操作從圖3A的柵極層318中形成。側壁材料330的共形層，例如氮化硅和/或二氧化硅的一個或多個共形層，在集成電路300上方形成。在第一方法實施例中，不在柵極328上方而是正好在漂移區(qū)310上方的側壁材料層330的最小厚度，至少是柵極328平均厚度的50%。參考圖3C，未示出的各向異性的側壁蝕刻操作在集成電路300上執(zhí)行，所述蝕刻去除圖3B的側壁材料層330的側壁材料，從而形成柵極328的側表面上的柵極側壁332。柵極328包括溝道區(qū)306上方的第一柵極區(qū)段334、漏極絕緣體308上方的第二柵極區(qū)段336和可能的柵極連接元件338，所述柵極連接元件338連接第一柵極區(qū)段334到第二柵極區(qū)段336，參考圖2所述。各向異性的側壁蝕刻操作也形成第一柵極區(qū)段334和第二柵極區(qū)段336之間的間隙中的側壁材料的注入阻斷區(qū)段340。注入阻斷區(qū)段340的最小厚度至少是柵極328平均厚度的50%。參考圖3D，源極/漏極注入掩模342形成在集成電路300上方，其暴露用于源極/漏極離子注入操作的區(qū)域。源極/漏極注入掩模342可包括例如光刻膠或其它光敏有機材料。在第一方法實施例中，注入阻斷區(qū)段340通過源極/漏極注入掩模342暴露。未示出的源極/漏極離子注入操作注入源極/漏極摻雜物到襯底302中的源極注入區(qū)344中，所述源極注入區(qū)344鄰近溝道區(qū)306與漏極區(qū)304相對。源極/漏極離子注入操作也可注入源極/漏極摻雜物到漏極接觸區(qū)312中的重度摻雜的漏極注入區(qū)346中。影響注入阻斷區(qū)段340的至少90%的源極/漏極摻雜物在注入阻斷區(qū)段340中被吸收，并因此阻止在漂移區(qū)310中沉積。隨后的去除源極/漏極注入掩模342、活化源極注入區(qū)344和重度摻雜的漏極注入區(qū)346 (如果形成的話)產生了參考第一和/或第二產品實施例描述的結構。圖4A和4B示出了參考根據連續(xù)制造階段示出的第二方法實施例形成的第一產品實施例或第二產品實施例描述的包括MOS晶體管的集成電路。集成電路400在襯底402中和襯底402上形成，參考圖3A所述。漏極區(qū)404在襯底402中形成，參考圖3A所述。漏極區(qū)404位于緊鄰MOS晶體管的溝道區(qū)406。漏極絕緣體408在漏極區(qū)404中形成。漏極絕緣體408可通過圖4A示出的STI方法形成,或通過LOCOS方法形成。漏極絕緣體408和溝道區(qū)406之間的部分漏極區(qū)404是漂移區(qū)410。鄰近漏極絕緣體408與漂移區(qū)410相對的部分漏極區(qū)404是漏極接觸區(qū)412。附加的場氧化物元件414可以在鄰近MOS晶體管的襯底402中形成。柵極電介質層416在襯底402的頂表面上形成，參考圖3A所述。柵極418在柵極電介質層416上形成，參考圖3A和圖3B所述。側壁材料420的共形層，例如氮化硅和/或二氧化硅的一個或多個共形層，在集成電路400上方形成。參考圖4B，未示出的各向異性的側壁蝕刻操作在集成電路400上執(zhí)行，所述蝕刻去除了圖4A中的側壁材料層420的側壁材料，從而形成柵極418的側表面上的柵極側壁422。在第二方法實施例的一個版本中，各向異性的側壁蝕刻操作去除覆蓋第一柵極區(qū)段424和第二柵極區(qū)段426之間的部分漂移區(qū)410的所有側壁材料，如圖4B示出。柵極418包括參考圖3C所述的溝道區(qū)406上方的第一柵極區(qū)段424，和參考圖3C所述的漏極絕緣體408上方的第二柵極區(qū)段426。柵極418也可包括未示出的柵極連接元件，其連接第一柵極區(qū)段424到第二柵極區(qū)段426，參考圖2所述。源極/漏極注入掩模428在集成電路400上方形成，其暴露用于源極/漏極離子注入操作的區(qū)域。在第二方法實施例中，源極/漏極注入掩模428覆蓋第一柵極區(qū)段424和第二柵極區(qū)段426之間的間隙。源極/漏極注入掩模428可包括例如光刻膠或其它光敏有機材料。未示出的源極/漏極離子注入操作注入源極/漏極摻雜物到襯底402中的源極注入區(qū)430中，所述源極注入區(qū)430鄰近溝道區(qū)406與漏極區(qū)404相對。源極/漏極離子注入操作也可注入源極/漏極摻雜物到漏極接觸區(qū)412中的重度摻雜的漏極注入區(qū)432中。在本實施例的一個版本中，在第一柵極區(qū)段424和第二柵極區(qū)段426之間的間隙處影響源極/漏極注入掩模428的至少90%的源極/漏極摻雜物在源極/漏極注入掩模428中被吸收，并因此阻止在漂移區(qū)410中沉積。隨后的去除源極/漏極注入掩模428、活化源極注入區(qū)430和重度摻雜的漏極注入區(qū)432 (如果形成的話)產生了參考第一和/或第二產品實施例描述的結構。本發(fā)明涉及的本領域技術人員將意識到可以對描述的示例性實施例和在要求保護的發(fā)明的范圍內實現的其他實施例進行多種修改。
權利要求
1.一種集成電路，其包括: 金屬氧化物半導體(MOS)晶體管，其具有漂移區(qū)，該漂移區(qū)在與所述MOS晶體管的溝道區(qū)相鄰的所述MOS晶體管的漏極區(qū)中，所述MOS晶體管包括: 所述漏極區(qū)中的漏極絕緣體，該漏極絕緣體在所述漏極區(qū)中的所述漂移區(qū)和漏極接觸區(qū)之間，以便所述漏極區(qū)在所述漏極絕緣體下延伸；以及柵極，所述柵極包括: 第一柵極區(qū)段，其在所述溝道區(qū)上方；以及 第二柵極區(qū)段，其在所述漏極絕緣體上方； 使得至少一半的所述漂移區(qū)不被所述柵極覆蓋。
2.根據權利要求1所述的集成電路，其中所述MOS晶體管進一步包括在所述第一柵極區(qū)段和所述第二柵極區(qū)段之間的注入阻斷區(qū)段，所述注入阻斷區(qū)段由所述第一柵極區(qū)段和所述第二柵極區(qū)段的側表面上的柵極側壁材料構成。
3.根據權利要求1所述的集成電路，其中所述第二柵極區(qū)段不與所述漂移區(qū)重疊。
4.根據權利要求1 所述的集成電路，其中所述第一柵極區(qū)段不通過所述漂移區(qū)上方的任何柵極材料連接到所述第二柵極區(qū)段。
5.根據權利要求1所述的集成電路，其中所述第一柵極區(qū)段和所述第二柵極區(qū)段之間的部分所述漂移區(qū)不被所述第一柵極區(qū)段和所述第二柵極區(qū)段的側表面上的柵極側壁材料覆蓋。
6.一種集成電路，其包括: MOS晶體管，其具有漂移區(qū)，該漂移區(qū)在與所述MOS晶體管的溝道區(qū)相鄰的所述MOS晶體管的漏極區(qū)中，所述MOS晶體管包括: 所述漏極區(qū)中的漏極絕緣體，該漏極絕緣體在所述漏極區(qū)中的所述漂移區(qū)和漏極接觸區(qū)之間，使得所述漏極區(qū)在所述漏極絕緣體下延伸；以及柵極，所述柵極包括: 第一柵極區(qū)段，其在所述溝道區(qū)上方并與所述漏極區(qū)重疊； 第二柵極區(qū)段，其在所述漏極絕緣體上方；以及 兩個或多個柵極連接元件，所述柵極連接元件由與所述第一柵極區(qū)段和所述第二柵極區(qū)段相同的材料構成； 使得至少一半的所述漂移區(qū)不被所述柵極覆蓋，且所述柵極連接元件連接所述第一柵極區(qū)段到所述第二柵極區(qū)段。
7.根據權利要求6所述的集成電路，其中所述MOS晶體管進一步包括在所述第一柵極區(qū)段和所述第二柵極區(qū)段之間的注入阻斷區(qū)段，所述注入阻斷區(qū)段由所述第一柵極區(qū)段和所述第二柵極區(qū)段的側表面上的柵極側壁材料構成。
8.根據權利要求6所述的集成電路，其中所述第一柵極區(qū)段和所述第二柵極區(qū)段之間的部分所述漂移區(qū)不被所述第一柵極區(qū)段和所述第二柵極區(qū)段的側表面上的柵極側壁材料覆蓋。
9.根據權利要求6所述的集成電路，其中所述第二柵極區(qū)段不與所述漂移區(qū)重疊。
10.一種形成集成電路的方法，其包括: 通過以下方法形成具有漂移區(qū)的MOS晶體管，所述漂移區(qū)在與所述MOS晶體管的溝道區(qū)相鄰的所述MOS晶體管的漏極區(qū)中，所述方法包括: 提供襯底； 在所述襯底中形成所述MOS晶體管的漏極區(qū)，所述漏極區(qū)包括在所述漏極區(qū)一側上的漂移區(qū)和在所述漏極區(qū)的相對側上的漏極接觸區(qū)； 在所述漂移區(qū)和所述漏極接觸區(qū)之間的漏極區(qū)中形成漏極絕緣體，使得所述漏極區(qū)在漏極場氧化物區(qū)之下延伸； 在所述漂移區(qū)和溝道區(qū)上方的所述襯底的頂表面上形成所述MOS晶體管的柵極電介質層，所述溝道區(qū)位于所述漏極區(qū)外部的所述襯底中，與所述漂移區(qū)相鄰； 在所述柵極氧化層的頂表面上和所述漏極絕緣體的頂表面上形成柵極層； 執(zhí)行柵極蝕刻操作以從所述柵極層去除材料，從而形成所述MOS晶體管的柵極，所述柵極包括第一柵極區(qū)段和第二柵極區(qū)段，所述第一柵極區(qū)段位于所述溝道區(qū)上方并與所述漏極區(qū)重疊，且所述第二柵極區(qū)段位于場氧化物元件上方，使得至少一半的所述漂移區(qū)不被所述柵極覆蓋； 形成源極/漏極注入掩模，從而暴露所述MOS晶體管的源極區(qū)，所述源極區(qū)位于與所述溝道區(qū)相鄰，與所述 漂移區(qū)相對；以及 執(zhí)行源極/漏極離子注入操作，以便源極/漏極摻雜物被注入到所述源極區(qū)中的襯底中，使得至少90%的源極/漏極摻雜物與所述第一柵極區(qū)段和所述第二柵極區(qū)段之間的間隙下面的所述漂移區(qū)阻斷。
11.根據權利要求10所述的方法，其中所述第一柵極區(qū)段不通過任何柵極材料連接到所述第二柵極區(qū)段。
12.根據權利要求10所述的方法，其中所述柵極進一步包括兩個或多個柵極連接元件，所述柵極連接元件由與所述第一柵極區(qū)段和所述第二柵極區(qū)段相同的材料構成，使得所述柵極連接元件連接所述第一柵極區(qū)段到所述第二柵極區(qū)段。
13.根據權利要求10所述的方法，其進一步包括: 在執(zhí)行所述柵極蝕刻操作步驟后，形成集成電路上方的側壁材料的共形層； 在形成所述源極/漏極注入掩模的步驟前，執(zhí)行各向異性的側壁蝕刻操作，使得所述各向異性的側壁蝕刻操作去除側壁材料層的側壁材料，從而形成所述柵極的側表面上的柵極側壁，以及所述第一柵極區(qū)段和所述第二柵極區(qū)段之間的所述間隙中的側壁材料的注入阻斷區(qū)段。
全文摘要
形成一種集成電路，其包括MOS晶體管、漏極區(qū)中的場氧化物元件、溝道區(qū)上方的第一柵極區(qū)段和場氧化物元件上方的第二柵極區(qū)段，所述MOS晶體管具有鄰近溝道區(qū)的漏極漂移區(qū)，其中間隙在柵極區(qū)段之間，使得至少一半的漂移區(qū)不被柵極覆蓋。
文檔編號H01L29/78GK103189988SQ201180051771
公開日2013年7月3日 申請日期2011年10月26日 優(yōu)先權日2010年10月26日
發(fā)明者S·P·彭哈卡 申請人:德克薩斯儀器股份有限公司