專利名稱：半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置的制造方法。
背景技術(shù)：
將半導(dǎo)體元件的尺寸縮小不僅能夠在單位面積上集成更多的電路，還能夠以更低的電壓、更低的電流驅(qū)動半導(dǎo)體元件，能夠抑制電力消耗。但是，如果縮小了半導(dǎo)體元件的尺寸，則器件的特性將不再遵守長溝道時的近似。具體而言，可以舉出閾值電壓的變化，源極、漏極耐壓的降低、弱反轉(zhuǎn)狀態(tài)下的源極-漏極間的漏電流的增加等。這些現(xiàn)象總稱為短溝道效應(yīng)。作為防止短溝道效應(yīng)的方法有LDD結(jié)構(gòu)。LDD結(jié)構(gòu)是在高雜質(zhì)濃度的漏極區(qū)域以及源極區(qū)域與溝道區(qū)域之間插入低雜質(zhì)濃度的區(qū)域的結(jié)構(gòu)。通過采用LDD結(jié)構(gòu)，漏極以及源極端附近的電場被減弱，耐壓提高。在專利文獻(xiàn)1中，記載了一種在高雜質(zhì)濃度的漏極區(qū)域以及源極區(qū)域與溝道區(qū)域之間具有被設(shè)置成與柵電極部分重疊(overlap)的低濃度雜質(zhì)層以及高濃度雜質(zhì)層的半導(dǎo)體裝置以及其制造方法。專利文獻(xiàn)1 日本特開平10-U870號公報在具有 LDD 結(jié)構(gòu)的 MOSi7ET (Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半導(dǎo)體場效應(yīng)管)中，當(dāng)按照與柵電極部分重疊的方式形成低濃度雜質(zhì)層時，相對于基板例如以45°的傾斜角進(jìn)行離子注入。圖1 (a)是一般的M0SFET100的俯視圖。M0SFET100具有有源區(qū)域40，其包含高濃度雜質(zhì)層44、低濃度雜質(zhì)層42以及溝道區(qū)域46 ；元件分離膜20，其向有源區(qū)域40的周圍延展；和柵電極34，其跨越有源區(qū)域40地伸長。在使低濃度雜質(zhì)層42與柵電極34部分重疊的情況下，以離子注入方向具有沿圖1所示的柵極長度方向(即漏極、柵極、源極排列的方向)的A方向成分以及B方向成分那樣的注入方向進(jìn)行離子注入。這里，在其他區(qū)域存在柵極長度方向與M0SFET100不同的其他MOSFET的情況下，以具有C方向成分以及D方向成分的注入方向進(jìn)一步進(jìn)行離子注入。該情況下，若與柵極長度方向正交的方向上的柵電極34的從有源區(qū)域40突出的尺寸Ll小，則如圖1(b)以及圖1(c)所示，存在被注入的離子穿透柵電極34以及元件分離膜20而侵入到溝道區(qū)域46內(nèi)，形成漏電路徑(leak pass) 的情況。為了防止該情況，需要增大柵電極34的突出尺寸Ll來阻止離子的侵入。但是，若增大柵電極34的突出尺寸Li，則元件尺寸變大，不能夠滿足半導(dǎo)體裝置的高密度化以及小型化的要求。圖2是表示對將柵電極的突出尺寸Ll設(shè)為0. 2 μ m(虛線)以及0. 4 μ m(實線) 時的漏電流進(jìn)行比較的結(jié)果的曲線圖。在圖2中，橫軸表示柵極電壓，縱軸表示漏極電流。 能夠了解在將柵電極的突出尺寸Ll設(shè)為0. 2 μ m時漏電流大幅增大，通過將突出尺寸Ll 增大為0. 4 μ m能夠避免這種情況
發(fā)明內(nèi)容
本發(fā)明鑒于該點而提出，其目的在于，提供一種在包含針對基板從傾斜方向進(jìn)行離子注入的工序的半導(dǎo)體裝置的制造方法中，能夠兼顧柵電極尺寸的縮小化與漏電流特性的改善的制造方法。本發(fā)明的半導(dǎo)體裝置的制造方法包括在半導(dǎo)體基板的表面形成柵電極的工序； 形成對所述柵電極的與柵極長度方向交叉的柵極寬度方向上的兩端面進(jìn)行被覆的抗蝕劑掩模的工序；以具有所述柵極長度方向成分以及所述柵極寬度方向成分的注入方向向所述半導(dǎo)體基板注入雜質(zhì)離子，在所述半導(dǎo)體基板的表面的夾著所述柵電極的兩側(cè)形成與所述柵電極部分重疊的低濃度雜質(zhì)層的工序；形成覆蓋所述柵電極的側(cè)面的側(cè)壁的工序；和將所述柵電極以及所述側(cè)壁作為掩模注入雜質(zhì)離子，在所述半導(dǎo)體基板的表面的夾著所述柵電極的兩側(cè)形成離開所述柵電極的高濃度雜質(zhì)層的工序。另外，本發(fā)明的半導(dǎo)體裝置的制造方法是包括柵極長度方向相互不同的多個半導(dǎo)體元件的半導(dǎo)體裝置的制造方法，包括在半導(dǎo)體基板的表面形成分別與所述多個半導(dǎo)體元件對應(yīng)的多個柵電極的工序；形成對所述多個柵電極的與各個柵極長度方向交叉的柵極寬度方向上的兩端面進(jìn)行被覆的抗蝕劑掩模的工序；以具有所述柵極長度方向成分以及所述柵極寬度方向成分的注入方向向所述半導(dǎo)體基板注入雜質(zhì)離子，在所述半導(dǎo)體基板的表面的夾著所述多個柵電極每一個的兩側(cè)形成與所述多個柵電極每一個部分重疊的低濃度雜質(zhì)層的工序；形成覆蓋所述多個柵電極的各個側(cè)面的側(cè)壁的工序；和將所述多個柵電極以及所述側(cè)壁作為掩模注入雜質(zhì)離子，在所述半導(dǎo)體基板的表面的夾著所述多個柵電極每一個的兩側(cè)形成離開所述多個柵電極的高濃度雜質(zhì)層的工序。根據(jù)本發(fā)明的半導(dǎo)體裝置的制造方法，即使在形成低濃度雜質(zhì)層時，以具有與柵極長度方向交叉的柵極寬度方向成分的傾斜角進(jìn)行離子注入的情況下，由于柵電極的柵極寬度方向上的兩端面被抗蝕劑掩模被覆，所以也能夠阻礙離子向柵電極正下面的溝道區(qū)域內(nèi)的注入，可防止溝道區(qū)域內(nèi)的漏電路徑的形成。由此，能夠?qū)崿F(xiàn)兼顧柵電極尺寸的縮小化和漏電流特性的改善。


圖1(a)以及圖1(b)是表示MOSFET的結(jié)構(gòu)的俯視圖。圖1 (c)是沿著圖1(b)的 Ic-Ic線的剖面圖。圖2是表示MOSFET的漏電流特性的曲線圖。圖3是表示本發(fā)明的實施例涉及的CMOS型IC的制造工序的剖面圖。圖4是表示本發(fā)明的實施例涉及的CMOS型IC的制造工序的剖面圖。圖5 (a)是在n-MOS形成區(qū)域形成低濃度雜質(zhì)層的工序中的CMOS型IC的俯視圖。 圖5(b)以及圖5(c)分別是沿著圖5(a)中的恥-恥線以及5c-5c線的剖面圖。圖6(a)在是n-MOS形成區(qū)域形成低濃度雜質(zhì)層的工序中的CMOS型IC的俯視圖。 圖6(b)以及圖6(c)分別是沿著圖6(a)中的6b-6b線以及6c-6c線的剖面圖。圖7是表示MOSFET的漏電流特性的曲線圖。附圖標(biāo)記說明2-n-M0S形成區(qū)域；3-p-MOS形成區(qū)域；10-半導(dǎo)體基板；3鈕、 MP-柵電極；36n、36p-側(cè)壁(side wall) ；42n、42p-低濃度雜質(zhì)層；44n、44p-高濃度雜質(zhì)層；61 64-抗蝕劑掩模；71、72_抗蝕劑掩模
下面，一邊參照附圖一邊對本發(fā)明的實施例進(jìn)行說明。其中，在以下所示的圖中， 對實質(zhì)上相同或者等價的構(gòu)成要素、部分賦予相同的參照標(biāo)記。以下，以在相互鄰接的 n-MOS形成區(qū)域2以及p-MOS形成區(qū)域3中分別形成η型MOSFET以及ρ型MOSFET的情況為例進(jìn)行說明。圖3(a) (e)以及圖4(a) (d)是本發(fā)明的實施例涉及的CMOS型IC的制造方法中的每個工序的剖面圖。準(zhǔn)備ρ型的硅基板10，利用酸溶液將其洗凈并用超純水沖洗后，通過離心干燥機使其干燥(圖3(a))。接著，在以覆蓋硅基板10的n-MOS形成區(qū)域2的表面的方式形成了抗蝕劑掩模后，向硅基板10的未被抗蝕劑覆蓋的露出面注入磷離子，在P-MOS形成區(qū)域3形成η-阱 12(圖 3(b))。接著，形成用于將n-MOS形成區(qū)域2與p_M0S形成區(qū)域3電分離的元件分離膜 20。元件分離膜20能夠通過例如STI (Shallow Trench Isolation，淺溝槽隔離)法或者 L0C0S (local oxidation of silicon，硅的局部氧化)法來形成。在STI法的情況下，通過反應(yīng)性離子蝕刻(RIE reactive ion etching)在硅基板10的元件分離區(qū)域形成槽，通過化學(xué)氣相沉積法(CVD :Chemical Vapor Deposition)等在該槽中埋入Si02。然后，通過化學(xué)機械平坦化法(CMP =Chemical Mechanical Polishing)對 SiO2 進(jìn)行平坦化(圖 3(c))。接著，通過熱氧化法在硅基板10的表面形成由SW2構(gòu)成的柵極氧化膜32。接下來，使硅烷(SiH4)氣體在氮氣(N2)氛圍中熱分解，在柵極氧化膜32上形成構(gòu)成柵電極34η、 34ρ的多晶硅膜34。其中，為了降低多晶硅膜34的電阻，也可以添加磷(P)等雜質(zhì)(圖 3(d))。接著，對多晶硅膜34實施圖案化，在n-MOS形成區(qū)域2以及p_M0S形成區(qū)域3分別形成柵電極34η以及34ρ。接下來，將柵電極34η以及34ρ作為掩模，部分地去除柵極氧化膜32(圖3(e))。接著，在n-MOS形成區(qū)域2形成低濃度雜質(zhì)層42n (圖4 (a))。這里，圖5 (a)是與圖4(a)對應(yīng)的n-MOS形成區(qū)域2以及p-MOS形成區(qū)域3的俯視圖，圖5(b)以及圖5(c)是分別沿著圖5(a)中的恥-恥線以及5c-5c線的剖面圖。在進(jìn)行用于在n-MOS形成區(qū)域2 形成低濃度雜質(zhì)層42η的離子注入之前，形成抗蝕劑掩模61以及71?？刮g劑掩模61是用于阻止離子向P-MOS形成區(qū)域3注入的掩模?？刮g劑掩模61覆蓋硅基板10的p-MOS形成區(qū)域3的表面，并且在n-MOS形成區(qū)域2具有開口部61a。抗蝕劑掩模71被覆了在開口部61a內(nèi)露出的柵電極34η的上面的一部分、和與柵電極34η的柵極長度方向正交的方向 (以下稱為柵極寬度方向)上的端面a以及b。柵電極34η的從有源區(qū)域40η突出的尺寸 Ll例如是0. 2 μ m，被覆柵電極34η的端面a以及b的抗蝕劑掩模71的被覆厚度L2例如是 0. 3μπι?？刮g掩模61與抗蝕劑掩模71能夠使用相同的材料形成，經(jīng)過相同的曝光、顯影處理，通過統(tǒng)一處理來形成。即，不需要新追加用于形成被覆柵電極34η的端面的抗蝕劑71 的工序。在形成了抗蝕劑掩模61以及71后，以劑量2. OX 1013atOm/Cm2、注入能量160kev 向硅基板10的表面注入磷離子(31P+)，在夾著柵電極3 的兩側(cè)形成η型的低濃度雜質(zhì)層42η。離子注入按照注入方向具有沿柵極長度方向的A方向成分以及B方向成分的方式，以注入角度45°進(jìn)行。低濃度雜質(zhì)層42η按照自對準(zhǔn)地與柵電極3 部分重疊的方式(以具有侵入到柵電極正下方區(qū)域的部分的方式)形成在有源區(qū)域40η內(nèi)。這里，當(dāng)在未圖示的其他n-MOS形成區(qū)域中進(jìn)一步形成了柵極長度方向不同的η 型MOSFET時，在本工序中，以具有沿柵極寬度方向的C方向成分以及D方向成分的注入方向(傾斜角)進(jìn)行離子注入。由于柵電極34η的端面a以及b被具有規(guī)定的被覆厚度的抗蝕劑71被覆，所以在進(jìn)行具有柵極寬度方向成分的離子注入時，也能阻止離子向柵電極 3 的正下方的溝道區(qū)域內(nèi)的注入。因此，不會在溝道區(qū)域內(nèi)形成漏電路徑。這樣，通過利用抗蝕劑71被覆柵電極3 的柵極寬度方向的端面a以及b，能夠得到與增長柵電極的突出尺寸Ll時相同的效果。其中，抗蝕劑71對柵電極34η的兩端面被覆的被覆厚度被設(shè)定成能夠阻止離子向柵電極正下方注入的厚度，可按照柵電極34η的突出尺寸Li、離子注入條件等適當(dāng)變更。接著，在p-MOS形成區(qū)域3以同樣的步驟形成低濃度雜質(zhì)層42ρ (圖4 (b))。這里， 圖6 (a)是與圖4(b)對應(yīng)的n-MOS形成區(qū)域2以及p-MOS形成區(qū)域3的俯視圖，圖6(b)以及圖6(c)分別是沿著圖6(a)中的恥-恥線以及5c-5c線的剖面圖。在進(jìn)行用于在p_M0S 形成區(qū)域3形成低濃度雜質(zhì)層42p的離子注入之前，形成抗蝕劑掩模62以及72。抗蝕劑掩模62是用于阻止離子向n-MOS形成區(qū)域2的注入的掩模?？刮g劑掩模62覆蓋硅基板10的 n-MOS形成區(qū)域2的表面，并且在p-MOS形成區(qū)域3具有開口部62a。抗蝕劑掩模72被覆在開口部62a內(nèi)露出的柵電極34p的上面的一部分、和柵電極34p的柵極寬度方向上的端面a以及b。柵電極34p的從有源區(qū)域40p突出的尺寸Ll例如是0.2 μ m，被覆柵電極34η 的端面a以及b的柵極寬度方向上的抗蝕劑掩模72的被覆厚度L2例如是0. 3 μ m?？刮g劑掩模62與抗蝕劑掩模72能夠使用相同的材料形成，經(jīng)過相同的曝光、顯影處理通過統(tǒng)一處理來形成。即，為了形成被覆柵電極34p的端面的抗蝕劑72，不需要追加工序。在形成了抗蝕劑掩模62以及72后，向硅基板10的ρ表面注入硼離子(11Β+)，在夾著柵電極34η的兩側(cè)形成η型的低濃度雜質(zhì)層42ρ。離子注入按照注入方向具有沿柵極長度方向的A方向成分以及B方向成分的方式，以注入角度45°進(jìn)行。低濃度雜質(zhì)層42η 以自對準(zhǔn)地與柵電極34ρ部分重合的方式(以具有向柵電極正下方的區(qū)域侵入的部分的方式)形成在有源區(qū)域40ρ內(nèi)。這里，當(dāng)在未圖示的其他p-MOS形成區(qū)域中進(jìn)一步形成柵極長度方向不同的ρ型 MOSFET時，在本工序中，以具有沿著柵極寬度方向的C方向成分以及D方向成分的注入方向 (傾斜角)進(jìn)行離子注入。由于柵電極34ρ的端面a以及b被具有規(guī)定厚度的抗蝕劑72被覆，所以在進(jìn)行具有C方向成分以及D方向成分的離子注入時，也能阻礙離子向溝道區(qū)域內(nèi)的注入，不會在溝道區(qū)域內(nèi)形成漏電路徑。這樣，通過由抗蝕劑72被覆柵電極34p的端面 a以及b，能夠得到與增長柵電極的突出尺寸Ll時相同的效果。接著，在除去了抗蝕劑62以及72后，使用CVD法等，按照埋設(shè)柵電極3 以及34p 的方式在硅基板 ο的表面形成由S^2等構(gòu)成的絕緣膜。接下來，通過反應(yīng)性離子蝕刻來蝕刻該絕緣膜，在柵電極Mn以及34ρ的側(cè)面分別形成側(cè)壁36η、36ρ。接著，按照覆蓋p-MOS形成區(qū)域3的方式在硅基板10的表面形成抗蝕劑63。接下來，向硅基板10的表面以劑量5. OX lOMatom/cm2、注入能量50kev注入砷離子(75As+)，在夾著柵電極34η的兩側(cè)形成與漏極以及源極對應(yīng)的η型高濃度雜質(zhì)層44η。離子注入以注入角度0°進(jìn)行。柵電極3 以及側(cè)壁36η作為掩模發(fā)揮作用，高濃度雜質(zhì)層4 在低濃度雜質(zhì)層42η內(nèi)形成在離開柵電極34η以及溝道區(qū)域的位置。即，形成低濃度雜質(zhì)層42η夾設(shè)在高濃度雜質(zhì)層4 與溝道區(qū)域46η之間的LDD結(jié)構(gòu)(圖4(c))。接著，按照覆蓋n-MOS形成區(qū)域2的方式，在硅基板10的表面形成抗蝕劑64。接著，向硅基板10的表面注入硼離子(11B+)，在夾著柵電極34p的兩側(cè)形成與漏極以及源極對應(yīng)的P型高濃度雜質(zhì)層44p。離子注入是以注入角度0°進(jìn)行的。柵電極34p以及側(cè)壁 36p作為掩模發(fā)揮作用，高濃度雜質(zhì)層44p形成在低濃度雜質(zhì)層42p內(nèi)離開柵電極34p以及溝道區(qū)域46p的位置。即，形成低濃度雜質(zhì)層42p夾設(shè)在高濃度雜質(zhì)層44p與溝道區(qū)域 46p之間的LDD結(jié)構(gòu)(圖4(d))。然后，經(jīng)過公知的布線工序完成CMOS型IC。從以上的說明可知根據(jù)本實施例涉及的制造方法，即使在形成低濃度雜質(zhì)層時， 以具有與柵極長度方向正交的柵極寬度方向成分的傾斜角進(jìn)行離子注入的情況下，由于在該離子注入之前柵電極的柵極寬度方向上的兩端面被抗蝕劑掩模被覆，所以也能夠阻礙離子向柵電極正下方的溝道區(qū)域內(nèi)的注入，可防止溝道區(qū)域內(nèi)的漏電路徑的形成。因此，能夠使柵電極的柵極寬度方向的尺寸比以往小，可以對半導(dǎo)體元件的縮小化以及高密度化做出貢獻(xiàn)。由于被覆柵電極的兩端面的抗蝕劑掩模能夠與用于阻止離子向其他區(qū)域的注入的現(xiàn)有抗蝕劑掩模在同一工序中形成，所以不需要追加新的工序。圖7是表示將柵電極的從有源區(qū)域突出的尺寸Ll設(shè)為比以往短的0. 2 μ m的情況下，對柵電極的柵極寬度方向上的兩端面由抗蝕劑掩模被覆的情況(實線)與不被覆的情況(虛線)的漏電流進(jìn)行比較的結(jié)果的曲線圖。能夠理解通過如本實施例那樣利用抗蝕劑被覆柵電極的兩端面來阻止離子向溝道區(qū)域的注入，漏電流大幅減少。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，其特征在于，包含在半導(dǎo)體基板的表面形成柵電極的工序；形成對所述柵電極的與柵極長度方向交叉的柵極寬度方向上的兩端面進(jìn)行被覆的抗蝕劑掩模的工序；以具有所述柵極長度方向成分以及所述柵極寬度方向成分的注入方向向所述半導(dǎo)體基板注入雜質(zhì)離子，在所述半導(dǎo)體基板的表面的夾著所述柵電極的兩側(cè)形成與所述柵電極部分重疊的低濃度雜質(zhì)層的工序；形成覆蓋所述柵電極的側(cè)面的側(cè)壁的工序；和將所述柵電極以及所述側(cè)壁作為掩模注入雜質(zhì)離子，在所述半導(dǎo)體基板的表面的夾著所述柵電極的兩側(cè)形成離開所述柵電極的高濃度雜質(zhì)層的工序。
2.根據(jù)權(quán)利要求1所述的制造方法，其特征在于，所述抗蝕劑掩模具有能夠阻止在形成所述低濃度雜質(zhì)層的工序中以具有所述柵極寬度方向成分的注入方向被注入的雜質(zhì)離子向所述柵電極的正下方侵入的被覆厚度。
3.一種半導(dǎo)體裝置的制造方法，該半導(dǎo)體裝置包含柵極長度方向相互不同的多個半導(dǎo)體元件，該制造方法的特征在于，包含在半導(dǎo)體基板的表面形成與所述多個半導(dǎo)體元件的每一個對應(yīng)的多個柵電極的工序；形成對所述多個柵電極的每一個的與柵極長度方向交叉的柵極寬度方向上的兩端面進(jìn)行被覆的抗蝕劑掩模的工序；以具有所述柵極長度方向成分以及所述柵極寬度方向成分的注入方向向所述半導(dǎo)體基板注入雜質(zhì)離子，在所述半導(dǎo)體基板的表面的夾著所述多個柵電極每一個的兩側(cè)形成與所述多個柵電極的每一個部分重疊的低濃度雜質(zhì)層的工序；形成覆蓋所述多個柵電極每一個的側(cè)面的側(cè)壁的工序；和以所述多個柵電極以及所述側(cè)壁為掩模注入雜質(zhì)離子，在所述半導(dǎo)體基板的表面的夾著所述多個柵電極每一個的兩側(cè)形成離開所述多個柵電極的高濃度雜質(zhì)層的工序。
4.根據(jù)權(quán)利要求3所述的制造方法，其特征在于，所述半導(dǎo)體裝置包含η型MOSFET以及ρ型MOSFET作為所述半導(dǎo)體元件，形成所述低濃度雜質(zhì)層的工序包含形成對所述η型MOSFET以及ρ型MOSFET中任意一方進(jìn)行被覆的抗蝕劑掩模的工序，被覆所述柵電極每一個的兩端面的抗蝕劑掩模與被覆所述η型MOSFET以及ρ型 MOSFET中任意一方的抗蝕劑掩模在同一工序中形成。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置的制造方法。在包含針對基板從傾斜方向進(jìn)行離子注入的工序的半導(dǎo)體裝置的制造方法中，能夠兼顧柵電極尺寸的縮小化和漏電流特性的改善。在半導(dǎo)體基板表面形成柵電極。形成對柵電極的與柵極長度方向交叉的柵極寬度方向上的兩端面進(jìn)行被覆的抗蝕劑掩模。以具有柵極長度方向成分以及柵極寬度方向成分的注入方向向半導(dǎo)體基板注入雜質(zhì)離子，在半導(dǎo)體基板的表面的夾著柵電極的兩側(cè)形成與柵電極部分重疊的低濃度雜質(zhì)層。形成覆蓋柵電極的側(cè)面的側(cè)壁。以柵電極以及側(cè)壁作為掩模注入雜質(zhì)離子，在半導(dǎo)體基板的表面的夾著柵電極的兩側(cè)形成離開柵電極的高濃度雜質(zhì)層。
文檔編號H01L21/8238GK102479756SQ20111038181
公開日2012年5月30日 申請日期2011年11月25日 優(yōu)先權(quán)日2010年11月26日
發(fā)明者柴田真弓 申請人:拉碧斯半導(dǎo)體株式會社