專利名稱：半導(dǎo)體器件以及制造半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件以及制造半導(dǎo)體器件的方法。更具體地說，本發(fā)明涉及可有效應(yīng)用于含有MISFET的半導(dǎo)體器件的技術(shù)。
背景技術(shù)：
當(dāng)前，已經(jīng)廣泛進(jìn)行了晶體管的小型化及其性能的提高。但是，就性能而言，只通過小型化來提高晶體管的性能存在使成本增加的問題。在這樣的情況下，已經(jīng)不僅公開了通過小型化來提高晶體管的性能，而且公開了控制應(yīng)力來提高晶體管性能的方法。作為使用應(yīng)力膜提高晶體管性能的方法之一，人們已研究了，例如，將SiGe應(yīng)用于在Si襯底上形成的ρ溝道型MISFET的源極/漏極區(qū)來提高性能的技術(shù)。這樣的技術(shù)公開在，例如，下面的專利文獻(xiàn)1和2中。并且，人們還研究了如下所謂DSL(雙應(yīng)力襯墊)的技術(shù)在ρ溝道型MISFET上形成壓縮應(yīng)力膜，并且在η溝道型MISFET上形成拉伸應(yīng)力膜，因此，將應(yīng)力施加于兩個MISFET 的溝道來提高性能。[專利文獻(xiàn)1]日本待審專利公開第2009-26795號[專利文獻(xiàn)2]日本待審專利公開第2008-78347號

發(fā)明內(nèi)容
本發(fā)明人已經(jīng)對通過將SiGe應(yīng)用于在Si襯底上形成的ρ溝道型MISFET (金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)的源極/漏極區(qū)來提高晶體管性能的技術(shù)進(jìn)行了研究。但是，如下詳述，在ρ溝道型MISFET的制造過程中，當(dāng)使用晶面取向為(100)的襯底、并且在源極/漏極形成區(qū)中形成溝槽時，使(111)晶面在側(cè)面暴露出來。這樣的晶面與 (100)晶面形成的角度相對較大。其結(jié)果是，即使使SiGe外延生長在溝槽的內(nèi)部以形成源極/漏極區(qū)，施加于溝道的應(yīng)力也減小了。于是，為了更有效地對溝道施加應(yīng)力，需要改進(jìn)器件結(jié)構(gòu)，以及研究實現(xiàn)器件配置的制造方法。在這樣的情況下，本發(fā)明的一個目的是提供能夠改善半導(dǎo)體器件的特性的技術(shù)。并且，本發(fā)明的另一個目的是提供能夠改善半導(dǎo)體器件的特性的半導(dǎo)體器件的制造方法。
本發(fā)明的上述和其它目的以及新的特征可以從本說明書的描述以及附圖中明顯看出。下面簡述本申請中公開的發(fā)明中的代表性發(fā)明的總結(jié)。在本申請中公開的發(fā)明當(dāng)中，顯示在代表性實施例中的半導(dǎo)體器件含有(a)具有(110)晶面取向且包括第一半導(dǎo)體的襯底；以及(b)在所述襯底的第一區(qū)域中形成的P 溝道型場效應(yīng)晶體管。所述P溝道型場效應(yīng)晶體管含有(bl)經(jīng)由柵極絕緣膜布置在所述第一區(qū)域上的柵電極；以及(b2)源極/漏極區(qū)，其在布置在所述襯底中的溝槽的內(nèi)部布置在所述柵電極的相反兩側(cè)，并且包括晶格常數(shù)比所述第一半導(dǎo)體大的第二半導(dǎo)體。所述溝槽在位于柵電極側(cè)的側(cè)壁部分處具有晶面取向為(100)的第一斜面；和與所述第一斜面相交的晶面取向為(100)的第二斜面。在本申請中公開的發(fā)明當(dāng)中，顯示在代表性實施例中的半導(dǎo)體器件含有(a)襯底，其含有晶面取向為(110)的第一區(qū)域和晶面取向為(100)的第二區(qū)域，并且包括第一半導(dǎo)體；(b)在所述襯底的所述第一區(qū)域中形成的ρ溝道型場效應(yīng)晶體管；以及(C)在所述襯底的所述第二區(qū)域中形成的η溝道型場效應(yīng)晶體管。(b)的所述ρ溝道型場效應(yīng)晶體管含有(bl)經(jīng)由第一柵極絕緣膜布置在所述第一區(qū)域上的第一柵電極；以及(b2)第一源極 /漏極區(qū)，其在布置在所述襯底中的溝槽的內(nèi)部布置在所述第一柵電極的相反兩側(cè)，并且包括晶格常數(shù)比所述第一半導(dǎo)體大的第二半導(dǎo)體。(c)的所述η溝道型場效應(yīng)晶體管含有 (cl)經(jīng)由第二柵極絕緣膜布置在所述第二區(qū)域上的第二柵電極；以及(c2)第二源極/漏極區(qū)，其在所述襯底中布置在所述第二柵電極的相反兩側(cè)，并且包括第一半導(dǎo)體。所述溝槽在位于第一柵電極側(cè)的側(cè)壁部分處具有晶面取向為(100)的第一斜面；和與所述第一斜面相交的晶面取向為(100)的第二斜面。在本申請中公開的發(fā)明當(dāng)中，顯示在代表性實施例中的制造半導(dǎo)體器件方法包括如下步驟(a)準(zhǔn)備至少含有晶面取向為(110)的第一區(qū)域、并且包括第一半導(dǎo)體的襯底； 以及(b)經(jīng)由第一柵極絕緣膜在所述襯底的所述第一區(qū)域上形成第一柵電極。并且，所述方法進(jìn)一步包括如下步驟(c)在所述第一柵電極的相反兩側(cè)形成側(cè)壁膜；以及(d)將所述側(cè)壁膜作為掩模，在所述第一柵電極的相反兩側(cè)干法蝕刻所述襯底，從而在所述襯底中在所述第一柵電極的相反兩側(cè)形成第一溝槽。更進(jìn)一步，所述方法包括如下步驟(e)讓所述第一溝槽經(jīng)受各向異性濕法蝕刻，從而在位于第一柵電極側(cè)的側(cè)壁部分處形成第二溝槽， 第二溝槽具有晶面取向為(100)的第一斜面和與所述第一斜面相交的晶面取向為(100)的第二斜面。而且，所述方法包括如下步驟(f)從所述第一斜面和所述第二斜面外延生成晶格常數(shù)比所述第一半導(dǎo)體大的第二半導(dǎo)體，從而在所述第二溝槽中形成包括所述第二半導(dǎo)體的半導(dǎo)體區(qū)。依照顯示在本申請中公開的發(fā)明的如下代表性實施例中的半導(dǎo)體器件，可以改善半導(dǎo)體器件的特性。并且，依照顯示在本申請中公開的發(fā)明的如下代表性實施例中的制造半導(dǎo)體器件的方法，可以制造出特性極佳的半導(dǎo)體器件。


圖1是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖2是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖 1的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖3是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖 2的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖4是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖 3的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖5是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖 4的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖6是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖 5的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖7是例示第一實施例的半導(dǎo)體器件的制造步驟中的蝕刻步驟的剖視圖；圖8是例示第一實施例的半導(dǎo)體器件的制造步驟中的蝕刻步驟的平面圖；圖9是示意性地示出硅襯底1的晶面取向和柵電極GE2的沉積方向的平面圖；圖10是例示第一實施例的半導(dǎo)體器件的制造步驟中的蝕刻步驟的剖視圖，它是接在圖7的蝕刻之后的第一蝕刻之后的剖視圖；圖11是例示第一實施例的半導(dǎo)體器件的制造步驟中的蝕刻步驟的剖視圖，它是接在圖10的第一蝕刻之后的第二蝕刻之后的剖視圖；圖12是示出硅襯底的蝕刻方向的視圖；圖13是示出TMAH處理時間(s (秒))與沿著硅襯底的每個晶面取向的凹進(jìn)量(nm) 之間的關(guān)系的曲線圖；圖14是示出比較例子的半導(dǎo)體器件的制造步驟中的蝕刻步驟的剖視圖；圖15是例示比較例子的半導(dǎo)體器件的制造步驟中的蝕刻步驟的平面圖；圖16是示出第一實施例的半導(dǎo)體器件的溝槽的形狀和比較例子的半導(dǎo)體器件的溝槽的形狀的剖視圖；圖17是示出第一實施例的半導(dǎo)體器件和比較例子的半導(dǎo)體器件中的ρ溝道型 MISFET中的空穴的遷移率的曲線圖；圖18是示出第一實施例的半導(dǎo)體器件的另一種配置的必要部分剖視圖；圖19是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖11的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖20是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖19的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖21是示出第一實施例的半導(dǎo)體器件的硅鍺區(qū)的形狀和比較例子的半導(dǎo)體器件的硅鍺區(qū)的形狀的剖視圖；圖22是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖20的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖23是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖22的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖M是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖23的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖25是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖M的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖沈是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖25的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖27是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖沈的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖觀是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖27的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖四是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖觀的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖30是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖四的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖31是示出第一實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖30的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖32是示出使用第一實施例的半導(dǎo)體器件的半導(dǎo)體芯片的配置例子的平面圖；圖33是示出第一實施例的半導(dǎo)體器件(ρ溝道型MISFET Qpl)的剖面的照片(圖形)；圖34是顯示在圖33中的照片(圖形)的再現(xiàn)圖；圖35是例示第二實施例的半導(dǎo)體器件的制造步驟中的蝕刻步驟的剖視圖；圖36是例示第二實施例的半導(dǎo)體器件的制造步驟中的蝕刻步驟的剖視圖，它是接在圖35的制造步驟之后的制造步驟中的半導(dǎo)體器件的剖視圖；圖37是示出第五實施例的應(yīng)用例子1的半導(dǎo)體器件的制造步驟的必要部分剖視圖；圖38是示出第五實施例的應(yīng)用例子2的半導(dǎo)體器件的制造步驟的必要部分剖視圖；圖39是示出第五實施例的應(yīng)用例子3的半導(dǎo)體器件的制造步驟的必要部分剖視圖；圖40是示出第五實施例的應(yīng)用例子3的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖39的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖41是示出第五實施例的應(yīng)用例子4的半導(dǎo)體器件的制造步驟的必要部分剖視圖；圖42是示出第五實施例的應(yīng)用例子4的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖41的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；圖43是示出第五實施例的應(yīng)用例子4的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖42的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖；以及圖44是示出第五實施例的應(yīng)用例子4的半導(dǎo)體器件的制造步驟的必要部分剖視圖，它是接在圖43的制造步驟之后的制造步驟期間半導(dǎo)體器件的必要部分剖視圖。
具體實施方式
下面參照附圖詳細(xì)描述示出本發(fā)明的實施例。在如下實施例中，為了方便起見，如果需要，可以用多個分部或分實施例來描述該實施例。但是，除非另有規(guī)定，這些分部或分實施例不是相互獨立的，而是存在這樣的關(guān)系， 即一個分部或分實施例是另一個分部或分實施例的局部或全部的修改例子、應(yīng)用例子、詳細(xì)說明、補充說明等。并且，在如下實施例中，當(dāng)提及元件的數(shù)目等(包括數(shù)目、數(shù)值、數(shù)量、 范圍等)時，元件的數(shù)目不局限于特定數(shù)目，而是可以大于或小于特定數(shù)目，除非另有規(guī)定，以及除了該數(shù)目原則上明顯局限于特定數(shù)目的情況以及其它情況之外。并且，在如下實施例中，構(gòu)成元件(包括元件步驟等)未必是必要的，除非另有規(guī)定，以及除了它們原則上明顯可以認(rèn)為是必要的情況以及其它情況之外。類似地，在如下實施例中，當(dāng)提及構(gòu)成元件等的形狀、位置關(guān)系等時，應(yīng)該理解為它們包括與該形狀等大致類似或相似的形狀等，除非另有規(guī)定，除非原則上明顯另有考慮，以及除了其它情況之外。這也適用于前述的數(shù)目等(包括數(shù)目、數(shù)值、數(shù)量、范圍等)。下面參考附圖詳細(xì)描述本發(fā)明的實施例。順便說一下，在描述實施例的所有附圖中，賦予具有相同功能的構(gòu)件以相同或相關(guān)的符號和標(biāo)號，并且省略對它們的重復(fù)描述。并且，在如下實施例中，原則上不重復(fù)對相同或相似部分的描述，除非特別需要。并且，在要用在實施例中的附圖中，為了易于理解附圖起見，即使在剖視圖中，也可能省略了陰影線。然而，為了易于理解附圖起見，甚至可能在平面圖中也添加了陰影線。第一實施例下面參照附圖對本實施例的半導(dǎo)體器件的配置和制造方法作詳細(xì)描述。圖1 6， 19，20，和22 31是每一個都示出本實施例的半導(dǎo)體器件的制造步驟的必要部分剖視圖。 圖7，10，和11是每一個都例示本實施例的半導(dǎo)體器件的制造步驟中的蝕刻步驟的剖視圖。 圖8是例示本實施例的半導(dǎo)體器件的制造步驟中的蝕刻步驟的平面圖(頂視圖)。圖7對應(yīng)于，例如，沿著圖8的A-A的剖面。圖9是示意性地示出硅襯底1的晶面取向、和柵電極 GE2的沉積方向的平面圖。圖12是示出硅襯底1的蝕刻方向的視圖。圖13是示出TMAH處理時間(秒(S))與沿著硅襯底的每個晶面取向的凹進(jìn)量(nm)之間的關(guān)系的曲線圖。圖14 是示出比較例子的半導(dǎo)體器件的制造步驟中的蝕刻步驟的剖視圖。圖15是例示比較例子的半導(dǎo)體器件的制造步驟中的蝕刻步驟的平面圖。圖16是示出本實施例的半導(dǎo)體器件的溝槽g2的形狀和比較例子的半導(dǎo)體器件的溝槽g2的形狀的剖視圖。圖17是示出本實施例的半導(dǎo)體器件和比較例子的半導(dǎo)體器件中的P溝道型MISFET中的空穴的遷移率的曲線圖。圖18是示出本實施例的半導(dǎo)體器件的另一種配置的必要部分剖視圖。圖21是示出本實施例的半導(dǎo)體器件的硅鍺區(qū)10的形狀和比較例子的半導(dǎo)體器件的硅鍺區(qū)10的形狀的剖視圖。圖32是示出使用本實施例的半導(dǎo)體器件的半導(dǎo)體芯片的配置例子的平面圖。圖33 是示出本實施例的半導(dǎo)體器件(ρ溝道型MISFET Qpl)的剖面的照片(圖形)。圖34是顯示在圖33中的照片(圖形)的再現(xiàn)圖。[結(jié)構(gòu)說明]首先，參照作為本實施例中的半導(dǎo)體器件的制造步驟的最后步驟的剖視圖的圖 31，對本實施例的半導(dǎo)體器件的特征配置加以描述。如圖31所示，本實施例的半導(dǎo)體器件含有布置在硅襯底(半導(dǎo)體襯底)1的nMIS 區(qū)IA中的η溝道型MISFET Qn 1、和布置在硅襯底1的pMIS區(qū)IB中的ρ溝道型MISFET Qp 1。nMIS區(qū)IA和pMIS區(qū)IB分別是由元件隔離區(qū)2限定的有源區(qū)(活動)。η溝道型MISFET Qnl具有經(jīng)由柵極絕緣膜3布置在硅襯底1上的柵電極GEljP 在硅襯底1中布置在柵電極GEl的相反兩側(cè)的源極/漏極區(qū)。源極/漏極區(qū)中的每一個都包括η+型半導(dǎo)體區(qū)SDl和η_型半導(dǎo)體區(qū)EXl。ρ溝道型MISFET Qpl具有經(jīng)由柵極絕緣膜3布置在硅襯底1上的柵電極GE2、和在硅襯底1中布置在柵電極GE2相反兩側(cè)的源極/漏極區(qū)。源極/漏極區(qū)中的每一個都包括P+型半導(dǎo)體區(qū)SD2 (10)和ρ_型半導(dǎo)體區(qū)ΕΧ2。硅襯底1的晶面取向是(110)。并且，將形成ρ溝道型MISFETQpl的源極/漏極區(qū)的P+型半導(dǎo)體區(qū)SD2布置在硅鍺區(qū)10中。將硅鍺區(qū)10布置在溝槽g2中。溝槽g2在柵電極GE2側(cè)的側(cè)面上有兩個斜面。作為兩個斜面之一的第一斜面是向下和沿著朝柵電極GE2的方向從硅襯底1的表面傾斜延伸的斜面。晶面取向是(100)晶面。然而，另一個的第二斜面是進(jìn)一步向下和沿著與朝柵電極 GE2的方向相反的方向(朝元件隔離區(qū)2的方向)從第一斜面的末端傾斜延伸的斜面。晶面取向是以90°角與上述(100)晶面相交的(100)晶面。兩個斜面位于側(cè)壁SW2的下面。順便說一下，溝槽g2的底面的晶面取向是(110)。并且，在溝槽g2與柵電極GE2 側(cè)相反的側(cè)面上，使元件隔離區(qū)2的側(cè)面暴露出來。硅鍺區(qū)10是從兩個斜面的優(yōu)選晶體生長所致的區(qū)域。這樣的規(guī)定晶面被稱為“小面(晶體慣態(tài))晶面”。從這樣的晶面的晶體生長可以稱為“小面生長”。換句話說，硅襯底1與硅鍺區(qū)10之間的每個邊界晶面在硅鍺區(qū)10的側(cè)面處變成 (100)晶面，而在硅鍺區(qū)10的底面處變成(110)晶面。并且，在硅鍺區(qū)10的上面，布置著金屬硅化物層23。并且，在其上面，形成壓縮應(yīng)力膜(壓縮襯墊膜)31。因此，依照本實施例，使用晶面取向為(110)的硅襯底1。因此，在ρ溝道型MISFET Qpl中，可以允許將空穴的遷移率高的<110>用作溝道。這可以改善ρ溝道型MISFET Qpl 的特性。并且，將晶格常數(shù)比硅襯底1大的硅鍺區(qū)10用作源極/漏極區(qū)。因此，如下詳述， 可以使壓應(yīng)變施加于P溝道型MISFET Qpl的溝道區(qū)。這可以改善P溝道型MISFET Qpl的特性。在本申請中，晶格常數(shù)表示形成晶體的單胞的側(cè)邊的長度。并且，在硅襯底1的表面的(110)晶面與形成第一斜面的(100)晶面之間形成的角度是45°。然而，在硅襯底1的表面的(110)晶面與形成第二斜面的(100)晶面之間形成的角度是135°。其結(jié)果是，第一斜面和第二斜面以相對較銳的角度來到側(cè)壁SW2的底側(cè)。因此，可以增大要施加于P溝道型MISFET Qpl的溝道區(qū)的壓應(yīng)變。并且，硅鍺區(qū)10不太可能經(jīng)歷從作為其頂面的晶面取向的(110)晶面的晶體生長。這提高了硅鍺區(qū)10與覆蓋金屬硅化物層23之間的平坦度。其結(jié)果是，可以使由壓縮應(yīng)力膜31引起的壓縮應(yīng)力有效地施加于ρ溝道型MISFET Qpl的源極/漏極區(qū)(SDl)。這可以改善P溝道型MISFET Qpl的特性。[制造方法說明]然后，參照圖1 31，對本實施例的制造半導(dǎo)體器件的方法加以描述。另外，使半導(dǎo)體器件的配置更加清楚。
首先，如圖1所示，準(zhǔn)備硅襯底1作為半導(dǎo)體襯底(半導(dǎo)體晶片)。更具體地說，準(zhǔn)備包括P型單晶硅的硅襯底1，該P型單晶硅具有，例如，大約1到IOQcm的特定電阻率。 硅襯底1的晶面取向是(110)。(110)的晶面取向意味著襯底1的表面是(110)晶面。順便說一下，(hkl)代表密勒(Miller)指數(shù)。(hkl)代表晶面，而<hkl>代表相對于(hkl)晶面的法線矢量。并且，(hkl)代表多個等效晶面。例如，(100)代表[100]、
、
、[-100]、
和
的六個晶面。并且，<hkl>代表多個等效方向。例如，<100> 代表[100]、_]、
、[-100]、
和
的六個方向。硅襯底1含有作為形成η溝道型MISFET的區(qū)域的nMIS區(qū)(第二區(qū)域)1A、和作為形成P溝道型MISFET的區(qū)域的pMIS區(qū)(第一區(qū)域)1B。然后，在硅襯底1的主表面中，形成元件隔離區(qū)2。例如，在硅襯底1中，形成圍繞 nMIS區(qū)IA和pMIS區(qū)IB的元件隔離溝槽。在元件隔離溝槽的內(nèi)部，嵌入絕緣膜。其結(jié)果是，形成元件隔離區(qū)2 (參見圖8)。這樣的元件隔離方法被稱為STI (淺溝槽隔離)方法。 除此之外，可以使用LOCOS(局部硅氧化)方法形成元件隔離區(qū)2。然后，通過使用，例如，氫氟酸(HF)水溶液的濕法蝕刻，凈化(清潔)硅襯底1的表面。然后，如圖2所示，在硅襯底1的表面上，例如，通過熱氧化方法形成薄氧化硅膜，作為柵極絕緣膜3。然后，在柵極絕緣膜3上，例如，使用CVD (化學(xué)氣相沉積)方法形成膜厚為大約50到150nm的硅膜4，作為導(dǎo)電膜。作為硅膜4，例如，可以使用含雜質(zhì)多晶硅膜(摻雜多晶硅薄膜)。可替代的是，在沉積期間，可以形成非晶硅膜，以便通過熱處理使其成為多晶硅。作為熱處理，例如，可以使用為形成源極/漏極區(qū)引入的雜質(zhì)的激活退火。還有可替代的是，在形成不包含雜質(zhì)的硅膜之后，可以通過離子注入方法注入雜質(zhì)。然后，在硅膜4上，形成氧化硅膜5作為絕緣膜。在氧化硅膜5上，形成氮化硅膜 6作為絕緣膜。氧化硅膜5和氮化硅膜6可以使用，例如，CVD方法形成。氧化硅膜5的膜厚(沉積膜厚)可以設(shè)置為例如大約2到8nm。氮化硅膜6的膜厚(沉積膜厚)可以設(shè)置為例如大約10到60nm。然后，如圖3所示，在硅膜4、氧化硅膜5和氮化硅膜6的層合膜上，形成未示出的光致抗蝕劑膜。因此，進(jìn)行曝光/顯影(光刻)。其結(jié)果是，在規(guī)定區(qū)域(在本申請中，柵電極GEl和GE2形成區(qū)域)中，留下光致抗蝕劑膜。然后，將剩余光致抗蝕劑膜作為掩模， 蝕刻層合膜，并除去光致抗蝕劑膜。下面，將這樣以規(guī)定平面形狀形成薄膜，并將薄膜作為掩模地進(jìn)行蝕刻(有選擇除去)，從而以所希望平面形狀形成薄膜(圖案)的步驟稱為圖案化。通過圖案化步驟，在nMIS區(qū)IA中形成包括硅膜4的柵電極GEl，和在pMIS區(qū)IB中形成包括硅膜4的柵電極GE2。在柵電極GEl和GE2上，分別布置著每一個包括氧化硅膜5 和氮化硅膜6的層合膜的帽絕緣膜CP。然后，如圖4所示，在硅襯底1的主表面上，包括在柵電極GEl和GE2的側(cè)壁上，例如，形成氧化硅膜7作為絕緣膜。例如，通過熱氧化方法形成膜厚為大約4到20nm的氧化硅膜7。氮化硅膜7可以通過CVD方法形成。在這種情況下，也在氮化硅膜6上形成氧化硅膜7。然后，在氧化硅膜7和氮化硅膜6上，形成氮化硅膜8作為絕緣膜。例如，使用CVD 方法堆疊具有像大約50nm的膜厚那樣的形成如后所述的側(cè)壁所必需的膜厚的氮化硅膜8。然后，如圖5所示，在氮化硅膜8上，涂上光致抗蝕劑膜。使光致抗蝕劑膜經(jīng)受曝光和顯影。其結(jié)果是，以覆蓋nMIS區(qū)IA的方式留下光致抗蝕劑膜冊1。然后，各向異性蝕刻(回蝕刻)pMIS區(qū)IB中的氮化硅膜8和氧化硅膜7。其結(jié)果是，在PMIS區(qū)IB中的柵電極GE2的每個側(cè)壁部分處，形成包括氧化硅膜7和氮化硅膜8的側(cè)壁(側(cè)壁絕緣膜、側(cè)壁間隔件)SWl。然后，除去光致抗蝕劑膜PRl。然后，如圖6所示，在pMIS區(qū)IB中，將柵電極GE2和側(cè)壁SWl上的氮化硅膜6作為掩模進(jìn)行蝕刻。其結(jié)果是，在柵電極GE2和側(cè)壁SWl的合成圖案的相反兩側(cè)的硅襯底1 中，形成溝槽g2。該蝕刻通過兩階段蝕刻來進(jìn)行。通過第一次蝕刻形成溝槽gl，然后，進(jìn)一步進(jìn)行第二次蝕刻以形成溝槽g2。<第一和第二蝕刻步驟的說明>下面，參照圖7 18描述第一蝕刻步驟和第二蝕刻步驟。順便說一下，在圖6等中，元件隔離區(qū)2的表面和硅襯底1的表面被顯示在相當(dāng)位置上。但是，各種處理使它們之間的高度有差異。在圖7等中，清楚地示出了高度的差異。<1>第一次蝕刻之前每個組成部分的形狀的說明首先，參照圖7和8，對側(cè)壁(氧化硅膜7和氮化硅膜8) SWl、和用作蝕刻的掩模的柵電極GE2上的帽絕緣膜(包括氧化硅膜5和氮化硅膜6的層合膜)CP的形狀加以描述。如圖7 (剖視圖)所示，側(cè)壁SWl位于柵電極GE2的每個側(cè)壁部分上。帽絕緣膜CP 位于柵電極GE2的上面。于是，柵電極GE2被側(cè)壁SWl和帽絕緣膜CP覆蓋。將側(cè)壁SWl和帽絕緣膜CP作為掩模地進(jìn)行蝕刻。因此，蝕刻硅襯底1從側(cè)壁SWl的每端暴露出來的部分。 其結(jié)果是，形成溝槽(gl和g2)。并且，如圖8 (平面圖)所示，形成ρ溝道型MISFET Qpl的pMIS區(qū)IB是被元件隔離區(qū)2圍繞的硅襯底1的暴露區(qū)(有源區(qū))。在本申請中，將平面形狀(從頂部看過去的形狀或圖案)顯示成第一大致長方形區(qū)a。第一長方形的長邊沿著χ方向延伸，短邊沿著y 方向延伸。此外，從圖9中可明顯看出，在本申請中，χ方向是<110>方向，y方向是<100> 方向。順便說一下，χ方向的<110>方向是溝道長度的方向。也就是說，是當(dāng)使ρ溝道型 MISFET Qpl處在接通狀態(tài)時，在源極與漏極之間通過的電流的方向。柵電極GE2的平面形狀是第二大致長方形形狀，處在區(qū)域a的大致中心部分上。第二長方形的短邊沿著X方向(<110>方向)延伸，長邊沿著y方向(<100>方向)延伸。雖然第二長方形的長邊以跨過區(qū)域a的方式延伸，但短邊在元件隔離區(qū)2的上面延伸。并且， 在柵電極GE2上的帽絕緣膜CP的平面形狀也是第二大致長方形。帽絕緣膜CP和側(cè)壁SWl的合成平面形狀是尺寸比第二長方形大的第三大致長方形。第三長方形的短邊沿著X方向(<110>方向)延伸，長邊沿著y方向(<100>方向)延伸。雖然第三長方形的長邊以跨過區(qū)域a的方式延伸，但短邊在元件隔離區(qū)2的上面延伸。在第三長方形的相反兩側(cè)，分別布置著第四大致長方形el和e2，作為硅襯底1的暴露區(qū)。在區(qū)域el中，形成溝槽(gl，g2)。在區(qū)域e2中，也形成溝槽(gl，g2)。區(qū)域el和 e2在柵電極GE2側(cè)的長邊(端)沿著y方向(<100>方向)延伸。如后詳述，溝槽g2的第一斜面向下和沿著朝柵電極GE2的方向從區(qū)域el和e2在柵電極GE2側(cè)的長邊(端)傾斜延伸。順便說一下，圖9示意性地示出了硅襯底1的晶面取向和柵電極GE2的沉積方向。 不言而喻，柵電極GE2等每一個都被布置在相對于硅襯底1的尺寸非常微小的形狀中。并且，顯示在圖8中的平面圖只是一個例子?？梢詫τ性磪^(qū)的形狀和柵電極GE2的布局作各種改變。例如，有源區(qū)的形狀可以是L形等。可替代的是，當(dāng)為柵電極GE2布線以便與另一個MISFET的柵電極耦合時，柵電極GE2的平面形狀可以包括沿著除了 <100>方向之外的其它方向延伸的一些部分。然后，對將前述形狀的側(cè)壁SWl和帽絕緣膜CP作為掩模蝕刻柵電極GE2和側(cè)壁 Sffl的合成圖案的相反兩側(cè)的硅襯底1 (區(qū)域el和e2)的步驟加以描述。<2>第一蝕刻步驟的說明首先進(jìn)行第一次蝕刻。具體地說，如圖10所示，在pMI S區(qū)IB中，從表面蝕刻柵電極GE2和側(cè)壁SWl的合成圖案相反兩側(cè)的硅襯底1到規(guī)定深度。其結(jié)果是，形成每個溝槽 (襯底凹進(jìn)部分、襯底后退部分)gl。第一次蝕刻是通過各向異性干法蝕刻進(jìn)行的，從而將溝槽形狀改變成大致盒狀。例如，將溝槽的深度設(shè)置為大約30nm到50nm。等離子體氣體的類型是，例如，HBr丄&和O2的混合氣體等離子體。壓強是，例如，0.41^。通過第一次蝕刻， 在溝槽gl的柵電極GE2側(cè)，使第一側(cè)面暴露出來。在元件隔離區(qū)2側(cè)，使第二側(cè)面暴露出來。在本申請中，作為第二側(cè)面，使元件隔離區(qū)2的側(cè)壁暴露出來。如上所述，硅襯底1的表面是(110)晶面。于是，在溝槽gl在柵電極GE2側(cè)的第一側(cè)面上，使硅襯底1的(110) 晶面暴露出來。在底面上，使硅襯底1的(110)晶面暴露出來。<3>第二蝕刻步驟的說明然后進(jìn)行第二次蝕刻。具體地說，如圖11所示，使從每個溝槽gl的底面暴露出來的硅襯底1進(jìn)一步后退大約30nm到50nm。在這個步驟中，如圖12所示，從每個溝槽gl的第一側(cè)面開始，沿著傾斜方向進(jìn)行蝕刻。傾斜方向是<100>方向。第二次蝕是通過各向異性濕法蝕刻進(jìn)行的。各向異性濕法蝕刻代表當(dāng)使用蝕刻劑 (化學(xué)物品)進(jìn)行蝕刻時，利用基于硅晶面的蝕刻速率差異使規(guī)定晶面暴露出來的蝕刻技術(shù)。作為蝕刻劑，例如，可以使用TMAH(四甲基氫氧化銨，N(CH3)4OH)型蝕刻劑。例如，使用TMAH含量為2. 38wt% (重量百分比)的超純水稀釋液，在23°C下進(jìn)行各向異性濕法蝕刻。這樣的蝕刻步驟可以提高(110)晶面的蝕刻速率。順便說一下，關(guān)于TMAH的濃度，可以使用25wt%或更小，更優(yōu)選的是，3wt%或更小溶液。這樣的溶液是優(yōu)選的，因為在低濃度下特別顯著地顯示出各向異性。然而，作為蝕刻劑的溶劑，可以使用除水之外的其它溶劑。并且，可以適當(dāng)加入添加劑。圖13是示出TMAH處理時間與沿著硅襯底1的每個晶面取向的凹進(jìn)量(nm)之間的關(guān)系的曲線圖。如圖13所示，在硅晶中，蝕刻速率隨晶面取向而變。對于所有(111)晶面、 (100)晶面和(110)晶面，處理時間的延長導(dǎo)致凹進(jìn)量(蝕刻量)的增大。但是，各種斜率是，(111)晶面為0.0419，(100)晶面為0.4182，和(110)晶面為0.901。這表明(110)晶面、(100)晶面和(111)晶面對蝕刻的敏感度按這個順序下降。換句話說，它表明如下關(guān)于蝕刻速率(凹進(jìn)量/TMAH處理時間)，存在“(111)晶面的蝕刻速率<< (100)晶面的蝕刻速率<< (110)晶面的蝕刻速率”的關(guān)系。順便說一下，圖13中每條曲線的截距GOnm) 代表第一次蝕刻中溝槽gl的深度。于是，當(dāng)將各向異性濕法蝕刻用作第二次蝕刻時，如圖12所示，在作為硅襯底1的第一側(cè)面的(110)晶面中，沿著第一方向和與第一方向相交的第二方向進(jìn)行蝕刻。其結(jié)果是，使兩個斜面暴露出來。也就是說，使溝槽gl的第一側(cè)面后退了。因此，使形成柵電極GE2側(cè)的溝槽g2的第一側(cè)面的具有第一斜面和與第一斜面相交的第二斜面的側(cè)面暴露出來。具體地說，沿著<100>方向和沿著以90°角與該<100>方向相交的<100>方向進(jìn)行蝕刻(參見圖12)。這導(dǎo)致了具有(100)晶面和以90°角與該(100)晶面相交的(100) 晶面的柵電極GE2側(cè)的溝槽g2的第一側(cè)面的形成。對兩個斜面的晶面取向作進(jìn)一步詳細(xì)描述。作為兩個斜面之一的第一斜面是向下和沿著朝柵電極GE2的方向從硅襯底1的表面傾斜延伸的斜面。它的晶面取向是(100)晶面。然而，另一個的第二斜面是進(jìn)一步向下和沿著與朝柵電極GE2的方向相反的方向(朝元件隔離區(qū)2的方向)從第一斜面的末端傾斜延伸的斜面。它的晶面取向是以90°角與上述(100)晶面相交的(100)晶面。兩個斜面位于側(cè)壁SWl的下面。也就是說，在形成第一斜面的(100)晶面與硅襯底1的表面的(110)晶面之間形成的角度是45°。在形成第一斜面的(100)晶面與溝槽gl的第一側(cè)面(與硅襯底1的表面垂直的(110)晶面)之間形成的角度是45° (參見圖12)。然而，在形成第二斜面的 (100)晶面與硅襯底1的表面的(110)晶面之間形成的角度是135°。在形成第二斜面的 (100)晶面與溝槽gl的第一側(cè)面(與硅襯底1的表面垂直的(110)晶面)之間形成的角度是135° (參見圖12)。換句話說，第一斜面以45°的在其上面的角度與(110)晶面相交。 第二斜面以45°的在其下面形成的角度與(110)晶面相交。對于直到此刻詳述的第一斜面和第二斜面的配置，第一斜面和第二斜面以相對較銳的角度來到側(cè)壁SWl的底側(cè)。由于這個原因，可以增大要施加于P溝道型MISFET Qpl的溝道區(qū)的壓應(yīng)變。順便說一下，在如下描述(包括第二實施例之后的描述)中，可以將第一斜面和第二斜面的配置簡稱為“(100)晶面、和以90°角與該(100)晶面相交的(100)晶面”。另一方面，盡管溝槽g2的底面相對于溝槽gl的底面后退了，但它的晶面取向仍然是(110)。順便說一下，具有這樣兩個斜面的溝槽形狀可以稱為Σ形狀(西格馬形狀)。因此，依照本實施例，可以以Σ形狀形成溝槽g2。于是，通過如后詳述的硅鍺在溝槽g2內(nèi)部的外延生長，可以使壓應(yīng)變施加于ρ溝道型MISFET的溝道區(qū)。這樣就可以改善工作特性。順便說一下，在本申請中，第一斜面和第二斜面是利用TMAH溶液形成的。但是， 這些晶面是微觀原子水平上的(100)晶面。但是，在實際中，會整體出現(xiàn)微小位移，使得相對于理論角(例如，45°的形成角或135°的形成角)可能出現(xiàn)大約士3°的最大位移。<4>SiGe應(yīng)變技術(shù)的效果的說明硅鍺區(qū)10使壓應(yīng)變作用于(施加于)ρ溝道型MISFET Qpl的溝道區(qū)(正好在柵電極GE2下面的襯底區(qū))。這可以提高空穴的遷移率(溝道區(qū)中的空穴的遷移率)(該技術(shù)稱為SiGe應(yīng)變技術(shù))。其結(jié)果是，可以增大通過ρ溝道型MISFET Qpl的溝道的接通電流， 從而可以實現(xiàn)更高速操作。硅鍺區(qū)10使壓應(yīng)力作用于溝道區(qū)。這主要由于硅鍺(硅鍺區(qū)10)的晶格常數(shù)大于硅(硅襯底1)的晶格常數(shù)的事實。并且，當(dāng)使用如上所述的SiGe應(yīng)變技術(shù)時，最好是使用遷移率(空穴的遷移率) 對應(yīng)變的靈敏度高的<110>溝道。也就是說，溝道區(qū)因壓縮應(yīng)力而發(fā)生應(yīng)變時空穴的遷移率的變化量沿著<110>方向比沿著其它方向高。于是，為了實現(xiàn)通過SiGe應(yīng)變技術(shù)的遷移率提高和由此引起的接通電流增大，最好是使用<110>溝道。
在本申請中，<110>溝道對應(yīng)于溝道區(qū)的柵極長度方向是硅襯底1的<110>方向 (參見圖9)的事實。因此，將ρ溝道型MISFET的溝道區(qū)設(shè)置成<110>溝道。這可以增強提高空穴遷移率的效果，從而可以增強增大接通電流的效果。另一方面，最好是不將上述SiGe應(yīng)變技術(shù)應(yīng)用于η溝道型MISFET Qnl。這是由于如下事實。在η溝道型MISFET Qnl中，當(dāng)壓應(yīng)變作用于溝道區(qū)時，相當(dāng)大地降低了作為載流子的電子的遷移率。由于這個原因，用氮化硅膜8覆蓋nMIS區(qū)1A(參見圖6)，并且不形成溝槽g2。因此，如后所述，形成包括硅的源極/漏極區(qū)(η+型半導(dǎo)體區(qū)SDl)(參見圖25)。因此，將上述SiGe應(yīng)變技術(shù)應(yīng)用于ρ溝道型MISFET Qpl，而不將上述SiGe應(yīng)變技術(shù)應(yīng)用于η溝道型MISFET Qnl0其結(jié)果是，可以提高ρ溝道型MISFET Qpl的溝道區(qū)中的空穴的遷移率，而不降低η溝道型MISFET Qnl的溝道區(qū)中的電子的遷移率。因此，可以增大 ρ溝道型MISFET Qpl的接通電流，而不減小η溝道型MISFETQnl的接通電流。<5>由溝槽g2的第一側(cè)面具有(100)晶面、和以90°角與該(100)晶面相交的 (100)晶面事實引起的效果的說明并且，在本實施例的情況下，在硅襯底1的表面(110)與(100)晶面之間形成的角度是45°。這導(dǎo)致了第一斜面以相對較銳的角度來到側(cè)壁SWl的底側(cè)。于是，可以使壓應(yīng)變更有效地施加于P溝道型MISFET的溝道區(qū)。然后，與比較例子相比進(jìn)一步詳細(xì)描述該效果。圖14是示出比較例子的半導(dǎo)體器件的制造步驟中的蝕刻步驟的剖視圖。圖15是例示比較例子的半導(dǎo)體器件的制造步驟中的蝕刻步驟的平面圖。圖14對應(yīng)于，例如，沿著圖15的A-A的剖面。圖16是示出本實施例的半導(dǎo)體器件的溝槽g2的形狀和比較例子的半導(dǎo)體器件的溝槽g2的形狀的剖視圖。在顯示在圖14中的比較例子的半導(dǎo)體器件中，使用晶面取向為(100)的硅襯底1， 通過與本實施例的那些相同的制造步驟形成柵電極GE2和側(cè)壁SWl。在比較例子中，如圖 15所示，側(cè)壁SWl和柵電極GE2在有源區(qū)中沿著<110>方向延伸。在比較例子中，第一蝕刻步驟以與本實施例相同的方式進(jìn)行。然后，作為第二蝕刻步驟，將稀釋100倍的氨水(NH4OH)用作蝕刻劑，在50°C下進(jìn)行濕法蝕刻。在這種情況下，如圖14所示，在柵電極GE2側(cè)的溝槽g2的第一側(cè)面上，形成(111) 晶面、和與該(111)晶面相交的(111)晶面。順便說一下，溝槽g2的底面的晶面取向是 (100)。因此，在比較例子的半導(dǎo)體器件的制造步驟中，在溝槽g2中，也形成兩個斜面。但是，它的晶面取向是(111)晶面。(111)晶面是以大約54. 7°與硅襯底1的表面(110)晶面相交的晶面。于是，如圖16所示，在比較例子的半導(dǎo)體器件(下圖)中，與示出本實施例的半導(dǎo)體器件的上圖相比，沿著溝槽g2的側(cè)面的方向的凹進(jìn)量小距離t。因此，在本實施例中，可以將凹進(jìn)量設(shè)置得較大。這可以增大施加于P溝道型 MISFET的溝道區(qū)的壓應(yīng)變。圖17示出了用作本實施例的半導(dǎo)體器件和沒有Si (100)晶面的斜面的比較例子的半導(dǎo)體器件中的P溝道型MISFET Qpl中的空穴的遷移率的指標(biāo)的系數(shù)。橫坐標(biāo)代表柵極長度(μ m)，縱坐標(biāo)代表晶體管驅(qū)動系數(shù)。如圖17所示，已經(jīng)證明，在本實施例的半導(dǎo)體器件中，與比較例子的半導(dǎo)體器件相比，遷移率提高了大約20%。順便說一下，在圖11和16 (上圖)中，示出了在柵電極GE2側(cè)的溝槽g2的第一側(cè)面上，(100)晶面和與該(100)晶面相交的(100)晶面彼此垂直相交。但是，晶面的暴露未必在這樣的理想狀態(tài)下。特別是，在晶面之間的邊界上，使晶面暴露出來的方式趨于發(fā)生變化。于是，當(dāng)至少存在使(100)晶面和與該(100)晶面相交的(100)晶面在第一側(cè)面中暴露出來的晶面時，以相對較銳的角度形成斜面。這就產(chǎn)生了效果。例如，如圖18所示，在柵電極GE2側(cè)的溝槽g2的第一側(cè)面上，在作為(100)晶面的第一斜面與作為與該(100)晶面相交的(100)晶面的第二斜面之間的邊界上，可以使(110)晶面暴露出來。<SiGe的生長步驟的說明>然后，如圖19所示，在pMIS區(qū)IB中的溝槽g2中，外延生長(晶體生長)出硅鍺 (SiGe)。Si(硅襯底1)和SiGe在晶格常數(shù)上彼此類似。于是，在氣體外延方法中只調(diào)整原料氣體就能夠沉積成連續(xù)晶體。硅鍺一起生長直到由此填滿溝槽g2的內(nèi)部。因此，形成硅鍺區(qū)(SiGe區(qū)、硅鍺層、外延硅鍺層)10。并且，在硅鍺區(qū)10上面，連續(xù)外延生長出硅(Si)。 如圖20所示，形成硅區(qū)(硅層、外延硅層)11。通過改變原料氣體(硅烷系氣體和鍺烷系氣體)的流速比，硅鍺區(qū)10可以包括，例如，60 80at% (原子百分比)Si和20 40at% Ge。也就是說，當(dāng)將氣體表達(dá)成SihGi5x時，可以設(shè)置成0. 2 < χ < 0. 4。硅鍺區(qū)10可以將，例如，硅烷系氣體和鍺烷系氣體用作原料氣體，通過外延生長形成。作為硅烷系氣體，可以使用，例如，甲硅烷氣體(SiH4)和二氯硅烷(SiH2Cl2)。而作為鍺烷系氣體，可以使用甲鍺烷氣體(GeH4)等。并且，通過調(diào)整鍺烷系氣體的供應(yīng)量(流速) 與硅烷系氣體的供應(yīng)量之比，可以改變硅鍺區(qū)10中的( 的濃度(比率、成分比)。可以形成厚度為，例如，大約40到IOOnm的硅鍺區(qū)10?？梢孕纬珊穸葹椋?，大約5到20nm的硅區(qū)11。在本申請中，利用包含在原料氣體中的像氫化硼(B2H6)那樣的ρ型摻雜氣體(用于添加P型雜質(zhì)的氣體)進(jìn)行沉積。其結(jié)果是，形成P型硅鍺區(qū)10。因此，通過進(jìn)行沉積使ρ 型硅鍺區(qū)10包含ρ型摻雜氣體，可以不用離子注入而高精度地形成ρ溝道型MISFET Qpl 的源極/漏極區(qū)。并且，在硅鍺區(qū)10上形成硅區(qū)11。其結(jié)果是，可以精確地形成通過后面所述的自對準(zhǔn)硅化(salicide)技術(shù)形成的硅化物。對于硅鍺，其采用歷史是短暫的，與其它技術(shù)的兼容性還沒有很好地建立。對于任何硅，已經(jīng)積累了許多在其表面上形成硅化物的技術(shù)，從而能夠兼容性很好地形成硅化物。順便說一下，在沉積了未摻雜硅鍺區(qū)10之后， 可以通過離子注入方法注入P型雜質(zhì)離子。下面將描述該離子注入步驟。下面將示出硅鍺區(qū)10和硅區(qū)11的外延生長條件的一個例子。為了形成硅鍺區(qū) 10，例如，在反應(yīng)室(腔)內(nèi)，在700°C和氣壓下，與作為載氣的具有23ccm的流速的鹽酸(HCl) —起，分別以20sccm、lkccm和160sccm的流速引入二氯硅烷、甲鍺烷氣體、 和氫化硼(B2H6),作為原料氣體。當(dāng)硅鍺在這樣的條件下外延生長出來時，用原子百分比表示的Ge的數(shù)量是大約20%，而用原子百分比表示的Si的數(shù)量是大約80%。也就是說，當(dāng)將硅鍺表達(dá)成SipxGex時，χ 0. 2。順便說一下，IPa = ΙΝ/m2, sccm(標(biāo)準(zhǔn)cc/min)代表每分鐘引入的氣體量(cc = cm3)。而為了形成硅區(qū)11，例如，在反應(yīng)室(腔)內(nèi)，在725°C和 1. 氣壓下，與作為載氣的具有17ccm的流速的鹽酸一起，以20sCCm的流速引入二氯硅烷作為原料氣體。在本申請中，在本實施例中，晶體生長優(yōu)先從溝槽g2的(100)晶面、和以90°角與該(100)晶面相交的(100)晶面開始。換句話說，對于晶體生長，建立了與蝕刻速率的關(guān)系((111)晶面的蝕刻速率<< (100)晶面的蝕刻速率<< (110)晶面的蝕刻速率)相反的關(guān)系。為了便于晶體生長，即，對于晶體生長的速率，存在“(111)晶面的晶體生長速率> > (100)晶面的晶體生長速率>> (110)晶面的晶體生長速率”的關(guān)系。于是，由于溝槽g2 的底面是(110)晶面，所以晶體生長優(yōu)先從溝槽g2的(100)晶面、和以90°角與該(100) 晶面相交的(100)晶面開始。并且，作為晶體生長的結(jié)果，硅鍺區(qū)10的表面變成(110)晶面。于是，不太可能沿著垂直方向從該表面生長出晶體。這導(dǎo)致了硅鍺區(qū)10的表面的平坦度的提高。圖21是示出本實施例的半導(dǎo)體器件的硅鍺區(qū)10的形狀和比較例子的半導(dǎo)體器件的硅鍺區(qū)10的形狀的剖視圖。如圖21的右側(cè)圖所示，在比較例子中，當(dāng)在溝槽g2的內(nèi)部形成硅鍺區(qū)10時，硅鍺區(qū)10的表面變成趨于從中生長出晶體的(100)晶面。由于這個原因，總是既從該表面開始又沿著垂直方向生長出晶體。因此，硅鍺區(qū)10的表面逐漸上升到高于硅襯底1的表面。將硅鍺區(qū)10的表面相對于硅襯底1的表面的高度(上升量)稱為 H。因此，在比較例子中，硅鍺區(qū)10的表面是凸起形狀。相反，在本實施例中，如上所述，提高了硅鍺區(qū)10的表面的平坦度。也就是說， 如圖21的左側(cè)圖所示，在本實施例中，硅鍺區(qū)10的表面變成不太可能從中生長出晶體的 (110)晶面。由于這個原因，可以減小上升量。于是，如上所述，提高了硅鍺區(qū)10的表面的平坦度。例如，可以在比柵極絕緣膜3的表面(頂面)低的位置上形成硅鍺區(qū)10的表面 (頂面)。并且，類似地，對于在硅鍺區(qū)10上生長的硅區(qū)11，不太可能從(100)晶面中生長出晶體。于是，類似地，對于硅區(qū)11，提高了平坦度。其結(jié)果是，由后面所述的壓縮應(yīng)力膜(31)引起的應(yīng)力變成更有可能施加于硅鍺區(qū)10。這可以進(jìn)一步改善P溝道型MISFET Qpl的性能。并且，也有助于沉積控制，從而能夠在比柵極絕緣膜3的頂面低的位置處形成硅鍺區(qū)10的頂面。并且，圖21中的比較例子中的凸起形狀的高度(上升量)H可以隨元件的密度而變(負(fù)載效應(yīng))。也就是說，在P溝道型MISFETQpl稀疏的區(qū)域中，由外延生長引起的原料氣體的供應(yīng)量增大。于是，上升量H趨于增大。另一方面，在ρ溝道型MISFET Qpl密集的區(qū)域中，供應(yīng)的氣體分散在多個元件之間。由于這個原因，使上升量H減小。因此，在比較例子的半導(dǎo)體器件中，硅鍺區(qū)10的上升量H趨于發(fā)生變化，使外延生長的控制變得困難。相反，在本實施例的半導(dǎo)體器件中，硅鍺區(qū)10的表面變成不太可能生長出晶體的 (110)晶面。這使外延生長能夠自動停止，從而提高了外延生長的可控制性。并且，可以減小硅鍺區(qū)10的上升量H的變化。順便說一下，自動停止意味著，在溝槽g2中的硅鍺區(qū)10 被填滿之后，從表面的外延生長的速率就降低了。但是，自動停止并不意味著外延生長的完全停止。并且，類似地，對于在硅鍺區(qū)10上生長的硅區(qū)11，不太可能從(100)晶面中生長出晶體。于是，類似地，對于硅區(qū)11，提高了外延生長的可控制性。并且，可以減小硅區(qū)11的表面高度(頂面高度)的變化。因此，對于任何區(qū)域中的P溝道型MISFET Qpl，可以較不變化地將由壓縮應(yīng)力膜(31)引起的壓縮應(yīng)力施加于ρ溝道型MISFETQpl的源極/漏極區(qū) SDl。順便說一下，在硅鍺和硅的外延生長步驟中，除了溝槽g2之外的其它區(qū)域被氮化硅膜6、側(cè)壁SWl、或氮化硅膜8覆蓋著。由于這個原因，未形成硅鍺區(qū)10 (和覆蓋硅區(qū)11)。因此，在pMIS區(qū)IB中形成，而不在nMIS區(qū)IA中形成硅鍺區(qū)10 (和覆蓋硅區(qū)11)。然后，通過熱氧化方法等使硅區(qū)11的表面層部分氧化。其結(jié)果是，在硅區(qū)11的表面上，形成氧化硅膜(未示出)。該氧化硅膜起在如后所述除去氮化硅膜8期間防止硅區(qū) 11或硅鍺區(qū)10被蝕刻的蝕刻保護(hù)膜的作用。然后，如圖22所示，使用熱磷酸等，蝕刻和除去nMIS區(qū)IA中的氮化硅膜8和pMIS 區(qū)IB中的側(cè)壁SWl的氮化硅膜8。在這個步驟中，也可以除去柵電極GEl和GE2上面的氮化硅膜6。然后，通過蝕刻除去氧化硅膜7。在本申請中，進(jìn)行各向異性蝕刻，以便在柵電極 GEl和GE2的每個側(cè)壁處留下氧化硅膜7。在蝕刻期間，也除去了柵電極GEl和GE2上面的每個氧化硅膜5。并且，也除去了硅區(qū)11的表面上的氧化硅膜。順便說一下，可以使用濕法蝕刻完全除去氧化硅膜7。但是，在柵電極GEl和GE2的每個側(cè)壁處可以留下氧化硅膜7。 這樣可以在后面所述的離子注入期間保護(hù)柵電極GEl和GE2。順便說一下，可以省略氧化硅膜7的除去步驟，以便通過氧化硅膜7進(jìn)行后面所述的離子注入。然后，如圖23所示，在nMIS區(qū)IA中的柵電極GEl的相反兩側(cè)的硅襯底1的每個部分中，形成n_型半導(dǎo)體區(qū)(n_型擴展區(qū))EX1。而在pMIS區(qū)IB中的柵電極GE2相反兩側(cè)的硅襯底1的每個部分中，形成P—型半導(dǎo)體區(qū)(P—型擴展區(qū))ΕΧ2。η_型半導(dǎo)體區(qū)EXl是通過，例如，將柵電極GEl作為掩模而將η型雜質(zhì)(例如，磷或砷)離子注入nMIS區(qū)IA中形成的。通過該步驟，與柵電極GEl對準(zhǔn)地形成n_型半導(dǎo)體區(qū) EX1。而？_型半導(dǎo)體區(qū)EX2是通過，例如，將柵電極GE2作為掩模而將ρ型雜質(zhì)(例如，硼) 離子注pMIS區(qū)IB中形成的。通過該步驟，與柵電極GE2對準(zhǔn)地形成p_型半導(dǎo)體區(qū)EX2。然后，如圖M所示，在硅襯底1的主表面上，例如，通過CVD方法沉積膜厚為大約 10到40nm的氮化硅膜13作為絕緣膜。通過該步驟，將氮化硅膜13覆蓋在柵電極GEl和 GE2 上。然后，各向異性蝕刻(回蝕刻)氮化硅膜13。其結(jié)果是，在柵電極GEl和GE2的每個側(cè)壁上，形成包括氮化硅膜13的側(cè)壁(側(cè)壁絕緣膜、側(cè)壁間隔件)SW2 (圖2 。除了在柵電極GEl和GE2的每個側(cè)壁上留下來作為側(cè)壁SW2的部分之外，各向異性蝕刻(回蝕刻) 除去氮化硅膜13的所有其它部分。并且，當(dāng)在柵電極GEl和GE2上留下氮化硅膜6時，為了形成側(cè)壁SW2，通過各向異性蝕刻步驟也除去氮化硅膜6。然后，如圖沈所示，在柵電極GEl和側(cè)壁SW2相反兩側(cè)的硅襯底1的每個部分中， 形成n+型半導(dǎo)體區(qū)SDl。η+型半導(dǎo)體區(qū)SDl是通過將η型雜質(zhì)(例如，磷或砷)離子注nMIS 區(qū)IA中形成的。作為離子注入的條件，例如，以5到20keV的能量，并且以1E14到lE15cm_2 的濃度注入磷。順便說一下，1E14代表1014。在這個步驟中，柵電極GEl和在其側(cè)壁上的側(cè)壁SW2起離子注入禁止掩模的作用。由于這個原因，與柵電極GEl和側(cè)壁SW2對準(zhǔn)地形成 n+型半導(dǎo)體區(qū)SD1。順便說一下，如上所述，當(dāng)作為硅鍺區(qū)10，沉積了未摻雜硅鍺區(qū)10時，在硅鍺區(qū)10 和覆蓋硅區(qū)11中形成P+型半導(dǎo)體區(qū)。P+型半導(dǎo)體區(qū)是通過將P型雜質(zhì)(例如，硼)離子注pMIS區(qū)IB中形成的。作為離子注入的條件，例如，以0. 5到^ceV的能量，并且以1E15 到lE16cm_2的濃度注入硼。在這個步驟中，柵電極GE2和在其側(cè)壁上的側(cè)壁SW2起離子注入禁止掩模的作用。由于這個原因，與柵電極GE2和側(cè)壁SW2對準(zhǔn)地形成ρ+型半導(dǎo)體區(qū)。
并且，如上所述，當(dāng)作為硅鍺區(qū)10，在引入ρ型雜質(zhì)的同時形成硅鍺區(qū)10時，區(qū)域 10變成ρ+型半導(dǎo)體區(qū)SD2?？商娲氖?，當(dāng)將ρ型雜質(zhì)(例如，硼)注入硅鍺區(qū)10和覆蓋硅區(qū)11中時，在硅鍺區(qū)10中，在P+型半導(dǎo)體區(qū)SD2與底下未摻雜區(qū)域之間出現(xiàn)邊界。在離子注入之后，進(jìn)行激活引入的雜質(zhì)的退火處理(激活退火、熱處理)。例如，進(jìn)行大約900到1000°C尖峰退火。這可以激活n_型半導(dǎo)體區(qū)EX1、p_型半導(dǎo)體區(qū)EX2、n+型半導(dǎo)體區(qū)SD1、和硅鍺區(qū)10(p+型半導(dǎo)體區(qū)SD2)中的雜質(zhì)。通過直到此刻的步驟，形成了 LDD (輕度摻雜漏極)結(jié)構(gòu)的源極/漏極區(qū)。也就是說，n+型半導(dǎo)體區(qū)SDl和n_型半導(dǎo)體區(qū)EXl是起η溝道型MISFET Qnl的源極或漏極作用的η型半導(dǎo)體區(qū)(雜質(zhì)擴散層)。形成了雜質(zhì)濃度比η_型半導(dǎo)體區(qū)EXl高和結(jié)深比η_型半導(dǎo)體區(qū)EXl大的η+型半導(dǎo)體區(qū)SDl。而硅鍺區(qū)10 (ρ+型半導(dǎo)體區(qū)SD2)和ρ_型半導(dǎo)體區(qū) ΕΧ2是起ρ溝道型MISFET Qpl的源極或漏極作用的ρ型半導(dǎo)體區(qū)(雜質(zhì)擴散層)。形成了雜質(zhì)濃度比Ρ_型半導(dǎo)體區(qū)ΕΧ2高和結(jié)深比ρ_型半導(dǎo)體區(qū)ΕΧ2大的硅鍺區(qū)10 (ρ+型半導(dǎo)體區(qū) SD2)。并且，在這些步驟中，在除去側(cè)壁SWl之后，新形成側(cè)壁SW2。但是，可以省略側(cè)壁 SW2的形成步驟。例如，可以采用如下過程在側(cè)壁SWl的形成步驟之前，形成η_型半導(dǎo)體區(qū)型半導(dǎo)體區(qū)ΕΧ2 ；以及在側(cè)壁SWl的形成步驟之后，形成η+型半導(dǎo)體區(qū)SDl?？商娲氖?，當(dāng)形成未摻雜硅鍺區(qū)10時，在側(cè)壁SWl的形成步驟之后，形成硅鍺區(qū)10，并且，進(jìn)一步形成P+型半導(dǎo)體區(qū)SD2。通過直到此刻的步驟，在nMIS區(qū)IA中，形成η溝道型MISFETQnl。而在pMIS區(qū) IB中，形成ρ溝道型MISFET Qp 1。然后，使用RCA清洗等，清潔硅襯底1的表面。RCA清洗代表相繼進(jìn)行氫氟酸清洗、 氨/過氧化氫混合溶液清洗、和鹽酸/過氧化氫混合溶液清洗，然后，利用超純水進(jìn)行清洗的一系列清洗步驟。并且，在RCA清洗之后，使用氫氟酸等，除去硅襯底1的表面上的自然氧化膜。自然氧化膜的除去步驟使柵電極GEl和GE2、n+型半導(dǎo)體區(qū)SDl和硅區(qū)11的表面暴露出來。然后，通過自對準(zhǔn)硅化(salicide)自對準(zhǔn)硅化技術(shù)，在柵電極GEl和GE2以及源極/漏極區(qū)(η+型半導(dǎo)體區(qū)SDl和硅區(qū)11)上，形成金屬硅化物層Q3a，2 。下面描述金屬硅化物層03a，2 的形成步驟。首先，如圖沈所示，在硅襯底1的主表面上，包括在柵電極GEl和GE2、n+型半導(dǎo)體區(qū)SDl和硅區(qū)11上，例如，使用濺射方法沉積膜厚為大約7到30nm的鎳合金膜21作為金屬膜。鎳合金膜21除了鎳(Ni)之外，還包含從由如下組成的群組中選擇的至少一種或更多種元素Pt(鉬)、Pd(鈀)、Hf (鉿)、V(釩)、A1(鋁)、Er(鉺)、％(鐿)和Co(鈷)。 作為鎳合金膜21，最好使用包含鎳(Ni)和鉬(Pt)的合金膜(NiPtx)。在這種情況下，Pt的成分比是，例如，大約3到7at%。然后，讓硅襯底1經(jīng)受第一次熱處理(退火處理)。通過第一次熱處理，使形成柵電極GEl和GE2的硅膜4和鎳合金膜21相互反應(yīng)。并且，使形成n+型半導(dǎo)體區(qū)SDl和硅區(qū) 11的單晶硅與鎳合金膜21相互反應(yīng)。其結(jié)果是，如圖27所示，形成作為金屬與半導(dǎo)體之間的反應(yīng)層的金屬硅化物層23a。第一次熱處理最好是低溫短時間退火。具體地說，作為第一次熱處理，在在200到300°C的范圍內(nèi)的溫度下，在氮氣汎)氣氛中進(jìn)行10-到120-秒熱處理。順便說一下，可以在將氮氣與另一種惰性氣體(例如，氬氣(Ar)、氖氣(Ne)、或氦氣 (He))混合的混合氣體氣氛中進(jìn)行熱處理。在已進(jìn)行第一熱處理的階段，金屬硅化物層23a 是富金屬硅化物層。也就是說，金屬硅化物層23a是(NipyMey)2Si相(0 < Y < 1，Z > 1)。 Me代表包含在鎳合金膜21中的除了 Ni之外的金屬元素。然后，通過使用，例如，硫酸/過氧化氫混合物等的濕法蝕刻，除去鎳合金膜21的未反應(yīng)部分。蝕刻處理時間是，例如，大約30到60分鐘。其結(jié)果是，如圖27所示，在柵電極GEl和GE2、n+型半導(dǎo)體區(qū)SDl、和硅區(qū)11的表面上只留下金屬硅化物層23a。然后，讓硅襯底1經(jīng)受第二次熱處理(退火處理)。通過進(jìn)行第二次熱處理，進(jìn)一步進(jìn)行硅化反應(yīng)。如圖觀所示，金屬硅化物層23a變成穩(wěn)定金屬硅化物(NipyMeySi)層23， 其中金屬元素(Ni和Me的成分之和)與Si的成分比接近1 1的化學(xué)計量比。要求將第二次熱處理的熱處理溫度設(shè)置得至少比第一次熱處理的熱處理溫度高。具體地說，作為第二次熱處理，在400到600°C的范圍內(nèi)的溫度下，在氮氣(N2)氣體氣氛中進(jìn)行30-秒或更短時間熱處理。順便說一下，可以在將氮氣與另一種惰性氣體(例如，氬氣(Ar)、氖氣(Ne)、 或氦氣(He))混合的混合氣體氣氛中進(jìn)行熱處理。順便說一下，對于在ρ溝道型MISFET Qpl的源極/漏極區(qū)(即，P+型半導(dǎo)體區(qū)SD2) 上形成的金屬硅化物層23，底下硅鍺區(qū)10也對硅化反應(yīng)有貢獻(xiàn)。因此，金屬硅化物層23可能在其中包含Ge。另一種情況是，只有硅區(qū)11的表面層部分對硅化反應(yīng)有貢獻(xiàn)。因此，可能在硅鍺區(qū)10與金屬硅化物層23之間留下薄硅區(qū)11。金屬硅化物層23可以減小與后面所述的插塞PG的耦合電阻。順便說一下，在上述過程中，通過兩階段熱處理進(jìn)行硅化。但是，例如，可以在大約450°C的溫度下進(jìn)行第一次熱處理。因此，可以省略第二次熱處理。然后，如圖四所示，在硅襯底1的整個主表面上，例如，使用等離子體CVD方法等形成膜厚為大約20到50nm的氮化硅膜作為壓縮應(yīng)力膜31。順便說一下，在本申請中，為了改善P溝道型MISFET Qpl的性能，形成了壓縮應(yīng)力膜31。但是，可以形成拉伸應(yīng)力膜來取代壓縮應(yīng)力膜31。在這種情況下，可以改善η溝道型MISFET Qnl的特性。也就是說，當(dāng)形成拉伸應(yīng)力膜時，可以通過拉伸應(yīng)力提高η溝道型MISFET Qnl的溝道區(qū)中的電子的遷移率。這樣就可以增大η溝道型MISFET Qnl的接通電流。并且，當(dāng)形成壓縮應(yīng)力膜時，壓縮應(yīng)力可以提高P溝道型MISFET Qpl的溝道區(qū)中的空穴的遷移率。這樣就可以增大P溝道型MISFET Qpl的接通電流。當(dāng)使用，例如，甲硅烷(SiH4)、一氧化二氮(N2O)和氨(NH3)形成包括氮化硅膜的拉伸應(yīng)力膜時，通過等離子體CVD在大約250°C到400°C的溫度下沉積氮化硅膜。然后，在施加紫外線的同時，進(jìn)行大約400°C到550°C熱處理。另一種情況是，當(dāng)使用，例如，硅烷(SHl4)、 一氧化二氮(N2O)和氨(NH3)形成包括氮化硅膜的壓縮應(yīng)力膜時，通過等離子體CVD在大約 350 0C到500 0C的溫度下沉積氮化硅膜。在本申請中，形成具有大約1到2GPa的壓縮應(yīng)力的氮化硅膜作為壓縮應(yīng)力膜31。 IPa = lN/m2。在本申請中，在本實施例中，如上所述，提高了硅鍺區(qū)10和覆蓋硅區(qū)11的表面的平坦度。由于這個原因，趨于對其施加由壓縮應(yīng)力膜31引起的壓縮應(yīng)力。這可以進(jìn)一步改善P溝道型MISFET的特性。然后，在壓縮應(yīng)力膜31上，例如，通過CVD方法等沉積氧化硅作為層間絕緣膜32。 然后，使用CMP(化學(xué)機械拋光)方法等使層間絕緣膜32的表面變平坦。
然后，如圖30所示，有選擇地除去η溝道型MISFET Qnl的源極/漏極區(qū)(η+型半導(dǎo)體區(qū)SDl)和ρ溝道型MISFET Qpl的源極/漏極區(qū)(硅鍺區(qū)10 (ρ+型半導(dǎo)體區(qū)SD2))上的層間絕緣膜32和壓縮應(yīng)力膜31。其結(jié)果是，形成接觸孔(通孔、孔)CNT。例如，將壓縮應(yīng)力膜31作為蝕刻阻止膜，圖案化層間絕緣膜32。然后，蝕刻壓縮應(yīng)力膜31。其結(jié)果是， 形成接觸孔CNT。然后，在每個接觸孔CNT中，形成導(dǎo)電膜，從而形成插塞(用于耦合的導(dǎo)電部分) PG0為了，例如，在包括接觸孔CN的內(nèi)部(在底部和側(cè)壁上)的層間絕緣膜32上形成插塞 PG，沉積阻擋導(dǎo)電膜(未示出)。然后，在阻擋導(dǎo)電膜上，沉積膜厚足以填滿接觸孔CNT的主導(dǎo)電膜。然后，通過CMP方法、回蝕刻方法等除去層間絕緣膜32上的主導(dǎo)電膜和阻擋導(dǎo)電膜的不必要部分。作為阻擋導(dǎo)電膜，可以使用，例如，鈦膜、氮化鈦膜或它們的層合膜等。作為主導(dǎo)電膜，可以使用鎢膜等。在η溝道型MISFET Qnl的源極/漏極區(qū)(η+型半導(dǎo)體區(qū)SDl)上形成的插塞PG與源極/漏極區(qū)的表面上的金屬硅化物層23接觸和電耦合。在ρ溝道型MISFET Qpl的源極 /漏極區(qū)(P+型半導(dǎo)體區(qū)S^)上形成的插塞也與源極/漏極區(qū)的表面上的金屬硅化物層23 接觸和電耦合。并且，盡管未示出，但也可以在柵電極GEl和GE2上形成插塞PG。然后，如圖31所示，在層間絕緣膜32上(包括在插塞PG上)，依次形成阻止絕緣膜33和層間絕緣膜34。阻止絕緣膜33相對于層間絕緣膜34具有蝕刻選擇性。例如，作為阻止絕緣膜33，可以使用氮化硅膜，而作為層間絕緣膜34，可以使用氧化硅膜。然后，通過單鑲嵌方法，形成第一層導(dǎo)線Ml。在層間絕緣膜34上制作圖案。然后， 蝕刻阻止絕緣膜33。其結(jié)果是，形成布線溝槽。然后，在包括布線溝槽的內(nèi)部的層間絕緣膜34上，形成阻擋導(dǎo)電膜(未示出)和種子層(未示出)。然后，使用電鍍方法等，在種子層上，形成金屬鍍膜。然后，通過CMP方法除去除了布線溝槽之外的區(qū)域中的金屬鍍膜、種子層和阻擋導(dǎo)電層的部分。其結(jié)果是，形成第一層導(dǎo)線Ml。作為阻擋導(dǎo)電膜，可以使用，例如，氮化鈦膜、鉭膜、或氮化鉭膜。作為種子層，可以使用銅(Cu)的種子層。作為金屬鍍膜， 可以使用銅鍍膜。導(dǎo)線Ml通過插塞PG與η溝道型MISFET Qnl和ρ溝道型MISFET Qpl的源極/漏極區(qū)(SDl和SD》、和柵電極GEl和GE2等電耦合。然后，通過雙鑲嵌方法等，形成第二或更高層導(dǎo)線。但是，在本申請中，省略了對它們的描述。并且，導(dǎo)線Ml、和第二或更高層導(dǎo)線不局限于鑲嵌導(dǎo)線，也可以通過圖案化用于布線的導(dǎo)電膜而形成。作為用于布線的導(dǎo)電膜，例如，可以使用鎢、鋁(Al)等。然后，在最上層導(dǎo)線上，形成保護(hù)膜等。然后，通過切割等切分(劃分)硅襯底1。 其結(jié)果是，形成多個半導(dǎo)體器件(半導(dǎo)體芯片)。圖32是示出使用本實施例的半導(dǎo)體器件的半導(dǎo)體芯片的配置例子的平面圖。因此，通過這些步驟形成的半導(dǎo)體器件可以用作含有存儲器和外圍電路的半導(dǎo)體芯片。顯示在圖32中的半導(dǎo)體芯片SMl含有形成像SRAM(靜態(tài)隨機訪問存儲器)那樣的存儲器單元陣列的存儲器區(qū)(存儲電路區(qū)、存儲器單元陣列區(qū)、或SRAM區(qū))41、和形成除了存儲器之外的電路(外圍電路)的外圍電路區(qū)42。外圍電路區(qū)42包括形成邏輯電路的邏輯電路區(qū)42a。 如果有必要，經(jīng)由半導(dǎo)體芯片SMl的內(nèi)部布線層(導(dǎo)線Ml和更高層導(dǎo)線)在存儲器區(qū)41 與外圍電路區(qū)42之間，以及在外圍電路區(qū)42之間建立起電耦合。并且，在半導(dǎo)體芯片SMl的主表面(前表面)的外圍部分上，沿著半導(dǎo)體芯片SMl的主表面的四邊形成多個盤狀電極(焊盤)PD。各個盤狀電極PD經(jīng)由半導(dǎo)體芯片SMl的內(nèi)部布線層與存儲器區(qū)41、外圍電路區(qū)42等電耦合。順便說一下，圖32是平面圖。但是，為了易于理解起見，將陰影線加在存儲器區(qū)41和邏輯電路區(qū)4 上。例如，可以使用ρ溝道型MISFET Qpl和η溝道型場效應(yīng)晶體管Qnl配置SRAM存儲器單元。另一種情況是，可以使用ρ溝道型MISFET Qpl和η溝道型塊效應(yīng)晶體管Qnl配置邏輯電路區(qū)42a中的邏輯電路。例如，關(guān)于元件的密度，在存儲器區(qū)41中密集地形成元件。另一種情況是，在邏輯電路區(qū)42a中，可以按照邏輯電路的布局出現(xiàn)元件的密集部分和稀疏部分。即使元件的密度發(fā)生變化，依照本實施例，也可以減小硅鍺區(qū)10 (參見圖21)的上升量H的變化。如直到此刻的詳述，依照本實施例，可以改善半導(dǎo)體器件的特性。圖33是本發(fā)明人制作的半導(dǎo)體器件(ρ溝道型MISFET Qpl)原型的剖面照片。圖 34是該照片的再現(xiàn)圖。如圖33和34所示，在硅襯底1與硅鍺區(qū)10之間的邊界上，可以觀察到作為第一斜面的(100)晶面、和作為第二斜面的以90°角以該(100)晶面相交的(100) 晶面。并且，可以觀察到硅鍺區(qū)10的頂面形成在比柵極絕緣膜3的頂面位置低的位置上。并且，如上所述，在本實施例的半導(dǎo)體器件中，可以觀察到遷移率比比較例子提高了大約20% (圖 17)。順便說一下，該步驟只是一個例子。不言而喻，可以作出各種修改。例如，在nMIS 區(qū)IA中或在pMIS區(qū)IB中，可以形成阱?？商娲氖?，可以采用如下過程將Al (鋁)注入 nMIS區(qū)IA中的金屬硅化物層23中以便引起拉伸應(yīng)力；這樣就改善了 η溝道型MISFETQnl 的性能。還有可替代的是，為了通過阻擋膜保護(hù)鎳合金膜21的頂部，可以進(jìn)行硅化。并且， 在本實施例中，使用了硅襯底1。但是，也可以使用其它半導(dǎo)體襯底，只要可以在其中形成溝槽g2就行。并且，對于硅鍺區(qū)10和碳化硅區(qū)12，可以使用晶格常數(shù)與形成襯底的半導(dǎo)體材料不同的其它半導(dǎo)體材料。第二實施例在第一實施例中，通過經(jīng)由第一次蝕刻和第二次蝕刻的兩階段蝕刻，形成所希望形狀的溝槽g2。但是，在本實施例中，在第一次蝕刻之后，進(jìn)行離子注入，然后進(jìn)行第二次蝕刻。圖35和36每一個都是示出本實施例的半導(dǎo)體器件的制造步驟的剖視圖。首先，與第一實施例一樣，準(zhǔn)備晶面取向為(110)的硅襯底1。形成元件隔離區(qū)2、 柵極絕緣膜3、柵電極GEl和GE2、側(cè)壁SW1、和帽絕緣膜CP(參見圖7和8)。然后，將這些形狀的側(cè)壁SWl和帽絕緣膜CP作為掩模，進(jìn)行第一次蝕刻。具體地說，在pMIS區(qū)IB中，從表面蝕刻柵電極(側(cè)壁SW1)GE2相反兩側(cè)的硅襯底的每個部分到規(guī)定深度，從而形成溝槽gl。第一次蝕刻是通過各向異性干法蝕刻進(jìn)行的，以便使溝槽形狀是大致盒狀。例如，將溝槽的深度設(shè)置在大約30nm到50nm上。通過第一次蝕刻，在溝槽gl 的柵電極GE2側(cè)，使第一側(cè)面暴露出來。在元件隔離區(qū)2側(cè)，使第二側(cè)面暴露出來。在本申請中，作為第二側(cè)面，使元件隔離區(qū)2的側(cè)壁暴露出來。如上所述，硅襯底1的表面是(110) 晶面。于是，在溝槽gl在柵電極GE2側(cè)的第一側(cè)面上，使硅襯底1的(110)晶面暴露出來， 以及在底面上，使硅襯底1的(110)晶面暴露出來(參見圖10)。
然后，如圖35所示，在pMIS區(qū)IB中，將側(cè)壁SWl和帽絕緣膜CP作為掩模，使硅襯底1經(jīng)受Ge離子的離子注入。其結(jié)果是，將Ge離子注入底面和作為溝槽gl在柵電極GE2 側(cè)的側(cè)面的第一側(cè)面中。因此，形成損傷層。為了在第一側(cè)面部分上形成厚度大的損傷層， 可以進(jìn)行傾斜離子注入。然后，如圖36所示，進(jìn)行第二次蝕刻。其結(jié)果是，使從溝槽gl的第一側(cè)壁和底面暴露出來的硅襯底1進(jìn)一步后退，從而形成溝槽g2。第二次蝕刻是通過與第一實施例相同的各向異性濕法蝕刻進(jìn)行的。該步驟形成具有(100)晶面、和以90°角與該(100)晶面相交的(100)晶面的溝槽g2。然后，與第一實施例一樣，在pMIS區(qū)IB中的溝槽g2中，外延生長出ρ型硅鍺 (SiGe)，以便形成硅鍺區(qū)10 (SD2)。并且，繼續(xù)在硅鍺區(qū)10上外延生長出硅(Si)，從而形成硅區(qū)11。然后，與第一實施例一樣，除去nMIS區(qū)IA中的氮化硅膜8、pMIS區(qū)IB中的側(cè)壁 Sffl的氮化硅膜8、和柵電極GEl和GE2上的氮化硅膜6。因此，形成n_型半導(dǎo)體區(qū)EXl和 P_型半導(dǎo)體區(qū)EX2 (參見圖2 。并且，形成側(cè)壁SW2，然后，形成η.型半導(dǎo)體區(qū)SDl (參見圖25)。隨后的步驟與第一實施例相同，因此省略對它們的描述。因此，除了描述在第一實施例中的效果之外，本實施例產(chǎn)生了如下效果。也就是說，通過Ge離子的離子注入形成了損傷層，因此趨于進(jìn)行濕法蝕刻。因此，使(100)晶面、 和以90°角與該(100)晶面相交的(100)晶面在較早階段暴露出來。并且，暴露的晶面的面積也增大了。并且，還提高了在溝槽g2內(nèi)部形成的硅鍺區(qū)10的晶性，從而可以進(jìn)一步改善ρ溝道型MISFET Qpl的特性。順便說一下，在形成損傷層的離子注入中，除了 Ge離子之外，也可以注入Si離子。第三實施例在第一實施例中，硅鍺區(qū)10包括60到和20到40at%&Ge。但是， 在本實施例中，可以將硅鍺區(qū)10的Ge濃度設(shè)置在25at%或更高上。順便說一下，除了硅鍺區(qū)10的配置(成分比)和制造方法之外，本實施例中的配置和制造方法與第一實施例相同。因此，省略對除了硅鍺區(qū)10的配置和制造步驟之外的配置和制造步驟的描述。如上所述，硅鍺區(qū)10可以將，例如，硅烷系氣體和鍺烷系氣體用作原料氣體， 通過外延生長形成。作為硅烷系氣體，可以使用，例如，甲硅烷氣體(SiH4)和二氯硅烷 (SiH2Cl2)。而作為鍺烷系氣體，可以使用甲鍺烷氣體(GeH4)等。并且，通過調(diào)整鍺烷系氣體的供應(yīng)量(流速)與硅烷系氣體的供應(yīng)量之比，可以改變硅鍺區(qū)10中的Ge的濃度(比率、 成分比)。于是，在外延生長期間，將鍺烷系氣體的供應(yīng)量(流速)與硅烷系氣體的供應(yīng)量之比設(shè)置得較高。這樣就可以提高硅鍺區(qū)10中的Ge濃度。順便說一下，與第一實施例一樣，可以形成厚度為，例如，大約40到IOOnm的硅鍺區(qū)10?？梢孕纬珊穸葹椋?，大約5到20nm的硅區(qū)11。在本申請中，利用包含在原料氣體中的像氫化硼(B2H6)那樣的ρ型摻雜氣體(用于添加ρ型雜質(zhì)的氣體)進(jìn)行沉積。其結(jié)果是，形成P型硅鍺區(qū)10。順便說一下，在沉積了未摻雜硅鍺區(qū)10之后，可以通過離子注入方法注入P型雜質(zhì)離子。下面將示出本實施例中硅鍺區(qū)10的外延生長條件的一個例子。為了形成硅鍺區(qū) 10，例如，在反應(yīng)室(腔)內(nèi)，在650°C和1.33沙￡1氣壓下，與作為載氣的具有35ccm的流速的鹽酸(HCl) —起，分別以20sccm，16sccm，和160sccm的流速引入二氯硅烷、甲鍺烷氣體、 和氫化硼(B2H6),作為原料氣體。當(dāng)硅鍺在這樣的條件下外延生長時，用原子百分比表示的 Ge的數(shù)量是大約30%，而用原子百分比表示的Si的數(shù)量是大約70%。也就是說，當(dāng)將硅鍺表達(dá)成SihGex時，χ 0. 3。此后，與第一實施例一樣，繼續(xù)在硅鍺區(qū)10上外延生長出硅(Si)，從而形成硅區(qū) 11。因此，硅鍺區(qū)10中的Ge濃度的增大導(dǎo)致了每個具有大晶格常數(shù)的格點的數(shù)量的增加。這樣就導(dǎo)致了對P溝道型MISFET Qpl的溝道區(qū)的壓縮應(yīng)力增大。其結(jié)果是，可以進(jìn)一步改善P溝道型MISFET Qpl的特性。硅鍺區(qū)10中的Ge濃度最好設(shè)置在25at%或更高上。第四實施例在本實施例中，在硅鍺的外延生長中，在其生長期間改變鍺烷系氣體的供應(yīng)量 (流速)與硅烷系氣體的供應(yīng)量之比。順便說一下，除了硅鍺區(qū)10的配置(成分比)和制造方法之外，本實施例中的配置和制造方法與第一實施例相同。因此，省略對除了硅鍺區(qū)10 的配置和制造步驟之外的配置和制造步驟的描述。如上所述，硅鍺區(qū)10可以將，例如，硅烷系氣體和鍺烷系氣體用作原料氣體， 通過外延生長形成。作為硅烷系氣體，可以使用，例如，甲硅烷氣體(SiH4)和二氯硅烷 (SiH2Cl2)。而作為鍺烷系氣體，可以使用甲鍺烷氣體(GeH4)等。并且，通過調(diào)整鍺烷系氣體的供應(yīng)量(流速)與硅烷系氣體的供應(yīng)量之比，可以改變硅鍺區(qū)10中的Ge的濃度(比率、 成分比)。于是，在外延生長期間，改變鍺烷系氣體的供應(yīng)量(流速)與硅烷系氣體的供應(yīng)量之比。這樣就可以改變硅鍺區(qū)10中的Ge濃度。例如，在生長的較早階段，生長只受硅烷系氣體影響(SihGex，其中χ是0)，并且，鍺烷系氣體的供應(yīng)量與硅烷系氣體的供應(yīng)量之比逐漸增大。在生長的較晚階段，調(diào)整硅烷系氣體的供應(yīng)量與鍺烷系氣體的供應(yīng)量的流速比， 以便SihGex的χ是大約0. 4。在這種情況下，硅鍺區(qū)IO(SihGex)中的χ從0增大到0. 4。在本申請中，如上所述，在硅鍺區(qū)10的外延生長中，晶體生長優(yōu)先從要成為溝槽 g2的側(cè)面的(100)晶面、和以90°角與該(100)晶面相交的(100)晶面開始。于是，在溝槽g2的側(cè)面(第一斜面和第二斜面、或側(cè)壁部分)上，鍺濃度低于其它區(qū)域的鍺濃度。鍺濃度沿著生長方向增大。例如，Ge濃度隨著沿著溝槽g2內(nèi)部的方向、和進(jìn)一步沿著溝槽g2的第二側(cè)面方向(元件隔離區(qū)2的方向)從側(cè)面(第一斜面和第二斜面、或側(cè)壁部分)生長的過程而增大。并且，Ge濃度從溝槽g2的底面向頂面增大。但是，如上所述，在形成第一側(cè)面的(100) 晶面上比在形成溝槽g2的底面的(110)晶面上更有可能生長出晶體。由于這個原因，沿著橫向(從第一側(cè)面到第二側(cè)面)的濃度梯度較大。順便說一下，作為溝槽g2的第二側(cè)面， 可以不讓元件隔離區(qū)2暴露出來，而是讓硅襯底1暴露出來。在這種情況下，晶體生長也沿著溝槽g2內(nèi)部的方向從第二側(cè)面開始。于是，在溝槽g2的側(cè)面(第一斜面和第二斜面、或側(cè)壁部分)上，如上所述，鍺濃度低于其它區(qū)域的鍺濃度。更具體地說，可以認(rèn)為至少溝槽g2的側(cè)面(第一斜面和第二斜面、或側(cè)壁部分)處的硅鍺區(qū)10在濃度上低于溝槽g2的第一側(cè)面(在柵電極GE2側(cè))與第二側(cè)面(在元件隔離區(qū)2側(cè))之間的中間部分上的表面處的硅鍺區(qū)10。
因此，在逐漸增加鍺烷系氣體的供應(yīng)量的比例的同時，進(jìn)行硅鍺的外延生長。其結(jié)果是，溝槽g2的第一側(cè)壁和底面部分附近的晶體應(yīng)變減小了。這樣就可以減少晶體缺陷， 并且可以提高沉積性能。另一方面，在硅鍺區(qū)10中，Ge濃度從槽g2的側(cè)壁附近開始逐漸增大。于是，晶格常數(shù)大的格點在數(shù)量上增加了，最后，Ge濃度變成大約40at%。這樣就使由SiGe引起的應(yīng)變增大了，從而可以增大對ρ溝道型MISFET Qpl的溝道區(qū)的壓縮應(yīng)力。第五實施例在第一實施例中，在具有所希望形狀的溝槽g2中，形成硅鍺區(qū)10。并且，在ρ溝道型MISFET Qpl上，形成壓縮應(yīng)力膜31。其結(jié)果是，改善了 ρ溝道型MISFET Qpl的特性。但是，在本實施例中，對甚至改善η溝道型MISFET Qnl的特性的各種應(yīng)用例子加以描述。圖 37 44每一個都是示出本實施例的半導(dǎo)體器件及其制造步驟的必要部分剖視圖。圖37對應(yīng)于應(yīng)用例子1 ；圖38對應(yīng)于應(yīng)用例子2 ；圖39和40對應(yīng)于應(yīng)用例子3 ；以及圖41 44 對應(yīng)于應(yīng)用例子4。順便說一下，在本實施例中，也對與第一實施例的配置和制造步驟不同的配置和制造步驟作詳細(xì)描述。應(yīng)用例子1在顯示在圖37中的半導(dǎo)體器件中，作為η溝道型MISFET Qnl的柵極絕緣膜3a，使用高介電常數(shù)絕緣膜(高k絕緣膜)。作為形成柵電極GEl的導(dǎo)電膜，使用含有金屬膜和布置在金屬膜上的多晶硅(多晶硅膜)的層合導(dǎo)電膜如。使用所謂的金屬柵電極GE1。除了層合導(dǎo)電膜如之外，可以使用金屬化合物膜。因此，通過將高介電常數(shù)絕緣膜用作柵極絕緣膜3a，可以增大η溝道型MISFET Qnl的電流量。并且，可以增大柵極絕緣膜3a的膜厚。這樣就可以減小漏電流。并且，柵極絕緣膜(高介電常數(shù)絕緣膜)3a和金屬柵電極GEl的組合抑制了禁止電子流動的聲子振動。這樣就進(jìn)一步改善了 η溝道型MISFET Qnl的驅(qū)動特性。作為高介電常數(shù)絕緣膜3a，可以使用，例如，Hf02、HfSiON、Lei2O3、或A1203。并且， 作為形成金屬柵電極GEl的金屬膜，可以使用，例如，Al、Ru、或W?？商娲氖?，可以使用像 TiN或TaSiN那樣，金屬和氮的導(dǎo)電化合物或包括金屬、半導(dǎo)體、和氮的導(dǎo)電化合物。并且， 作為金屬柵電極GE1，可以將金屬膜或?qū)щ娀衔镉米鲉螌?。并且，金屬柵電極GEl可以是導(dǎo)電化合物和設(shè)置在該導(dǎo)電化合物上的多晶硅的層合膜。η溝道型MISFET Qnl的柵極絕緣膜(高介電常數(shù)絕緣膜)3a和金屬柵電極GEl對形成方法沒有限制，而是可以通過例如如下步驟形成。與第一實施例一樣，在硅襯底1中，形成薄氧化硅膜作為元件隔離區(qū)2和柵極絕緣膜3。然后，除去nMIS區(qū)IA中的氧化硅膜。只在nMIS區(qū)IA中形成高介電常數(shù)絕緣膜作為柵極絕緣膜3a。然后，與第一實施例一樣，在柵極絕緣膜3a上，形成硅膜4、氧化硅膜5、和氮化硅膜6作為導(dǎo)電膜。然后，對膜圖案化，從而在pMIS區(qū)IB中形成柵電極GE2和帽絕緣膜CP。 然后，僅在nMIS區(qū)IA中的柵極絕緣膜3a上形成作為層合導(dǎo)電膜如的金屬膜和設(shè)置在金屬膜上的多晶硅、氧化硅膜5、和氮化硅膜6。然后，對膜圖案化，導(dǎo)致包括層合導(dǎo)電膜如和帽絕緣膜CP的金屬柵電極GEl的形成。此后，與第一實施例一樣，在柵電極GEl和GE2的側(cè)壁上，形成側(cè)壁SWl。然后，在 pMIS區(qū)IB中，進(jìn)行詳述在第一實施例中的兩級蝕刻步驟，從而形成每個溝槽g2。在溝槽g2的內(nèi)部，外延生長出P型硅鍺，從而形成P型硅鍺區(qū)10 (SD》。隨后，繼續(xù)在硅鍺區(qū)10上外延生長出硅(Si)，從而形成硅區(qū)11。然后，與第一實施例一樣，除去側(cè)壁SWl。在nMIS區(qū)IA中，形成η—型半導(dǎo)體區(qū)EXl。 而在pMIS區(qū)中，形成p_型半導(dǎo)體區(qū)EX2。然后，在柵電極GEl和GE2的側(cè)壁上，形成包括氮化硅膜13的側(cè)壁SW2。然后，在硅襯底1在柵電極GEl和側(cè)壁SW2相反兩側(cè)的部分中，形成 n+型半導(dǎo)體區(qū)SDl。然后，與第一實施例一樣，通過自對準(zhǔn)硅化技術(shù)，在柵電極GEl和GE2以及源極/漏極區(qū)的表面上，形成金屬硅化物層23。然后，在硅襯底1的整個主表面上，形成壓縮應(yīng)力膜31。然后，與第一實施例一樣，形成層間絕緣膜32、插塞PG、阻止絕緣膜33、和層間絕緣膜34，以及第一層導(dǎo)線Ml。因此，除了第一實施例的效果之外，本實施例產(chǎn)生了如下效果。也就是說，如第一實施例所述，(Iio)的硅襯底1的使用可以提高P溝道型MISFET Qpl中的空穴的遷移率。 但是，當(dāng)使用(110)硅襯底1時，η溝道型MISFET Qnl中的電子的遷移率與使用(100)硅襯底的情況相比變得更低了。但是，在本實施例的應(yīng)用例子1中，作為η溝道型MISFET Qnl的柵極絕緣膜3a，使用了高介電常數(shù)絕緣膜。作為形成柵電極GEl的導(dǎo)電膜，使用了層合導(dǎo)電膜(金屬膜和布置在金屬膜上的多晶硅)4a。由于這個原因，如上所述，可以改善η溝道型MISFET Qnl的驅(qū)動特性。因此，在本實施例中，可以改善ρ溝道型MISFET Qpl和η溝道型MISFET Qnl兩者的特性。順便說一下，對于ρ溝道型MISFET Qpl的柵極絕緣膜3，可以使用高介電常數(shù)絕緣膜(高k絕緣膜)。對于柵電極GE2，可以使用金屬柵電極。對于ρ溝道型MISFET Qpl的柵極絕緣膜3的高介電常數(shù)絕緣膜，可以使用與用于η溝道型MISFET Qnl的柵極絕緣膜3a 的材料相同的材料，并且可以采用相同配置。而對于P溝道型MISFETQpl的柵電極GE2，可以使用與用于η溝道型MISFET Qnl的柵電極GEl的材料相同的材料，并且可以采用相同配置?？商娲氖?，對于η溝道型MISFET Qnl和ρ溝道型MISFET Qpl，可以分別使用不同高介電常數(shù)絕緣膜和柵電極材料，以便分別最佳地控制在溝道下面的半導(dǎo)體的逸出功。還有可替代的是，對于η溝道型MISFET Qnl和ρ溝道型MISFET Qpl，為了最佳地控制在溝道下面的半導(dǎo)體的逸出功，可以對高介電常數(shù)絕緣膜和柵電極分別采用不同配置。因此，對于ρ溝道型MISFET Qpl的柵極絕緣膜3，使用高介電常數(shù)絕緣膜(高k 絕緣膜)。對于柵電極GE2，使用金屬柵電極。其結(jié)果是，可以進(jìn)一步改善ρ溝道型MISFET Qpl的特性。應(yīng)用例子2在顯示在圖38中的半導(dǎo)體器件中，η溝道型MISFET Qnl的源極/漏極區(qū)(η+型半導(dǎo)體區(qū)SDl和SD3)每一個被布置在碳化硅(SiC)區(qū)12上。對于這樣的結(jié)構(gòu)，使拉伸應(yīng)力作用于(施加于)η溝道型MISFET Qnl的溝道區(qū)。這樣就可以提高電子的遷移率(溝道區(qū)中的電子的遷移率)。其結(jié)果是，可以增大通過η溝道型MISFET Qnl的溝道的接通電流，從而可以實現(xiàn)更高速操作。碳化硅區(qū)12使拉伸應(yīng)力作用于溝道區(qū)。這主要由于碳化硅區(qū)12 的晶格常數(shù)小于硅(硅襯底1)的晶格常數(shù)的事實。η溝道型MISFET Qnl的碳化硅區(qū)12對其形成方法沒有限制，而是可以通過，例如，如下步驟形成。與第一實施例一樣，在硅襯底1中，形成元件隔離區(qū)2、柵極絕緣膜3、柵電極GEl 和GE2、帽絕緣膜CP、和側(cè)壁SW1。然后，在pMIS區(qū)中，進(jìn)行詳述在第一實施例中的兩級蝕刻步驟，從而形成溝槽g2。在溝槽g2的內(nèi)部，外延生長出ρ型硅鍺，從而形成ρ型硅鍺區(qū) 10(SD2)。隨后，繼續(xù)在硅鍺區(qū)10上外延生長出硅(Si)，從而形成硅區(qū)11 (參見圖22)。并且，在形成側(cè)壁SWl之后，在nMIS區(qū)中，將側(cè)壁SWl作為掩模，注入碳團(tuán)(cluster carbon)。 然后，使硅襯底1在側(cè)壁SWl相反兩側(cè)的每個部分變成非晶的。然后，進(jìn)行熱處理，以便使變成非晶的區(qū)域重新晶化。這導(dǎo)致了在硅襯底1在側(cè)壁SWl的相反兩側(cè)的每個部分中形成碳化硅區(qū)12。然后，與第一實施例一樣，在nMIS區(qū)IA中，形成每個η—型半導(dǎo)體區(qū)EXl。而在pMIS 區(qū)IB中，形成每個p_型半導(dǎo)體區(qū)EX2。然后，在柵電極GEl和GE2的每個側(cè)壁處，形成包括氮化硅膜13的側(cè)壁SW2。然后，在碳化硅區(qū)12在柵電極GEl和側(cè)壁SW2的相反兩側(cè)的每個部分中，形成n+型半導(dǎo)體區(qū)SDl。此后，與第一實施例一樣，通過自對準(zhǔn)硅化技術(shù)，在柵電極GEl和GE2以及源極/ 漏極區(qū)(η+型半導(dǎo)體區(qū)SDl和ρ+型半導(dǎo)體區(qū)SDW的表面上，形成金屬硅化物層23a或23。 然后，在硅襯底1的整個主表面上，形成壓縮應(yīng)力膜31。然后，與第一實施例一樣，形成層間絕緣膜32、插塞PG、阻止絕緣膜33、和層間絕緣膜34，以及第一層導(dǎo)線Ml。因此，除了第一實施例的效果之外，本實施例產(chǎn)生了如下效果。也就是說，如第一實施例所述，(Iio)的硅襯底1的使用可以提高P溝道型MISFET Qpl中的空穴的遷移率。 但是，當(dāng)使用(110)硅襯底1時，η溝道型MISFET Qnl中的電子的遷移率與使用(100)硅襯底的情況相比變得更低了。但是，在本實施例的應(yīng)用例子2中，在碳化硅區(qū)12中形成η溝道型MISFET Qnl的源極/漏極區(qū)。由于這個原因，如上所述，可以使拉伸應(yīng)力作用于η溝道型MISFET Qnl的溝道區(qū)。這樣就可以改善η溝道型MISFET Qnl的驅(qū)動特性。因此，在本實施例中，可以改善ρ溝道型MISFET Qpl和η溝道型MISFET Qnl兩者的特性。應(yīng)用例子3在顯示在圖39和40中的半導(dǎo)體器件中，在η溝道型MISFET Qnl的源極/漏極區(qū)上，形成拉伸應(yīng)力膜(拉伸襯墊膜)52。在ρ溝道型MISFET Qpl的源極/漏極區(qū)上，形成壓縮應(yīng)力膜31。這樣的結(jié)構(gòu)可以稱為雙應(yīng)力襯墊結(jié)構(gòu)。因此，除去nMIS區(qū)IA上的壓縮應(yīng)力膜31，并且形成拉伸應(yīng)力膜52。這樣就可以提高η溝道型MISFET Qnl中的電子的遷移率。其結(jié)果是，可以增大η溝道型MISFET Qnl 的接通電流。η溝道型MISFET Qnl上的拉伸應(yīng)力膜52對其形成方法沒有限制，而是可以通過， 例如，如下步驟形成。與第一實施例一樣，在硅襯底1中，形成元件隔離區(qū)2。然后，在nMIS區(qū)IA中，形成η溝道型MISFET Qnl0在pMIS區(qū)IB中，形成ρ溝道型MISFET Qpl0然后，通過自對準(zhǔn)硅化技術(shù)，在柵電極GEl和GE2和源極/漏極區(qū)的表面上，形成金屬硅化物層23 (參見圖 28) 0然后，與第一實施例一樣，在硅襯底1的整個主表面上，形成壓縮應(yīng)力膜31。然后，如圖39所示，在壓縮應(yīng)力膜31上，形成絕緣膜51作為蝕刻阻止膜。要求絕緣膜51由與用于后面所述的拉伸應(yīng)力膜52的材料不同的材料形成。例如，當(dāng)后面形成的拉伸應(yīng)力膜52是氮化硅膜時，作為絕緣膜51，最好是氧化硅膜。但是，除此之外，碳化硅膜、碳氮化硅膜、或氧氮化硅膜都可以用作絕緣膜51。絕緣膜51的膜厚(形成膜厚)是，例如，大約6到20nm。然后，干法蝕刻并除去nMIS區(qū)IA中的絕緣膜51和底下的壓縮應(yīng)力膜31。然后， 在硅襯底1的整個主表面上，形成拉伸應(yīng)力膜52。拉伸應(yīng)力膜52包括，例如，氮化硅，并且可以通過等離子體CVD方法等形成?？梢詫⒛ず?沉積膜厚)設(shè)置為20到50nm。當(dāng)使用， 例如，甲硅烷(S^)、一氧化二氮(N2O)和氨(NH3)如此形成包括氮化硅膜的拉伸應(yīng)力膜52 時，通過等離子體CVD在大約250°C到400°C的溫度下沉積氮化硅膜。然后，在施加紫外線的同時，進(jìn)行大約400°C到550°C熱處理。其結(jié)果是，可以形成包括氮化硅膜的拉伸應(yīng)力膜。 拉伸應(yīng)力膜52的拉伸應(yīng)力是，例如，大約1到2GPa。然后，如圖40所示，將光致抗蝕劑膜 PR3覆蓋在nMIS區(qū)IA上。因此，干法蝕刻并除去pMIS區(qū)IB中的拉伸應(yīng)力膜52。在干法蝕刻中，使絕緣膜51起蝕刻阻止膜的作用。然后，除去光致抗蝕劑膜PR3。然后，與第一實施例一樣，形成層間絕緣膜32、插塞 PG、阻止絕緣膜33、和層間絕緣膜34，以及第一層導(dǎo)線Ml。因此，除了第一實施例的效果之外，本實施例產(chǎn)生了如下效果。也就是說，如第一實施例所述，(Iio)的硅襯底1的使用可以提高P溝道型MISFET Qpl中的空穴的遷移率。 但是，當(dāng)使用(110)硅襯底1時，η溝道型MISFET Qnl中的電子的遷移率與使用(100)硅襯底的情況相比變得更低了。但是，在本實施例的應(yīng)用例子3中，在η溝道型MISFET Qnl的源極/漏極區(qū)上，布置了拉伸應(yīng)力膜52。由于這個原因，如上所述，可以提高電子的遷移率，從而可以增大接通電流。這樣就可以改善η溝道型MISFET Qnl的驅(qū)動特性。因此，在本實施例中，可以改善ρ溝道型MISFET Qpl和η溝道型MISFET Qnl兩者的特性。應(yīng)用例子4在本實施例的半導(dǎo)體器件中，使用了含有晶面取向為(100)的nMIS區(qū)1A、和晶面取向為(110)的pMIS區(qū)IB的硅襯底la。因此，在晶面取向為(100)的nMIS區(qū)IA中，形成 η溝道型MISFET Qnl0在晶面取向為(110)的pMIS區(qū)IB中，形成ρ溝道型MISFET Qpl (參見圖44)。因此，在晶面取向為(100)的區(qū)域中形成η溝道型MISFET Qnl0其結(jié)果是，可以提高溝道區(qū)中的電子的遷移率，從而可以增大接通電流。下面參照附圖對制造本實施例的半導(dǎo)體器件的方法加以描述。首先，對在其主表面上具有不同晶面取向的硅襯底Ia的形成方法加以描述。將晶面取向為(110)的硅襯底 Ib粘合在晶面取向為(100)的硅襯底Ia的上面。因此，拋光硅襯底Ib側(cè)，從而減小硅襯底 Ib的厚度。下面將Ib稱為硅層。然后，與第一實施例一樣，形成元件隔離區(qū)2。例如，在硅襯底Ia上面的硅層Ib 中，形成圍繞nMIS區(qū)IA和pMIS區(qū)IB的元件隔離溝槽。在元件隔離溝槽的內(nèi)部，嵌入絕緣膜，從而形成元件隔離區(qū)2。順便說一下，元件隔離溝槽的深度優(yōu)選大于硅層Ib的厚度。然后，如圖42所示，將硅離子注入nMIS區(qū)IA中，以便使nMIS區(qū)IA中的硅層Ib 變成非晶的。然后，進(jìn)行熱處理，以便使變成非晶的區(qū)域重新晶化。在這個步驟中，底下硅襯底Ia的晶面取向是(100)，因此，生長(重新晶化)晶面取向為(100)的硅層。于是，如圖43所示，nMIS區(qū)IA中的硅層Ib變成晶面取向為(100)的硅層。然后，與第一實施例一樣，在nMIS區(qū)IA中，形成η溝道型MISFET Qnl。在pMIS區(qū) IB中，形成ρ溝道型MISFET Qpl0并且，此后，如果需要，與第一實施例一樣，形成金屬硅化物層23、壓縮應(yīng)力膜31、層間絕緣膜32、插塞PG、阻止絕緣膜33、和層間絕緣膜34，以及第一層導(dǎo)線Ml等。因此，除了第一實施例的效果之外，本實施例產(chǎn)生了如下效果。也就是說，如第一實施例所述，(Iio)的硅襯底1的使用可以提高P溝道型MISFET Qpl中的空穴的遷移率。 但是，當(dāng)使用(110)硅襯底1時，η溝道型MISFET Qnl中的電子的遷移率與使用(100)硅襯底的情況相比變得更低了。但是，在本實施例的應(yīng)用例子4中，在(100)的硅層Ic中，形成η溝道型MISFET Qnl0因此，如上所述，可以提高電子的遷移率，從而可以增大接通電流。其結(jié)果是，可以改善η溝道型MISFET Qnl的驅(qū)動特性。因此，在本實施例中，可以改善ρ溝道型MISFET Qpl和η溝道型MISFET Qnl兩者的特性。應(yīng)用例子5在應(yīng)用例子3中，采用了雙應(yīng)力襯墊結(jié)構(gòu)。但是，在具有SRAM存儲器區(qū)和外圍電路區(qū)的半導(dǎo)體器件中，在外圍電路區(qū)中，可以采用雙應(yīng)力襯墊結(jié)構(gòu)(參見應(yīng)用例子幻，而在 SRAM存儲器區(qū)中，可以形成拉伸應(yīng)力膜(拉伸襯墊膜)。具體地說，在顯示在圖32中的半導(dǎo)體芯片SMl中，在包括在其中形成的SRAM存儲器單元陣列的存儲器區(qū)41中，形成拉伸應(yīng)力膜。SRAM包括耦合在雙級環(huán)中的反相器。形成SRAM的反相器包括稱為匪IS反相器和CMIS反相器的那些反相器。匪IS表示η溝道型 MISFET，而 CMIS 表示互補 MISFET。匪IS反相器只包括η溝道型MISFET和高阻多晶硅。CMIS反相器含有η溝道型 MISFET和ρ溝道型MISFET。使用匪IS反相器的那種可以稱為4I~r2R配置，而使用CMIS反相器的那種可以稱為6Tr配置。在這樣以在其中形成的6Tr配置包括SRAM存儲器單元的存儲器單元區(qū)41中，在η 溝道型MISFET和ρ溝道型MISFET兩者的MIS上，形成拉伸應(yīng)力膜。不言而喻，在以在其中形成的4Tr2R配置包括存儲器單元的存儲器單元區(qū)41中，不形成ρ溝道型MISFET。因此， 可以形成拉伸應(yīng)力膜。因此，在存儲器單元區(qū)41中，也在ρ溝道型MISFET上面形成拉伸應(yīng)力膜。其結(jié)果是，可以增大形成SRAM存儲器單元的η溝道型MISFET Qnl的接通電流，并且可以減小SRAM 存儲器單元的待機漏電流。另一方面，在顯示在圖32中的半導(dǎo)體芯片Ml的外圍電路區(qū)42中，采用詳述在應(yīng)用例子3中的雙應(yīng)力襯墊結(jié)構(gòu)。也就是說，在外圍電路區(qū)42中形成的邏輯電路含有多個η溝道型MISFET和ρ溝道型MISFET。在每個外圍電路區(qū)42中，在η溝道型MISFET的源極/漏極區(qū)上，形成拉伸應(yīng)力膜，而在P溝道型MISFET的源極/漏極區(qū)上，形成壓縮應(yīng)力膜31 (雙應(yīng)力襯墊結(jié)構(gòu)，參見應(yīng)用例子3中的圖39和40)。因此，在每個外圍電路區(qū)42中，采用雙應(yīng)力襯墊結(jié)構(gòu)。這樣就可以提高η溝道型MISFET的溝道區(qū)中的電子的遷移率。其結(jié)果是，可以增大η溝道型 MISFET的接通電流。并且，可以提高ρ溝道型MISFET的溝道區(qū)中的空穴的遷移率，從而可以增大P溝道型MISFET的接通電流。因此，在外圍電路區(qū)42中，為了增大兩種MISFT的驅(qū)動力，采用了雙應(yīng)力襯墊結(jié)構(gòu)。在包括在其中形成的SRAM存儲器單元陣列的存儲器區(qū)41中，為了防止存儲器單元的待機漏電流等，可以在兩種MISFET上形成拉伸應(yīng)力膜。順便說一下，應(yīng)用例子1至5的配置和制造步驟可以適當(dāng)組合在一起使用。例如， 描述在第五實施例中的應(yīng)用例子1至5的配置每一個都可以分別應(yīng)用于第一至第四實施例?？商娲氖?，應(yīng)用例子1至5的配置可以適當(dāng)組合在一起應(yīng)用于第一至第四實施例。因此，本發(fā)明不局限于這些實施例，可以在不偏離本發(fā)明宗旨的范圍內(nèi)作出各種改變。本發(fā)明可有效地應(yīng)用于半導(dǎo)體器件及其制造技術(shù)。
權(quán)利要求
1.一種半導(dǎo)體器件，包含(a)具有(110)晶面取向且包括第一半導(dǎo)體的襯底；以及(b)在所述襯底的第一區(qū)域中形成的P溝道型場效應(yīng)晶體管，其含有(bl)經(jīng)由柵極絕緣膜布置在所述第一區(qū)域上的柵電極；以及(b2)源極/漏極區(qū)，其在布置在所述襯底中的溝槽的內(nèi)部布置在所述柵電極的相反兩側(cè)，并且包括晶格常數(shù)比所述第一半導(dǎo)體大的第二半導(dǎo)體，所述溝槽在位于所述柵電極側(cè)的側(cè)壁部分處具有晶面取向為(100)的第一斜面；和與所述第一斜面相交的晶面取向為(100)的第二斜面。
2.按照權(quán)利要求1所述的半導(dǎo)體器件，其中，所述源極/漏極區(qū)的所述第二半導(dǎo)體含有從所述第一斜面和所述第二斜面外延生長出來的區(qū)域。
3.按照權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述第一半導(dǎo)體是硅(Si)，并且其中，所述第二半導(dǎo)體是硅鍺(SiGe)。
4.按照權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述第一半導(dǎo)體是硅(Si)，其中，所述第二半導(dǎo)體是硅鍺(SiGe)，并且其中，所述硅鍺的鍺濃度是25站％或更高。
5.按照權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述第一半導(dǎo)體是硅(Si)，其中，所述第二半導(dǎo)體是硅鍺(SiGe)，并且其中，在所述源極/漏極區(qū)中，在所述溝槽的所述側(cè)壁部分處所述硅鍺的鍺濃度低于其它區(qū)域的鍺濃度。
6.按照權(quán)利要求1所述的半導(dǎo)體器件，其中，包括所述第二半導(dǎo)體的所述源極/漏極區(qū)的頂面每一個是在比柵極絕緣膜的頂面低的位置處形成的。
7.按照權(quán)利要求1所述的半導(dǎo)體器件，其中，在包括所述第二半導(dǎo)體的所述源極/漏極區(qū)上，形成所述第一半導(dǎo)體和金屬的化合物層。
8.按照權(quán)利要求7所述的半導(dǎo)體器件， 其中，所述第一半導(dǎo)體是硅，并且其中，所述化合物層是金屬硅化物層。
9.按照權(quán)利要求6所述的半導(dǎo)體器件，其中，在所述源極/漏極區(qū)上，布置著壓縮應(yīng)力膜。
10.按照權(quán)利要求1所述的半導(dǎo)體器件，其中，所述溝槽是通過干法蝕刻所述襯底，然后各向異性濕法蝕刻所述襯底形成的。
11.按照權(quán)利要求1所述的半導(dǎo)體器件，其中，側(cè)壁膜被布置在所述柵電極的相反兩側(cè)，并且其中，所述第一斜面和所述第二斜面位于所述側(cè)壁膜的下面。
12.按照權(quán)利要求11所述的半導(dǎo)體器件，其中，在所述柵電極的相反兩側(cè)的所述襯底中，以及在所述側(cè)壁膜的下面，布置著濃度比所述源極/漏極區(qū)低的P型半導(dǎo)體區(qū)。
13.按照權(quán)利要求1所述的半導(dǎo)體器件，包含在所述襯底的第二區(qū)域中形成并具有包括所述第一半導(dǎo)體的源極/漏極區(qū)的η溝道型場效應(yīng)晶體管。
14.按照權(quán)利要求13所述的半導(dǎo)體器件，其中，所述η溝道型場效應(yīng)晶體管含有布置在所述第二區(qū)域上的包括高介電常數(shù)絕緣膜的第二柵極絕緣膜；和布置在所述第二柵極絕緣膜上的包括金屬或金屬化合物的第二柵電極。
15.按照權(quán)利要求1所述的半導(dǎo)體器件，包含η溝道型場效應(yīng)晶體管，其具有在所述襯底的第二區(qū)域中形成的源極/漏極區(qū)，并且包括晶格常數(shù)比所述第一半導(dǎo)體小的第三半導(dǎo)體。
16.按照權(quán)利要求15所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體是硅(Si)，其中，所述第二半導(dǎo)體是硅鍺(SiGe)，并且其中，所述第三半導(dǎo)體是碳化硅(SiC)。
17.按照權(quán)利要求13所述的半導(dǎo)體器件，其中，在所述η溝道型場效應(yīng)晶體管的包括所述第一半導(dǎo)體的所述源極/漏極區(qū)上，布置著拉伸應(yīng)力膜。
18.一種半導(dǎo)體器件，包含(a)襯底，其含有晶面取向為(110)的第一區(qū)域和晶面取向為(100)的第二區(qū)域，并且包括第一半導(dǎo)體；(b)在所述襯底的所述第一區(qū)域中形成的ρ溝道型場效應(yīng)晶體管，其含有(bl)經(jīng)由第一柵極絕緣膜布置在所述第一區(qū)域上的第一柵電極；以及(b2)第一源極/漏極區(qū)，其在布置在所述襯底中的溝槽的內(nèi)部布置在所述第一柵電極的相反兩側(cè)，并且包括晶格常數(shù)比所述第一半導(dǎo)體大的第二半導(dǎo)體；以及(c)在所述襯底的所述第二區(qū)域中形成的η溝道型場效應(yīng)晶體管，其含有(cl)經(jīng)由第二柵極絕緣膜布置在所述第二區(qū)域上的第二柵電極；以及(c2)第二源極/漏極區(qū)，其在所述襯底中布置在所述第二柵電極的相反兩側(cè)，并且包括第一半導(dǎo)體，所述溝槽在位于第一柵電極側(cè)的側(cè)壁部分處具有晶面取向為(100)的第一斜面；和與所述第一斜面相交的晶面取向為(100)的第二斜面。
19.一種制造半導(dǎo)體器件的方法，包含如下步驟(a)準(zhǔn)備至少含有晶面取向為(110)的第一區(qū)域、并且包括第一半導(dǎo)體的襯底；(b)經(jīng)由第一柵極絕緣膜在所述襯底的所述第一區(qū)域上形成第一柵電極；(c)在所述第一柵電極的相反兩側(cè)形成側(cè)壁膜；(d)將所述側(cè)壁膜作為掩模，在所述第一柵電極的相反兩側(cè)干法蝕刻所述襯底，從而在所述襯底中在所述第一柵電極的相反兩側(cè)形成第一溝槽；(e)讓所述第一溝槽經(jīng)受各向異性濕法蝕刻，從而在位于第一柵電極側(cè)的側(cè)壁部分處形成第二溝槽，所述第二溝槽具有晶面取向為(100)的第一斜面和與所述第一斜面相交的晶面取向為(100)的第二斜面；以及(f)從所述第一斜面和所述第二斜面外延生成晶格常數(shù)比所述第一半導(dǎo)體大的第二半導(dǎo)體，從而在所述第二溝槽中形成包括所述第二半導(dǎo)體的半導(dǎo)體區(qū)。
20.按照權(quán)利要求19所述的制造半導(dǎo)體器件的方法， 其中，所述第一半導(dǎo)體是硅(Si)，以及其中，所述各向異性濕法蝕刻是使用含有四甲基氫氧化銨的溶液進(jìn)行的。
21.按照權(quán)利要求19所述的制造半導(dǎo)體器件的方法，其中，在要于所述步驟(d)之后執(zhí)行的將離子注入所述第一溝槽的底面和側(cè)面中的步驟之后，執(zhí)行所述步驟(e)。
22.按照權(quán)利要求19所述的制造半導(dǎo)體器件的方法， 其中，所述襯底含有晶面取向為(100)的第二區(qū)域，所述方法包含在所述第二區(qū)域中形成η溝道型場效應(yīng)晶體管的步驟。
23.按照權(quán)利要求22所述的制造半導(dǎo)體器件的方法，其中，所述形成η溝道型MISFET的步驟含有經(jīng)由第二柵極絕緣膜在所述襯底的所述第二區(qū)域上形成第二柵電極的步驟、在所述第二柵電極的相反兩側(cè)形成包括所述第一半導(dǎo)體的源極/漏極區(qū)的步驟。
24.按照權(quán)利要求19所述的制造半導(dǎo)體器件的方法， 其中，所述第一半導(dǎo)體是硅(Si)，其中，所述第二半導(dǎo)體是硅鍺(SiGe)，并且其中，所述步驟(f)的外延生長是將硅烷系氣體和鍺烷系氣體作為原料氣體進(jìn)行的， 并且是在在所述外延生長中增加鍺烷系氣體的供應(yīng)量與硅烷系氣體的供應(yīng)量的比率的同時進(jìn)行的。
25.按照權(quán)利要求1所述的半導(dǎo)體器件，其中，作為與晶面取向是(110)晶面的晶面的法線方向等效的方向的<110>方向是所述P溝道型場效應(yīng)晶體管的溝道的方向。
全文摘要
本發(fā)明涉及半導(dǎo)體器件以及制造半導(dǎo)體器件的方法。本發(fā)明的半導(dǎo)體器件含有(110)晶面取向硅襯底、和在pMIS區(qū)中形成的p溝道型場效應(yīng)晶體管。該p溝道型場效應(yīng)晶體管包括經(jīng)由柵極絕緣膜布置的柵電極；和源極/漏極區(qū)，其在布置在硅襯底中的溝槽的內(nèi)部布置在柵電極的相反兩側(cè)，并包括晶格常數(shù)大于Si的SiGe。該溝槽在位于柵電極側(cè)的側(cè)壁部分處具有(100)晶面取向第一斜面和與該第一斜面相交的(100)晶面取向第二斜面。對于該配置，在襯底的表面(110)晶面和(100)晶面之間形成的角度是45°，使得以相對較銳的角度形成第一斜面。這樣就可以有效地將壓縮應(yīng)變施加于p溝道型MISFET的溝道區(qū)。
文檔編號H01L21/336GK102456742SQ20111032165
公開日2012年5月16日 申請日期2011年10月21日 優(yōu)先權(quán)日2010年10月22日
發(fā)明者山口直 申請人:瑞薩電子株式會社