專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別地涉及搭載具有梳狀電容的模擬電路的半導(dǎo)體集成電路。
背景技術(shù)：
以下，就搭載具有傳統(tǒng)梳狀電容的模擬電路的半導(dǎo)體集成電路進(jìn)行說(shuō)明(例如， 專(zhuān)利文獻(xiàn)1)。圖2是一例專(zhuān)利文獻(xiàn)1所示的傳統(tǒng)梳狀電容的說(shuō)明圖。圖2中，梳狀電容20具有梳狀電極21及電極22，電極21和電極22相咬合而形成，結(jié)果使得電極21的梳齒部23和電極22的梳齒部M交替地平行排列。梳狀電容20利用在相鄰且并行的電極的梳齒部的側(cè)面產(chǎn)生的電容。每一組梳狀電容梳齒部的理想容量以式(1)表示，其中ε 0為真空介電常數(shù)，ε οχ為氧化膜的相對(duì)介電常數(shù)，h0為梳齒部厚度， LO為電極21的梳齒部23與電極22的梳齒部M咬合部分的長(zhǎng)度，SO為梳齒部間隔。CO= ε0· ε ox (h · L0/S0)(1)于是，全部側(cè)面之間電容的總值就成為電容元件的電容值C。圖2中有5個(gè)側(cè)面， 梳狀電容20的電容值以式(2)表示。C = 5 X CO(2)近年的微細(xì)工藝中，布線(xiàn)的最小尺寸已從數(shù)百納米降至一百納米以下，用普通布線(xiàn)工藝就可實(shí)現(xiàn)要求特殊工藝的MIM(metal-insulator-metal)電容排列這種高電容密度的梳狀電容。因此，采用圖2的梳狀電容，能夠用普通布線(xiàn)工藝實(shí)現(xiàn)搭載高集成模擬電路的半導(dǎo)體集成電路。專(zhuān)利文獻(xiàn)1 美國(guó)專(zhuān)利第5208725號(hào)(第1_3頁(yè)，第2_4圖)但是，模擬電路不僅要求具有電容密度，還要求具有電容精度。MIM電容中，通過(guò)增大電容形成面的尺寸來(lái)降低對(duì)加工精度的影響，確保了所需的電容精度。另一方面，圖2所示的傳統(tǒng)的梳狀電容中，電容形成面的尺寸由梳齒部的高度 hOX梳齒部的長(zhǎng)度LO確定，但是，由于設(shè)計(jì)時(shí)不能改變梳齒部的高度h0，難以用梳狀電容確保所需的電容精度。因而，難以在半導(dǎo)體集成電路中搭載具有確保高電容精度的梳狀電容的模擬電路。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于，提供搭載具有確保高電容精度的梳狀電容的高精度模擬電路的半導(dǎo)體集成電路。
為了解決上述課題，本發(fā)明的半導(dǎo)體集成電路的特征在于，搭載多個(gè)具有梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔設(shè)定為按照表示該梳狀電容的實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度而不同，上述梳狀電容被要求的絕對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，搭載多個(gè)具有梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極與上述第2電極相咬合而形成， 結(jié)果使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列，上述梳狀電容的梳齒部間隔及梳齒部寬度設(shè)定為按照表示該梳狀電容的實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度而不同，上述梳狀電容被要求的絕對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有濾波器， 上述多個(gè)模擬宏的梳狀電容中，上述濾波器的梳狀電容被要求最高的絕對(duì)精度，按照該絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述濾波器的梳狀電容具有最寬的梳齒部間隔。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有濾波器， 上述多個(gè)模擬宏的梳狀電容中，上述濾波器的梳狀電容被要求最高的絕對(duì)精度，按照該絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述濾波器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容被要求最高的絕對(duì)精度，按照該絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容被要求最高的絕對(duì)精度，按照該絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉(zhuǎn)換器，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容被要求最高的絕對(duì)精度，按照該絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉(zhuǎn)換器，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容被要求最高的絕對(duì)精度，按照該絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有濾波器和PLL，上述多個(gè)模擬宏的梳狀電容中，上述濾波器的梳狀電容被要求最高的絕對(duì)精度，且上述PLL的梳狀電容被要求第二高的絕對(duì)精度，對(duì)應(yīng)于上述被要求的絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述濾波器的梳狀電容具有最寬的梳齒部間隔，且上述PLL的梳狀電容具有第二寬的梳齒部間隔。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有濾波器和PLL，上述多個(gè)模擬宏的梳狀電容中，上述濾波器的梳狀電容被要求最高的絕對(duì)精度，且上述PLL的梳狀電容被要求第二高的絕對(duì)精度，對(duì)應(yīng)于上述被要求的絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述濾波器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度，且上述PLL的梳狀電容具有第二寬的梳齒部間隔及梳齒部寬度。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器和PLL，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容被要求最高的絕對(duì)精度，且上述PLL的梳狀電容被要求第二高的絕對(duì)精度，對(duì)應(yīng)于上述被要求的絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔，且上述PLL的梳狀電容具有第二寬的梳齒部間隔。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器和PLL，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容被要求最高的絕對(duì)精度，且上述PLL的梳狀電容被要求第二高的絕對(duì)精度，對(duì)應(yīng)于上述被要求的絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度，且上述PLL的梳狀電容具有第二寬的梳齒部間隔及梳齒部寬度。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉(zhuǎn)換器和PLL，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容被要求最高的絕對(duì)精度，且上述PLL的梳狀電容被要求第二高的絕對(duì)精度，對(duì)應(yīng)于上述被要求的絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔，且上述PLL的梳狀電容具有第二寬的梳齒部間隔。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉(zhuǎn)換器和PLL，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容被要求最高的絕對(duì)精度，且上述PLL的梳狀電容被要求第二高的絕對(duì)精度，對(duì)應(yīng)于上述被要求的絕對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度，且上述PLL的梳狀電容具有第二寬的梳齒部間隔及梳齒部寬度。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，搭載多個(gè)具有多個(gè)梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述梳狀電容被要求的相對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，搭載多個(gè)具有多個(gè)梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔及梳齒部的寬度按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述梳狀電容被要求的相對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容被要求最高的相對(duì)精度，對(duì)應(yīng)于該相對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器，要求上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有上述多個(gè)模擬宏的梳狀電容中最高的相對(duì)精度，對(duì)應(yīng)于該相對(duì)精度，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有上述多個(gè)模擬宏的梳狀電容中最寬的梳齒部間隔及梳齒部寬度。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉(zhuǎn)換器，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容被要求最高的相對(duì)精度，對(duì)應(yīng)于該相對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有電荷再分配型AD轉(zhuǎn)換器，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容被要求最高的相對(duì)精度，對(duì)應(yīng)于該相對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器和電荷再分配型AD轉(zhuǎn)換器，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD 轉(zhuǎn)換器的梳狀電容被要求最高的相對(duì)精度，且上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容被要求第二高的相對(duì)精度，對(duì)應(yīng)于上述被要求的相對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔，且上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有第二寬的梳齒部間隔。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，作為上述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器和電荷再分配型AD轉(zhuǎn)換器，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD 轉(zhuǎn)換器的梳狀電容被要求最高的相對(duì)精度，且上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容被要求第二高的相對(duì)精度，對(duì)應(yīng)于上述被要求的相對(duì)精度，上述多個(gè)模擬宏的梳狀電容中，上述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度，上述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有第二寬的梳齒部間隔及梳齒部寬度。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，搭載有多個(gè)模擬宏，上述模擬宏具有多個(gè)具有多個(gè)梳狀電容的模擬電路，上述梳狀電容具有梳狀的第1電極和第2電極，上述第 1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述梳狀電容被要求的相對(duì)精度按每個(gè)具有該梳狀電容的上述模擬電路而不同。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，搭載有多個(gè)模擬宏，上述模擬宏具有多個(gè)具有多個(gè)梳狀電容的模擬電路，上述梳狀電容具有梳狀的第1電極和第2電極，上述第 1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔及梳齒部寬度按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述梳狀電容被要求的相對(duì)精度按每個(gè)具有該梳狀電容的上述模擬電路而不同。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，上述模擬宏是流水線(xiàn)型AD轉(zhuǎn)換器， 上述模擬電路是增益電路。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，上述模擬宏是流水線(xiàn)型AD轉(zhuǎn)換器， 上述模擬電路是增益電路。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，上述增益電路被多級(jí)并聯(lián)連接，最前級(jí)增益電路的梳狀電容的梳齒部間隔比其他增益電路的梳狀電容的梳齒部間隔寬。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，上述增益電路被多級(jí)并聯(lián)連接，最前級(jí)增益電路的梳狀電容的梳齒部間隔比其他增益電路的梳狀電容的梳齒部間隔寬。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，搭載多個(gè)第1模擬宏和多個(gè)第2模擬宏，上述第1模擬宏具有多個(gè)梳狀電容，上述第1模擬宏的梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述第1模擬宏的梳狀電容的梳齒部間隔設(shè)定為按照表示該梳狀電容的實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度而不同，上述第1模擬宏的梳狀電容被要求的絕對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同， 上述第2模擬宏具有多個(gè)梳狀電容，上述第2模擬宏的梳狀電容具有梳狀的第1電極和第2 電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述第2模擬宏的梳狀電容的梳齒部間隔按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述第2模擬宏的梳狀電容被要求的相對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同。另外，本發(fā)明的半導(dǎo)體集成電路的特征在于，搭載多個(gè)第1模擬宏和多個(gè)第2模擬宏，上述第1模擬宏具有多個(gè)梳狀電容，上述第1模擬宏的梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述第1模擬宏的梳狀電容的梳齒部間隔及梳齒部寬度設(shè)定為按照表示該梳狀電容的實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度而不同，上述第1模擬宏的梳狀電容被要求的絕對(duì)精度因具有該梳狀電容的上述第1模擬宏的種類(lèi)而不同，上述第2模擬宏具有多個(gè)梳狀電容，上述第2模擬宏的梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述第2模擬宏的梳狀電容的梳齒部間隔及梳齒部寬度設(shè)定成按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而不同，上述第2模擬宏的梳狀電容被要求的相對(duì)精度因具有該梳狀電容的上述第2模擬宏的種類(lèi)而不同。依據(jù)本發(fā)明的半導(dǎo)體集成電路，搭載多個(gè)具有梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔設(shè)定為按照表示該梳狀電容的實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度而不同，上述梳狀電容被要求的絕對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同，因此， 需要絕對(duì)精度高的電容的模擬宏可具有梳齒部間隔寬的高精度梳狀電容，其電容絕對(duì)精度低亦無(wú)妨的模擬宏可具有梳齒部間隔窄的高密度梳狀電容。結(jié)果，可實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。依據(jù)本發(fā)明的半導(dǎo)體集成電路，搭載多個(gè)具有梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔及梳齒部寬度按照表示該梳狀電容的實(shí)際電容值與理想電容值的誤差的絕對(duì)精度而設(shè)定為不同，上述梳狀電容被要求的絕對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同，因此需要絕對(duì)精度高的電容的模擬宏可具有梳齒部間隔及梳齒部寬度寬的高精度梳狀電容，而其電容絕對(duì)精度低亦無(wú)妨的模擬宏可具有梳齒部間隔及梳齒部寬度窄的高密度梳狀電容。結(jié)果，可實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。而且，通過(guò)加大梳狀電容的梳齒部寬度，能夠改善源自半導(dǎo)體集成電路制造時(shí)的加工精度的尺寸誤差，提高梳狀電容的絕對(duì)精度。依據(jù)本發(fā)明的半導(dǎo)體集成電路，搭載多個(gè)具有多個(gè)梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述梳狀電容被要求的相對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同，因此，需要相對(duì)精度高的電容的模擬宏可具有梳齒部間隔寬的高精度梳狀電容，而電容相對(duì)精度低亦無(wú)妨的模擬宏可具有梳齒部間隔窄的高密度梳狀電容。結(jié)果，可實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。依據(jù)本發(fā)明的半導(dǎo)體集成電路，搭載多個(gè)具有多個(gè)梳狀電容的模擬宏，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔及梳齒部寬度按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述梳狀電容被要求的相對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同，因此，需要相對(duì)精度高的電容的模擬宏可具有梳齒部間隔及梳齒部寬度寬的高精度梳狀電容，而電容相對(duì)精度低亦無(wú)妨的模擬宏可具有梳齒部間隔及梳齒部寬度窄的高密度梳狀電容。結(jié)果，可實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。而且，通過(guò)加大梳狀電容的梳齒部寬度，能夠改善源自半導(dǎo)體集成電路制造時(shí)的加工精度的、在接近的2個(gè)梳狀電容之間出現(xiàn)的尺寸誤差，提高電容相對(duì)精度。依據(jù)本發(fā)明的搭載多個(gè)模擬宏的半導(dǎo)體集成電路，上述模擬宏具有多個(gè)包括多個(gè)梳狀電容的模擬電路，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述梳狀電容的梳齒部間隔按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述梳狀電容被要求的相對(duì)精度按每個(gè)具有該梳狀電容的上述模擬電路而不同，因此，需要相對(duì)精度高的電容的模擬電路塊可具有梳齒部間隔寬的高精度梳狀電容，而電容相對(duì)精度低亦無(wú)妨的模擬電路塊可具有梳齒部間隔窄的高密度梳狀電容。結(jié)果，可實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。
依據(jù)本發(fā)明的搭載多個(gè)模擬宏的半導(dǎo)體集成電路，上述模擬宏具有多個(gè)包括多個(gè)梳狀電容的模擬電路，上述梳狀電容具有梳狀的第1電極和第2電極，上述第1電極與上述第2電極相咬合而形成，結(jié)果使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列，上述梳狀電容的梳齒部間隔及梳齒部寬度按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述梳狀電容被要求的相對(duì)精度按每個(gè)具有該梳狀電容的上述模擬電路而不同，因此，需要相對(duì)精度高的電容的模擬電路可具有梳齒部間隔及梳齒部寬度寬的高精度梳狀電容，而電容精度低亦無(wú)妨的模擬電路可具有梳齒部間隔及梳齒部寬度窄的高密度梳狀電容。結(jié)果，可實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。而且，通過(guò)加大梳狀電容的梳齒部寬度，能夠改善源自半導(dǎo)體集成電路制造時(shí)的加工精度的尺寸誤差，提高電容相對(duì)精度。依據(jù)本發(fā)明的半導(dǎo)體集成電路，分別搭載多個(gè)第1模擬宏和第2模擬宏，上述第1 模擬宏具有多個(gè)梳狀電容，上述第1模擬宏的梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述第1模擬宏的梳狀電容的梳齒部間隔設(shè)定為按照表示該梳狀電容的實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度而不同，上述第1模擬宏的梳狀電容被要求的絕對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同，上述第2模擬宏具有多個(gè)梳狀電容，上述第2模擬宏的梳狀電容具有梳狀的第1電極和第2電極，上述第 1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述第2模擬宏的梳狀電容的梳齒部間隔按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述第2模擬宏的梳狀電容被要求的相對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同，因此，各模擬宏可具有保持與該電路結(jié)構(gòu)相應(yīng)的最適電容精度的梳狀電容，結(jié)果，可實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。依據(jù)本發(fā)明的半導(dǎo)體集成電路，分別搭載多個(gè)第1模擬宏和第2模擬宏，上述第1 模擬宏具有多個(gè)梳狀電容，上述第1模擬宏的梳狀電容具有梳狀的第1電極和第2電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述第1模擬宏的梳狀電容的梳齒部間隔及梳齒部寬度設(shè)定為按照表示該梳狀電容的實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度而不同，上述第1模擬宏的梳狀電容被要求的絕對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同， 上述第2模擬宏具有多個(gè)梳狀電容，上述第2模擬宏的梳狀電容具有梳狀的第1電極和第2 電極，上述第1電極和上述第2電極以使得上述第1電極的梳齒部和上述第2電極的梳齒部交替地平行排列的方式相咬合而形成，上述第2模擬宏的梳狀電容的梳齒部間隔及梳齒部寬度按照表示該梳狀電容跟與之接近的梳狀電容之間的電容值的誤差的相對(duì)精度而設(shè)定為不同，上述第2模擬宏的梳狀電容被要求的相對(duì)精度因具有該梳狀電容的上述模擬宏的種類(lèi)而不同，因此，各模擬宏可具有保持與該電路結(jié)構(gòu)相應(yīng)的最適電容精度的梳狀電容， 結(jié)果，可實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。而且，通過(guò)加大梳齒部寬度，能夠改善源自半導(dǎo)體集成電路制造時(shí)的加工精度的尺寸誤差，提高梳狀電容的電容精度。


圖1表示本發(fā)明實(shí)施例1的半導(dǎo)體集成電路上搭載的模擬宏的梳狀電容的結(jié)構(gòu)例。圖2表示傳統(tǒng)梳狀電容的結(jié)構(gòu)例。圖3表示梳狀電容的梳齒部間隔與絕對(duì)精度的關(guān)系，以及梳狀電容的絕對(duì)精度與電容面積的關(guān)系。圖4表示梳狀電容的梳齒部間隔及梳齒部寬度與絕對(duì)精度的關(guān)系，以及梳狀電容的梳齒部間隔及梳齒部寬度與電容面積的關(guān)系。圖5是表示本發(fā)明實(shí)施例1 4的半導(dǎo)體集成電路的框圖。圖6是表示本發(fā)明實(shí)施例1 4的半導(dǎo)體集成電路的框圖。圖7是表示本發(fā)明實(shí)施例1、4的半導(dǎo)體集成電路上搭載的濾波器之結(jié)構(gòu)例的框圖。圖8是表示本發(fā)明實(shí)施例1 4的半導(dǎo)體集成電路上搭載的流水線(xiàn)型AD轉(zhuǎn)換器之結(jié)構(gòu)例的框圖。圖9是本發(fā)明實(shí)施例1 4的半導(dǎo)體集成電路上搭載的流水線(xiàn)型AD轉(zhuǎn)換器的增益電路的電路結(jié)構(gòu)圖。圖10是表示本發(fā)明實(shí)施例1、2、4的半導(dǎo)體集成電路上搭載的電荷再分配型AD轉(zhuǎn)換器之結(jié)構(gòu)例的框圖。圖11是表示本發(fā)明實(shí)施例1、2、4的半導(dǎo)體集成電路上搭載的PLL之結(jié)構(gòu)例的框圖。圖12是表示本發(fā)明實(shí)施例4的半導(dǎo)體集成電路上搭載的模擬宏的框圖。圖13表示梳狀電容的梳齒部間隔與相對(duì)精度的關(guān)系，以及梳狀電容的相對(duì)精度與電容面積的關(guān)系。圖14表示梳狀電容的梳齒部間隔及梳齒部寬度與相對(duì)精度的關(guān)系，以及梳狀電容的梳齒部間隔及梳齒部寬度與電容面積的關(guān)系。附圖標(biāo)記說(shuō)明
10,20梳狀電容
11，12，21，22 梳狀電極
13，14，23，24 梳齒部
50LSI芯片
51IO單元
52 --56模擬宏
61濾波器
62流水線(xiàn)型AD轉(zhuǎn)換器
63電荷再分配型AD轉(zhuǎn)換器
64PLL
65電源布線(xiàn)用旁路電容
701 703 OTA
704、705 梳狀電容
801 --804流水級(jí)
805編碼器
806,809,812 增益電路
807,810,813,815 比較器
808,811,814 DAC
901 --914模擬開(kāi)關(guān)
915,916 反饋電容
917,918 采樣電容
919運(yùn)算放大器
1001加權(quán)電容陣列
1002比較器
1003模擬開(kāi)關(guān)陣列
1004逐次比較邏輯電路
1101相位比較器
1102電荷泵
1103環(huán)路濾波器
1104分頻器
1105電壓控制振蕩電路
1106梳狀電容
1201 1205 電路塊
具體實(shí)施例方式(實(shí)施例1)圖1表示本實(shí)施例1的半導(dǎo)體集成電路上搭載的模擬宏的梳狀電容之結(jié)構(gòu)。這里，模擬宏指由多個(gè)模擬元件組成的電路。圖1所示的梳狀電容10具有梳狀電極11及電極12，電極11的梳齒部13和電極12的梳齒部14相咬合而形成，結(jié)果使得電極11的梳齒部13和電極12的梳齒部14交替地平行排列。這里，電極11及電極12分別有4個(gè)梳齒部， 但本發(fā)明不限于此，梳狀電容的電極U及電極12的梳齒部可為任意數(shù)量。本實(shí)施例1的特征在于，梳狀電容的梳齒部間隔S按照表示梳狀電容10的實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度而設(shè)定為不同。梳狀電容10的每一組梳齒部1組的理想電容值C以式(3)表示，其中ε 0為真空介電常數(shù)，ε οχ為氧化膜的相對(duì)介電常數(shù)，h為梳齒部厚度，L為電極11的梳齒部13與電極12的梳齒部14咬合部分的長(zhǎng)度，S為梳齒部間隔。C= ε 0 · ε ox (h · L/S)(3)這里，若考慮由半導(dǎo)體集成電路制造時(shí)的加工精度決定的尺寸誤差Δ S，則實(shí)際電容值C'以式(4)表示。C' = ε0· ε ox (h · L/ (S+ Δ S))(4)而且，電容的理想值與實(shí)際電容值C之間的誤差(絕對(duì)精度)Δ C/CI id以式(5)表不。
AC/C| id = ((C' -C)/C) XlOO^ -(AS/S) X100[% ](5)若認(rèn)為尺寸誤差A(yù)S大致為定值，則可通過(guò)增大梳齒部間隔S來(lái)減少誤差A(yù)C/ c|id。也就是，改善絕對(duì)精度。但是，若增大梳齒部間隔s，單位長(zhǎng)度的電容值就變小。但是，可通過(guò)增加梳齒部的長(zhǎng)度L或增加梳齒部的個(gè)數(shù)來(lái)使電容值與設(shè)計(jì)值相同，因此，能夠?qū)㈦娙葜当３忠欢ǎ掖_保所需的絕對(duì)精度。圖3表示電容值設(shè)為一定的梳齒部間隔S與絕對(duì)精度AC/C| id的關(guān)系以及梳齒部間隔S與電容面積A的關(guān)系。圖3中，梳狀電容10的絕對(duì)精度AC/C|id與電容面積A 構(gòu)成折衷關(guān)系。即，梳狀電容10隨著梳齒部間隔S變窄而成為高密度，而梳狀電容10隨著梳齒部間隔S增大而成為高精度。而且，通過(guò)增大梳齒部寬度W，能夠提高梳狀電容的絕對(duì)精度AC/C|id。如果加大梳齒部寬度W，半導(dǎo)體集成電路的尺寸誤差Δ S本身就得到改善，因而絕對(duì)精度AC/C|id進(jìn)
一步提尚。圖4表示在電容值設(shè)為一定時(shí)的梳齒部間隔S及梳齒部寬度W與絕對(duì)精度的關(guān)系，梳齒部間隔S及梳齒部寬度W與電容面積A的關(guān)系。圖4中，梳狀電容的絕對(duì)精度AC/ CI id與電容面積A構(gòu)成折衷關(guān)系。即，如果梳齒部間隔S及梳齒部寬度W變窄，梳狀電容10 就成為高密度，而如果梳齒部間隔S及梳齒部寬度W增大，梳狀電容10就成為高精度。如圖4所示，通過(guò)不僅加大梳齒部間隔S還加大梳齒部寬度W，能夠比僅加大梳齒部間隔S時(shí)更加提高梳狀電容的絕對(duì)精度△ C/CI id。圖5是表示搭載多個(gè)具有如上構(gòu)成的梳狀電容的模擬宏的半導(dǎo)體集成電路的框圖。圖5例示了搭載5個(gè)模擬宏的情況。在1個(gè)LSI芯片50上搭載有其功能與IO單元51 不同的多個(gè)模擬宏52、53、54、55、56。圖6表示半導(dǎo)體集成電路上搭載的模擬宏的具體例。例如，半導(dǎo)體集成電路的LSI 芯片50上，作為模擬宏搭載有濾波器61、流水線(xiàn)型AD轉(zhuǎn)換器62、電荷再分配型AD轉(zhuǎn)換器 63、PLL64或電源布線(xiàn)用旁路電容65。由于各模擬宏所要求的梳狀電容的絕對(duì)精度互不相同，因此，按照所要求的梳狀電容的絕對(duì)精度設(shè)置梳齒部間隔S不同的梳狀電容。即，其電容絕對(duì)精度低亦無(wú)妨的模擬宏具有梳齒部間隔S窄的高密度梳狀電容，而需要高絕對(duì)精度電容的模擬宏則具有梳齒部間隔S寬的高精度梳狀電容。而且，不僅各模擬宏的梳狀電容的梳齒部間隔S，其梳齒部寬度W也按照所要求的梳狀電容的絕對(duì)精度而設(shè)定為不同。從而，對(duì)于其電容絕對(duì)精度低亦無(wú)妨的模擬宏的梳狀電容，將其梳齒部間隔S及梳齒部寬度W設(shè)置得狹窄，這與僅是梳齒部間隔S變窄的情況相比，能夠?qū)⒃撌釥铍娙菰O(shè)置成更高的密度。另外，對(duì)于需要高絕對(duì)精度的電容值的模擬宏的梳狀電容，增大其梳齒部間隔S及梳齒部寬度W，從而與僅加大梳齒部間隔S時(shí)相比，能夠?qū)⒃撌釥铍娙菰O(shè)置成更高精度。以下，作為需要絕對(duì)精度高的電容的模擬宏，就在LSI芯片50上搭載濾波器的情況進(jìn)行說(shuō)明。圖7是表示濾波器61之結(jié)構(gòu)例的框圖。圖7例示了濾波器61為典型的gm_C 二階濾波器的情況。濾波器61具有運(yùn)算跨導(dǎo)放大器(Transconductor OperationalTransconductance Amplifier :0TA)701、702、703 和梳狀電容 704、705，由 3個(gè) Transconductor和2個(gè)電容構(gòu)成帶通濾波器。圖7中，OTA 701的輸出與OTA 702的輸入連接，0TA702的輸出與OTA 703的輸入連接。另外，OTA 703的輸出被負(fù)反饋到OTA 701的輸入側(cè)。如上構(gòu)成的濾波器61，具有一旦從OTA 701輸入信號(hào)(Vin)就只讓以特定極頻率為中心的任意頻帶的信號(hào)通過(guò)并從OTA 702輸出信號(hào)(Vo)的結(jié)構(gòu)，具有帶通濾波器的功能。設(shè)gm為OTA的跨導(dǎo)、C為電容值，作為帶通濾波器的極頻率fo以式(6)表示。fo = gm/(2 π · C)(6)如式(6)所示，梳狀電容704、705的絕對(duì)精度直接影響濾波器61的極頻率fo的精度。該極頻率fo要求“百分之幾”等級(jí)的絕對(duì)精度，因此，濾波器61使用的梳狀電容704、 705的電容值也需達(dá)到“百分之幾”等級(jí)的高絕對(duì)精度。因此，需按照“百分之幾”級(jí)的絕對(duì)精度將梳狀電容704、705的梳齒部間隔S設(shè)定得寬大。但是，如果加寬梳狀電容的梳齒部間隔S，電容密度就減小，于是集成度降低。因此，對(duì)于其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，將梳齒部間隔S設(shè)置得狹窄來(lái)提高其集成度。即，將被要求“百分之幾”級(jí)的絕對(duì)精度的濾波器61的梳狀電容的梳齒部間隔S設(shè)為比其他模擬宏的梳狀電容的梳齒部間隔S寬，而對(duì)于其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，則減小其梳齒部間隔S，從而實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。作為其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏，可提及例如圖6所示的電源布線(xiàn)用旁路電容65。另外，為了達(dá)到各模擬宏所要求的電容絕對(duì)精度，不僅可改變梳狀電容的梳齒部間隔S，也可改變梳齒部寬度W。這里，將需要“百分之幾”級(jí)的絕對(duì)精度的濾波器61的梳狀電容704、705的梳齒部間隔S及梳齒部寬度W設(shè)置得比其他模擬宏的梳狀電容的梳齒部間隔S及梳齒部寬度W寬，而對(duì)于其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，則減小其梳齒部間隔S及梳齒部寬度W，從而實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。接著，就作為需要絕對(duì)精度高的電容的模擬宏在LSI芯片50上搭載流水線(xiàn)型AD 轉(zhuǎn)換器62的情況進(jìn)行說(shuō)明。圖8是表示流水線(xiàn)型AD轉(zhuǎn)換器62之結(jié)構(gòu)例的框圖。圖8舉例說(shuō)明具有4級(jí)結(jié)構(gòu)的流水線(xiàn)型AD轉(zhuǎn)換器62。流水線(xiàn)型AD轉(zhuǎn)換器62具有流水級(jí)801 804和編碼器805。 流水級(jí)801由增益電路806、比較器807及DAC808構(gòu)成，流水級(jí)802由增益電路809、比較器810及DAC811構(gòu)成，流水級(jí)803由增益電路812、比較器813及DAC814構(gòu)成，流水級(jí)804 由比較器815構(gòu)成。流水級(jí)801的輸出與流水級(jí)802的輸入連接，流水級(jí)802的輸出與流水級(jí)803的輸入連接，流水級(jí)803的輸出與流水級(jí)804的輸入連接。流水級(jí)801 804分別從上位開(kāi)始串行地進(jìn)行nl比特、n2比特、n3比特、n4比特的變換，編碼器805將除去了冗長(zhǎng)比特nx的所需比特?cái)?shù)變換成二進(jìn)制輸出。流水級(jí)801中，比較器807將輸入模擬信號(hào) Vin數(shù)字變換成nl比特，DAC 808基于比較器807的輸出再現(xiàn)以nl比特量化的模擬電壓。 于是，增益電路806將輸入模擬信號(hào)(vin)與DAC 808的輸出之差被放大M1倍，輸出到下一流水級(jí)802。在各流水級(jí)，依次進(jìn)行同樣的處理。圖9是表示增益電路806、809、812之結(jié)構(gòu)例的電路圖。圖9舉例說(shuō)明將輸入模擬信號(hào)與DAC輸出之差放大2倍的差動(dòng)增益電路。圖9中，作為反饋電容的梳狀電容915和作為采樣電容的梳狀電容917分別經(jīng)由模擬開(kāi)關(guān)901、902與正側(cè)模擬輸入端(vinp)連接，作為反饋電容的梳狀電容916和作為采樣電容的梳狀電容918分別經(jīng)由模擬開(kāi)關(guān)904、903與負(fù)側(cè)模擬輸入端(vinn)連接。梳狀電容915、917的另一端子共同連接于運(yùn)算放大器919的負(fù)側(cè)輸入端子，梳狀電容916、918的另一端子共同連接于運(yùn)算放大器919的正側(cè)輸入端子。 梳狀電容915的輸入側(cè)端子經(jīng)由模擬開(kāi)關(guān)909也連接到運(yùn)算放大器的正側(cè)輸出端(voutp)， 梳狀電容916的輸入側(cè)端子經(jīng)由模擬開(kāi)關(guān)910也連接到運(yùn)算放大器的負(fù)側(cè)輸出端(voutn)。 時(shí)鐘信號(hào)(elk)與時(shí)鐘信號(hào)(CllA)極性相反，控制模擬開(kāi)關(guān)的接通、斷開(kāi)。就如上構(gòu)成的流水線(xiàn)型AD轉(zhuǎn)換器的動(dòng)作進(jìn)行說(shuō)明。首先，被輸入時(shí)鐘信號(hào)(elk)的模擬開(kāi)關(guān)接通，梳狀電容915 918對(duì)模擬輸入采樣(采樣期間)。此時(shí)，梳狀電容的另一端子經(jīng)由模擬開(kāi)關(guān)905 908連接到運(yùn)算放大器的工作點(diǎn)輸入電壓(VCMi)。另外，該輸出經(jīng)由模擬開(kāi)關(guān)911、912被復(fù)位到中心電壓(vopcm)。 接著，被輸入了時(shí)鐘信號(hào)(elk)的模擬開(kāi)關(guān)斷開(kāi)，被輸入了時(shí)鐘信號(hào)(CllA)的模擬開(kāi)關(guān)接通，將作為采樣電容的梳狀電容917、918的輸入改接到DAC輸出(daCp、daCn)，并將作為反饋電容的梳狀電容915、916的輸入側(cè)端子改接到輸出。作為采樣電容的梳狀電容917、918 的電荷分別轉(zhuǎn)移到作為反饋電容的梳狀電容915、916，因此，得到將輸入模擬信號(hào)與DAC輸出之差以電容比的倍率放大后的輸出(保持期間)。當(dāng)增益電路806在保持期間時(shí)，增益電路809處于采樣期間，增益電路806將電容比的倍率的輸出放大后，該輸出由增益電路809 用采樣電容和反饋電容采樣。全部的相鄰流水級(jí)中均如此，在采樣期間和保持期間反相地動(dòng)作。采樣期間的輸入電容(Cin)以式(7)表示。Cin = Cs+Cf(7)在流水線(xiàn)型AD轉(zhuǎn)換器62中，增益電路809的輸入電容成為前級(jí)增益電路806的負(fù)載電容，因此，極大地影響構(gòu)成增益電路806的運(yùn)算放大器919的能力。運(yùn)算放大器919 的能力裕度最好控制在“百分之幾”的量級(jí)，因此，流水線(xiàn)型AD轉(zhuǎn)換器所使用的梳狀電容 915 918上也被要求高達(dá)“百分之幾”量級(jí)的絕對(duì)精度。因此，為了達(dá)到“百分之幾”級(jí)的絕對(duì)精度，需將梳狀電容915 918的梳齒部間隔S設(shè)定得寬大。但是，如果加大梳齒部間隔S，則電容密度減小，梳狀電容的集成度也因此降低。所以，對(duì)于其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，將其梳齒部間隔S設(shè)置得狹窄來(lái)提高集成度。即，將需要“百分之幾”級(jí)的絕對(duì)精度的流水線(xiàn)型AD轉(zhuǎn)換器62的梳狀電容的梳齒部間隔S設(shè)置得比其他模擬宏的梳狀電容的梳齒部間隔S寬大，而對(duì)于其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，則將其梳齒部間隔S設(shè)置得狹窄，從而實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成的模擬宏的半導(dǎo)體集成電路。另外，為了達(dá)到各模擬宏要求的絕對(duì)精度，不僅可改變梳狀電容的梳齒部間隔S， 也可改變梳齒部寬度W。這里，需要“百分之幾”級(jí)的絕對(duì)精度的流水線(xiàn)型AD轉(zhuǎn)換器62的梳狀電容的梳齒部間隔S及梳齒部寬度W，設(shè)置得比其他模擬宏的梳狀電容的梳齒部間隔S 及梳齒部寬度W寬大，并將其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容的梳齒部間隔S及梳齒部寬度W設(shè)置得狹窄。接著，就作為需要絕對(duì)精度高的電容的模擬宏在LSI芯片50上搭載電荷再分配AD 轉(zhuǎn)換器的情況進(jìn)行說(shuō)明。
圖10是表示電荷再分配型AD轉(zhuǎn)換器之結(jié)構(gòu)例的框圖。圖10舉例說(shuō)明10比特的電荷再分配型AD轉(zhuǎn)換器。電荷再分配型AD轉(zhuǎn)換器63具有加權(quán)電容陣列1001、斬波/比較器1002、模擬開(kāi)關(guān)陣列1003及逐次比較(SAI )邏輯電路1004。加權(quán)電容陣列1001由梳狀電容 CO ClO 構(gòu)成，電容以 2 的冪加權(quán):C0 = C、C1 = C、C2 = 2XC、C3 = 4XC. . . ClO = 512C，在一側(cè)全部連接斬波/比較器1002的輸入，在另一側(cè)連接模擬開(kāi)關(guān)陣列1003。模擬開(kāi)關(guān)陣列1003由SAR邏輯電路1004控制，選擇模擬輸入端(VREH1、VREFL)中的任一個(gè)作為電容連接端。以下，說(shuō)明如上構(gòu)成的電荷再分配型轉(zhuǎn)換器63的動(dòng)作。首先，使模擬開(kāi)關(guān)陣列1003動(dòng)作，以將全部的梳狀電容連接到模擬輸入端，用全部的梳狀電容CO ClO對(duì)模擬輸入信號(hào)采樣。這時(shí)，將斬波/比較器1002的輸入輸出端同時(shí)短接，設(shè)成自動(dòng)調(diào)零狀態(tài)。接著，使模擬開(kāi)關(guān)陣列1003動(dòng)作，以將梳狀電容ClO連接到模擬輸入端(VREFH)，將其他連接到模擬輸入端(VREFL)，通過(guò)用斬波/比較器1002放大在共通側(cè)的電容端子上出現(xiàn)的電壓變化，進(jìn)行最上位比特的變換。然后，通過(guò)將梳狀電容C9、 梳狀電容C8、梳狀電容C7依次連接到模擬輸入端(VREFH)，串行地進(jìn)行，直到最下位比特的比特變換。這里，輸入電容(Cin)如式⑶表示。Cin=ECi(8)輸入電容(Cin)在斬波/比較器1002設(shè)為自動(dòng)調(diào)零狀態(tài)時(shí)成為斬波/比較器1002 的負(fù)載電容，由于是在全部工作狀態(tài)下最大的負(fù)載電容，它對(duì)斬波/比較器1002的能力的影響很大。為了低功耗化，斬波/比較器1002的能力裕度最好控制到“百分之幾”的量級(jí)， 因此，用于電荷再分配型AD轉(zhuǎn)換器63的梳狀電容CO ClO被要求“百分之幾”級(jí)的絕對(duì)精度。因此，為了達(dá)到“百分之幾”級(jí)的絕對(duì)精度，需將梳狀電容CO ClO的梳齒部間隔 S設(shè)置得寬大。但是，如果加大梳齒部間隔，電容密度就減小，因而梳狀電容的集成度降低。 因此，對(duì)于其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，將其梳齒部間隔S減小以提高集成度。即，將需要“百分之幾”級(jí)的絕對(duì)精度的電荷再分配型AD轉(zhuǎn)換器63的梳狀電容的梳齒部間隔S設(shè)置得比其他模擬宏的梳狀電容的梳齒部間隔S寬大，而對(duì)于其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，則將其梳齒部間隔S設(shè)置得狹窄，從而實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。另外，為了達(dá)到各模擬宏要求的絕對(duì)精度，不僅可改變梳狀電容的梳齒部間隔S， 也可改變梳齒部寬度W。這里，將需要“百分之幾”級(jí)的絕對(duì)精度的電荷再分配型AD轉(zhuǎn)換器 63的梳狀電容的梳齒部間隔S及梳齒部寬度W設(shè)置得比其他模擬宏的梳狀電容的梳齒部間隔S及梳齒部寬度W寬大，而對(duì)于其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，將梳齒部間隔S及梳齒部寬度W設(shè)置得狹窄，從而能夠?qū)崿F(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。接著，就作為需要絕對(duì)精度高的電容的模擬宏在LSl芯片50上搭載濾波器61和 PLL64的情況進(jìn)行說(shuō)明。圖11是表示PLL64之結(jié)構(gòu)例的框圖。圖11舉例說(shuō)明滯后超前型環(huán)路濾波器。 PLL64具有相位比較器1101、電荷泵1102、環(huán)路濾波器1103、分頻器1104及電壓控制振蕩電路(VCO) 1105。而且，環(huán)路濾波器1103具有梳狀電容1106和電阻Rl、R2。
以下，說(shuō)明如上構(gòu)成的PLL64的動(dòng)作。相位比較器1101將基準(zhǔn)信號(hào)與反饋信號(hào)的頻率進(jìn)行比較。由于來(lái)自VC01105的輸出信號(hào)具有比基準(zhǔn)信號(hào)高的頻率，相位比較器1101 將VC01105的輸出信號(hào)經(jīng)分頻器1104分頻后的信號(hào)作為反饋信號(hào)與基準(zhǔn)信號(hào)比較。接著， 按照相位比較器1101的比較結(jié)果，電荷泵1102或?qū)Νh(huán)路濾波器1103供給電流，或從中抽出電流。接著，根據(jù)環(huán)路濾波器1103的輸出(Vc)控制VC01105，得到作為輸出信號(hào)的時(shí)鐘信號(hào)。設(shè)相位比較增益為Kp、VCOl 105的頻率變換增益為Κν、分頻器的分頻比為1/Ν、環(huán)路濾波器1103的環(huán)路增益為K = Kp ·Κν ·η，若為滯后超前型環(huán)路濾波器，則表示瞬態(tài)響應(yīng)的穩(wěn)定度的阻尼系數(shù)ζ以式(9)表示。ζ = (1+Κ · (C · R2))/(2 · V ((C · R1+C · R2) · K))(9)基于穩(wěn)定與收斂快的考慮，阻尼系數(shù)ζ最好為0. 5 0. 7，為此，PLL64的環(huán)路濾波器1103的梳狀電容1106被要求“10%”級(jí)的絕對(duì)精度。因此，按照“10%”級(jí)的絕對(duì)精度來(lái)設(shè)定PLL64的梳狀電容1106的梳齒部間隔S。另外，如上所述，濾波器61的梳狀電容被要求“百分之幾”級(jí)的絕對(duì)精度，因此，將濾波器61的梳狀電容704、705的梳齒部間隔S按“百分之幾”級(jí)的絕對(duì)精度而設(shè)得寬大。但是，如果加寬梳狀電容的梳齒部間隔S,電容密度就減小，集成度因面積增大而降低。所以，對(duì)于濾波器61及PLL64的梳狀電容以外的其電容絕對(duì)精度低亦無(wú)妨的模擬宏的梳形電容，將梳齒部間隔S設(shè)置得狹窄來(lái)提高其集成度。即，在LSI芯片50上搭載的模擬宏中，濾波器61按“百分之幾”級(jí)的絕對(duì)精度而具有梳齒部間隔S最寬的梳狀電容，PLL64 按10%級(jí)的絕對(duì)精度而具有梳齒部間隔S第二寬的梳狀電容。另一方面，其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏，具有梳齒部間隔S比PLL64的梳狀電容窄的梳狀電容。作為其電容絕對(duì)精度低亦無(wú)妨的模擬宏，例如有圖6所示的電源布線(xiàn)用旁路電容65。另外，為了達(dá)到各模擬宏所要求的電容絕對(duì)精度，不僅可改變梳狀電容的梳齒部間隔S，也可改變梳齒部寬度W。在這種情況下，LSI芯片50上搭載的模擬宏中，濾波器61 按照“百分之幾”級(jí)的絕對(duì)精度而具有梳齒部間隔S及梳齒部寬度W最寬的梳狀電容，PLL64 按照“10%”級(jí)的絕對(duì)精度而具有梳齒部間隔S及梳齒部寬度W第二寬的梳狀電容。另一方面，其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏，具有梳齒部間隔S及梳齒部寬度W比PLL64 的梳狀電容窄的梳狀電容。接著，就作為需要絕對(duì)精度高的電容的模擬宏在LSI芯片50上搭載流水線(xiàn)型AD 轉(zhuǎn)換器62和PLL64的情況進(jìn)行說(shuō)明。如上所述，流水線(xiàn)型AD轉(zhuǎn)換器62的梳狀電容915 918被要求“百分之幾”級(jí)的絕對(duì)精度，PLL64的梳狀電容1106被要求“ 10% ”級(jí)的絕對(duì)精度。因此，在LSl芯片50上搭載的模擬宏中，流水線(xiàn)型AD轉(zhuǎn)換器62按照“百分之幾” 級(jí)的絕對(duì)精度而具有梳齒部間隔S設(shè)為最寬的梳狀電容，PLL64按照“10%”級(jí)的絕對(duì)精度而具有梳齒部間隔S設(shè)為第二寬的梳狀電容。但是，如果加寬梳狀電容的梳齒部間隔S,電容密度就減小，且集成度因面積增大而降低。所以，對(duì)于流水線(xiàn)型AD轉(zhuǎn)換器62及PLL64的梳狀電容之外的、其電容絕對(duì)精度低亦無(wú)妨的模擬宏的梳狀電容，將其梳齒部間隔S減小來(lái)提高集成度。另外，為了達(dá)到各模擬宏所要求的電容絕對(duì)精度，不僅可改變梳狀電容的梳齒部間隔S，也可改變梳齒部寬度W。在這種情況下，LSI芯片50上搭載的模擬宏中，流水線(xiàn)型AD轉(zhuǎn)換器62按照“百分之幾”級(jí)的絕對(duì)精度而具有梳齒部間隔S及梳齒部寬度W最寬的梳狀電容，PLL64按照“ 10%"級(jí)的絕對(duì)精度而具有梳齒部間隔S及梳齒部寬度W設(shè)為第二寬的梳狀電容。另一方面，其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏則具有其梳齒部間隔S及梳齒部寬度W比PLL64的梳狀電容窄的梳狀電容。接著，就作為需要絕對(duì)精度高的電容的模擬宏在LSI芯片50上搭載電荷再分配型 AD轉(zhuǎn)換器63和PLL64的情況進(jìn)行說(shuō)明。這種情況下，如上所述，電荷再分配型AD轉(zhuǎn)換器63的加權(quán)電容陣列1001的梳狀電容CO ClO被要求“百分之幾”級(jí)的絕對(duì)精度，PLL64的梳狀電容1106被要求“10%”級(jí)的絕對(duì)精度。因此，在LSl芯片50上搭載的模擬宏中，電荷再分配型AD轉(zhuǎn)換器63按照“百分之幾”級(jí)的絕對(duì)精度而具有梳齒部間隔S設(shè)為最寬的梳狀電容，PLL64按照“ 10% ”級(jí)的絕對(duì)精度而具有梳齒部間隔S設(shè)為第二寬的梳狀電容。但是，如果加寬梳狀電容的梳齒部間隔S,電容密度就減小，且集成度因面積加大而降低。所以，對(duì)于電荷再分配型AD轉(zhuǎn)換器63及PLL64的梳狀電容之外的其電容絕對(duì)精度低亦無(wú)妨的模擬宏的梳狀電容，將其梳齒部間隔S設(shè)成比PLL64的梳狀電容窄，以提高集成度。從而，實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。另外，為了達(dá)到各模擬宏要求的絕對(duì)精度，不僅可改變梳狀電容的梳齒部間隔S， 也可改變梳齒部寬度W。在這種情況下，LSI芯片50上搭載的模擬宏中，電荷再分配型AD 轉(zhuǎn)換器63按照“百分之幾”級(jí)的絕對(duì)精度而具有梳齒部間隔S及梳齒部寬度W最寬的梳狀電容，PLL64按照“ 10% ”級(jí)的絕對(duì)精度而具有梳齒部間隔S及梳齒部寬度W第二寬的梳狀電容。另一方面，其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏，具有其梳齒部間隔S及梳齒部寬度W比PLL64的梳狀電容窄的梳狀電容。從而，實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。接著，就作為電容絕對(duì)精度要求高的模擬宏在LSI芯片50上搭載濾波器61、流水線(xiàn)型AD轉(zhuǎn)換器62、電荷再分配型AD轉(zhuǎn)換器63和PLL64的情況進(jìn)行說(shuō)明。如上所述，濾波器61、流水線(xiàn)型AD轉(zhuǎn)換器62及電荷再分配型AD轉(zhuǎn)換器63的梳狀電容被要求“百分之幾”級(jí)的絕對(duì)精度，PLL64的梳狀電容被要求“10%”級(jí)的絕對(duì)精度。因此，LSl芯片50上搭載的模擬宏中，濾波器61、流水線(xiàn)型AD轉(zhuǎn)換器62及電荷再分配型AD轉(zhuǎn)換器63具有其梳齒部間隔S按“百分之幾”級(jí)的絕對(duì)精度設(shè)定的梳狀電容， PLL64具有其梳齒部間隔S按“10%”級(jí)的絕對(duì)精度設(shè)定的梳狀電容。但是，如果加寬梳狀電容的梳齒部間隔S,電容密度就減小，且集成度因面積增大而降低。因此，對(duì)于其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，將其梳齒部間隔S 設(shè)為比PLL64的梳狀電容窄，以提高集成度。從而，實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。這里，濾波器61、流水線(xiàn)型AD轉(zhuǎn)換器62、電荷再分配型AD轉(zhuǎn)換器63的梳狀電容可按“百分之幾”級(jí)的絕對(duì)精度設(shè)定其梳齒部間隔S，它們各自的梳狀電容的梳齒部間隔S 可以相同，也可以不同。另外，為了達(dá)到各模擬宏要求的絕對(duì)精度，不僅可改變梳狀電容的梳齒部間隔S， 也可改變梳齒部寬度W。在這種情況下，LSI芯片50上搭載的模擬宏中，濾波器61、流水線(xiàn)型AD轉(zhuǎn)換器62、電荷再分配型AD轉(zhuǎn)換器63具有其梳齒部間隔S及梳齒部寬度W按“百分之幾”級(jí)的絕對(duì)精度而設(shè)得寬的梳狀電容，PLL64具有其梳齒部間隔S及梳齒部寬度W按 “10%”級(jí)的絕對(duì)精度而設(shè)的梳狀電容。另一方面，其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏具有其梳齒部間隔S及梳齒部寬度W比PLL64的梳狀電容窄的梳狀電容。從而，實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。這里，濾波器61、流水線(xiàn)型AD轉(zhuǎn)換器62及電荷再分配型AD轉(zhuǎn)換器63的梳狀電容按照“百分之幾”級(jí)的絕對(duì)精度設(shè)定梳齒部間隔S及梳齒部寬度W即可，它們各自的梳狀電容的梳齒部間隔S及梳齒部寬度W可以相同，也可以不同。如上所述，依據(jù)本實(shí)施例1的半導(dǎo)體集成電路，搭載多個(gè)具有梳狀電容的模擬宏， 上述多個(gè)模擬宏中，需要絕對(duì)精度高的電容的模擬宏具有梳齒部間隔S寬的高精度梳狀電容，而其電容絕對(duì)精度低亦無(wú)妨的模擬宏則具有梳齒部間隔S窄的高密度梳狀電容，因此， 能夠?qū)崿F(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。另外，依據(jù)本實(shí)施例1的半導(dǎo)體集成電路，不僅各模擬宏的梳狀電容的梳齒部間隔S，梳齒部寬度W也按照所要求的梳狀電容的絕對(duì)精度而設(shè)定為不同，因此能夠改善半導(dǎo)體集成電路制造時(shí)的加工精度導(dǎo)致的尺寸誤差△ S，并提高梳狀電容的絕對(duì)精度。再有，本實(shí)施例1中，作為模擬宏列舉了濾波器61、流水線(xiàn)型AD轉(zhuǎn)換器62、電荷再分配型AD轉(zhuǎn)換器63、PLL64、電源布線(xiàn)用旁路電容65作了說(shuō)明，但本發(fā)明不限于此，凡可設(shè)置梳狀電容的模擬宏均包括在內(nèi)。(實(shí)施例2)本實(shí)施例2的半導(dǎo)體集成電路的特征在于，搭載多個(gè)具有多個(gè)梳狀電容的模擬宏，各模擬宏的各梳狀電容的梳齒部間隔S按照表示跟與之接近的梳狀電容之間的電容值之差的相對(duì)精度而設(shè)定為不同。如圖1所示，各梳狀電容具有梳狀電極11及電極12，電極11的梳齒部13與電極 12的梳齒部13相咬合而形成，結(jié)果使得電極11的梳齒部13與電極12的梳齒部i4交替地平行排列。若設(shè)真空介電常數(shù)為ε 0、氧化膜的相對(duì)介電常數(shù)為ε οχ、理想電容值為C、梳齒部厚度為h，電極11的梳齒部13與電極12的梳齒部14咬合部分的長(zhǎng)度為L(zhǎng)、梳齒部間隔為S、2個(gè)接近電容之間出現(xiàn)的尺寸誤差為AS1、AS2，則各梳狀電容的電容值以式(10)表示，相對(duì)精度AC/C|mis以式(11)表示。Cl' = ε0· ε ox (h · L/(S+Δ Si))C2' = ε0· ε οχ (h · L/(S+Δ S2)) (10)AC/C|mis = ((Cl' ~C2' ) /AVERAGE (Cl ‘ , C2' )) XlOO^ ((AS2-AS1)/C) X100[% ] (11)若認(rèn)為尺寸誤差Δ Si、Δ S2大致為一定值，則梳齒部間隔S設(shè)置得越寬，相對(duì)精度 AC/C|mis就越高。如果增大梳齒部間隔S，則單位長(zhǎng)度的電容值變小，但只要增加梳齒部的長(zhǎng)度L或梳齒部的個(gè)數(shù)，就能夠使電容值與設(shè)計(jì)值相同，因此，能夠做到將電容值保持一定，并確保所需的相對(duì)精度。圖13給出表示梳狀電容的電容值設(shè)為一定時(shí)(電容值=IOOfF)，梳齒部間隔S與相對(duì)精度AC/C|mis的關(guān)系、梳齒部間隔S與電容面積A的關(guān)系的測(cè)定結(jié)果，并給出關(guān)于以0.15 μ m微細(xì)工藝層積4層金屬的梳狀電容的數(shù)據(jù)。梳狀電容的相對(duì)精度AC/C|mis與電容面積A構(gòu)成折衷關(guān)系。梳狀電容的梳齒部間隔S窄，就成為高密度，其梳齒部間隔S寬，就成為高精度。圖13表示能夠通過(guò)加寬梳齒部間隔S來(lái)獲得超過(guò)0.1%的高相對(duì)精度AC/ CI mis。另外，如果加寬梳齒部寬度W，就能使源自半導(dǎo)體集成電路制造時(shí)的加工精度的尺寸誤差Δ Si、Δ S2本身得到改善，進(jìn)一步提高相對(duì)精度AC/C|mis。圖14給出表示電容值保持一定時(shí)的(電容值=IOOfF)梳齒部間隔S及梳齒部寬度W與相對(duì)精度AC/C|mis的關(guān)系、梳齒部間隔S及梳齒部寬度W與電容面積A的關(guān)系的測(cè)定結(jié)果，并給出關(guān)于用0. 15 μ m 微細(xì)工藝層積4層金屬的梳狀電容的數(shù)據(jù)。梳狀電容的相對(duì)精度Δ C/C I mis與電容面積A 構(gòu)成折衷關(guān)系。梳齒部間隔S及梳齒部寬度W窄，梳狀電容就成為高密度，梳齒部間隔S及梳齒部寬度W大，梳狀電容就成為高精度。圖14表示通過(guò)加寬梳齒部間隔S及梳齒部寬度 W而獲得超過(guò)0. 的高相對(duì)精度AC/C|mis的情況。圖5是表示本實(shí)施例2的搭載多個(gè)具有多個(gè)梳狀電容的模擬宏的半導(dǎo)體集成電路的方框圖。在1個(gè)LSI芯片50上搭載有具有與IO單元51不同功能的多個(gè)模擬宏52 56。由于它們各自要求的梳狀電容的相對(duì)精度不同，各模擬宏按照所要求的相對(duì)精度具有梳齒部間隔S不同的梳狀電容。因而，其電容相對(duì)精度低亦無(wú)妨的模擬宏具有梳齒部間隔S 窄的高密度梳狀電容來(lái)實(shí)現(xiàn)高集成度，而需要相對(duì)精度高的電容的模擬宏則具有梳齒部間隔S寬的梳狀電容來(lái)實(shí)現(xiàn)高精度。而且，不僅各模擬宏的梳狀電容的梳齒部間隔S，梳齒部寬度W也可按所要求的相對(duì)精度而改變。從而，對(duì)于其電容相對(duì)精度低亦無(wú)妨的模擬宏的梳狀電容，通過(guò)使其梳齒部間隔S及梳齒部寬度W變窄，能夠?qū)⒃撌釥铍娙菰O(shè)置成比僅使梳齒部間隔S變窄時(shí)更高的密度。另外，對(duì)于需要相對(duì)精度高的電容的模擬宏的梳狀電容，可通過(guò)加寬其梳齒部間隔S 及梳齒部寬度W而將該梳狀電容設(shè)置成比僅將梳齒部間隔S加寬時(shí)更高的精度。以下，就作為需要相對(duì)精度高的電容的模擬宏在LSI芯片50上搭載流水線(xiàn)型AD 轉(zhuǎn)換器的情況進(jìn)行說(shuō)明。圖9是流水線(xiàn)型AD轉(zhuǎn)換器的增益電路806、809、812的電路圖。圖9表示將輸入模擬信號(hào)與DAC輸出之差放大到2倍的差動(dòng)增益電路。若設(shè)輸入模擬信號(hào)為vin、DAC輸出為Vdac、作為反饋電容的梳狀電容915、916的電容值為Cf、作為采樣電容的梳狀電容917、918的電容值為Cs，則增益電路的輸出(Vout)以式(12)表示。Vout = VinX (Csl+Cf 1)/CfI-VdacXCsl/Cf 1(12)接近的梳狀電容的電容值相等時(shí)，即反饋電容的電容值(Cf)與采樣電容的電容值(Cs)相等時(shí)，增益電路的輸出成為Vout = 2 ^in-Vdac,能夠?qū)⑤斎肽M信號(hào)與DAC輸出之差正石角放大至丨J 2 倍。此時(shí)，Vout = voutp-voutn, Vdac = vdacp-vdacn, vin = vinp-vinn。 但是，實(shí)際上，由于反饋電容的電容值(Cf)與采樣電容的電容值(Cs)之間有相對(duì)誤差，放大率會(huì)偏離于2倍，這種偏離表現(xiàn)為AD轉(zhuǎn)換器的特性惡化。如果是nl =n2 = n3= 1比特、n4 = 7比特、nx = O比特的10比特結(jié)構(gòu)的流水線(xiàn)型AD轉(zhuǎn)換器，則需要以最大0. 1% (=100/2"10)的精度放大輸入模擬信號(hào)與DAC輸出之差，增益電路的梳狀電容分別被要求 “0. 1%”級(jí)的相對(duì)精度。因此，如果流水線(xiàn)型AD轉(zhuǎn)換器62為10比特結(jié)構(gòu)，則需按照“0. 1 % ”級(jí)的相對(duì)精度將梳狀電容915 918的梳齒部間隔S設(shè)定得寬大。但是，如果加寬梳狀電容的梳齒部間隔S，電容密度就減小，集成度因此降低。所以，對(duì)于其電容相對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，將其梳齒部間隔S減小來(lái)提高集成度。即，將需要“0. 1%”級(jí)的相對(duì)精度的流水線(xiàn)型AD轉(zhuǎn)換器62的梳狀電容的梳齒部間隔S設(shè)為寬于其他模擬宏的梳狀電容的梳齒部間隔S，而對(duì)于其電容相對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，則減小其梳齒部間隔 S，從而實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。作為其電容相對(duì)精度低亦無(wú)妨的其他模擬宏，例如有圖6所示的電源布線(xiàn)用旁路電容65。另外，為了達(dá)到各模擬宏要求的梳狀電容的相對(duì)精度，不僅可改變梳狀電容的梳齒部間隔S，也可改變梳齒部寬度W。這里，需要“0. 1%”級(jí)的相對(duì)精度的流水線(xiàn)型AD轉(zhuǎn)換器62的梳狀電容的梳齒部間隔S及梳齒部寬度W設(shè)置得比其他模擬宏的梳狀電容的梳齒部間隔S及梳齒部寬度W寬，而對(duì)于其電容相對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，則減小其梳齒部間隔S及梳齒部寬度W，從而能夠?qū)崿F(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。接著，就作為需要相對(duì)精度高的電容的模擬宏在LSI芯片50上搭載電荷再分配型 AD轉(zhuǎn)換器的情況進(jìn)行說(shuō)明。圖10是表示電荷再分配型AD轉(zhuǎn)換器63之結(jié)構(gòu)例的框圖。圖10例示了 10比特的電荷再分配型AD轉(zhuǎn)換器。圖10中，若設(shè)斬波/比較器1002的自動(dòng)調(diào)零電壓為Va，則最上位比特變換時(shí)斬波 /比較器1002的輸入端出現(xiàn)的電壓(Vx)以式(13)表示。Vx = VrefXClO/ Σ Ci-Vin+Va(13)梳狀電容CO ClO之間無(wú)電容值的誤差、ClO = 512 · C、Σ Ci = 1024 · C時(shí)，有 Vx = Vref/2-Vin+Va，用斬波/比較器1002比較Vin與Vref/2的大小關(guān)系，進(jìn)行最上位的變換。這里，Vref = VREi7H-VREFL。但是，實(shí)際上，將梳狀電容配置成陣列狀時(shí)，在梳狀電容之間其電容值會(huì)出現(xiàn)相對(duì)誤差，因此，比較對(duì)象會(huì)偏離Vref72，此偏離表現(xiàn)為AD轉(zhuǎn)換器的特性惡化。與流水線(xiàn)型AD 轉(zhuǎn)換器一樣，10比特的電荷再分配型AD轉(zhuǎn)換器需要最大0.1% (= 100/2"10)的精度。但是，按照上述的式(13)，電容的總比率表現(xiàn)在電壓Vx上，因此Vx的所需精度為0. 1 %，但作為單位電容C的所需精度，一般為0. 的數(shù)倍左右即可。因此，梳狀電容被要求的相對(duì)精度為0. 2% 0. 3%。如上述，電荷再分配型AD轉(zhuǎn)換器63為10比特結(jié)構(gòu)時(shí)，需按照0. 2 0. 3%級(jí)的相對(duì)精度將梳狀電容CO ClO的梳齒部間隔S設(shè)定得寬大。但是，如果加寬梳狀電容的梳齒部間隔S，就使電容密度減小，集成度因此而降低。所以，對(duì)于其電容相對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，將梳齒部間隔S減小來(lái)提高集成度。即，將要求“0. 2 0. 3%" 級(jí)的相對(duì)精度的電荷再分配型AD轉(zhuǎn)換器63的梳狀電容的梳齒部間隔S設(shè)置成比其他模擬宏的梳狀電容的梳齒部間隔S寬，而對(duì)于其電容相對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，則減小其梳齒部間隔S，從而實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。另外，為了達(dá)到各模擬宏要求的電容相對(duì)精度，不僅梳狀電容的梳齒部間隔S，梳齒部寬度W也可改變。這里，將要求“0. 2 0. 3% ”級(jí)的相對(duì)精度的電荷再分配型AD轉(zhuǎn)換器63的梳狀電容的梳齒部間隔S及梳齒部寬度W設(shè)置得比其他模擬宏的梳狀電容的梳齒部間隔S及梳齒部寬度W寬，而對(duì)于其電容相對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，則減小其梳齒部間隔S及梳齒部寬度W，從而實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。接著，就作為需要相對(duì)精度高的電容的模擬宏在LSI芯片上搭載流水線(xiàn)型AD轉(zhuǎn)換器62和電荷再分配型AD轉(zhuǎn)換器63的情況進(jìn)行說(shuō)明。如上所述，10比特的流水線(xiàn)型AD轉(zhuǎn)換器需要相對(duì)精度為“0. 1%”級(jí)的梳狀電容。 另夕卜，同為10比特的電荷再分配型AD轉(zhuǎn)換器需要相對(duì)精度為0. 2% 0. 3%的梳狀電容。因此，在LSI芯片50上搭載的模擬宏中，流水線(xiàn)型AD轉(zhuǎn)換器62具有其梳齒部間隔S按“0. 1 % ”級(jí)的絕對(duì)精度設(shè)定的梳狀電容，電荷再分配型AD轉(zhuǎn)換器63具有其梳齒部間隔S按“0. 2 0. 3% ”級(jí)的相對(duì)精度設(shè)定的梳狀電容。但是，如果加寬梳狀電容的梳齒部間隔S，則其電容密度就減小，面積增大，因而集成度降低。因此，對(duì)于其電容相對(duì)精度低亦無(wú)妨的其他模擬宏的梳狀電容，將其梳齒部間隔 S設(shè)置得比電荷再分配型AD轉(zhuǎn)換器63的梳狀電容窄，以提高集成度。即，在LSl芯片50上搭載的模擬宏中，流水線(xiàn)型AD轉(zhuǎn)換器62按“0. 1 %，，級(jí)的相對(duì)精度具有梳齒部間隔S最寬的梳狀電容，電荷再分配型AD轉(zhuǎn)換器63按“0. 2 0. 3% ”級(jí)的絕對(duì)精度具有梳齒部間隔 S第二寬的梳狀電容。另一方面，其電容相對(duì)精度低亦無(wú)妨的其他模擬宏，具有其梳齒部間隔S比電荷再分配型AD轉(zhuǎn)換器63的梳狀電容窄的梳狀電容。從而，實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。另外，為了達(dá)到各模擬宏要求的電容相對(duì)精度，不僅梳狀電容的梳齒部間隔S，梳齒部寬度W也可改變。在這種情況下，LSI芯片50上搭載的模擬宏中，流水線(xiàn)型AD轉(zhuǎn)換器 62按“0. 1 %，，級(jí)的相對(duì)精度具有梳齒部間隔S及梳齒部寬度W最寬的梳狀電容，電荷再分配型AD轉(zhuǎn)換器63按“0. 2 0. 3% ”級(jí)的絕對(duì)精度具有梳齒部間隔S及梳齒部寬度W第二寬的梳狀電容。另一方面，對(duì)于其電容相對(duì)精度低亦無(wú)妨的其他模擬宏，具有其梳齒部間隔 S及梳齒部寬度W比電荷再分配型AD轉(zhuǎn)換器63的梳狀電容窄的梳狀電容。從而，實(shí)現(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。如上所述，依據(jù)本實(shí)施例2的半導(dǎo)體集成電路，搭載多個(gè)具有多個(gè)梳狀電容的模擬宏，上述多個(gè)模擬宏中，需要相對(duì)精度高的電容的模擬宏具有其梳齒部間隔S寬的高精度梳狀電容，其電容相對(duì)精度低亦無(wú)妨的模擬宏具有梳齒部間隔S窄的高密度梳狀電容， 因此，能夠?qū)崿F(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。另外，依據(jù)本實(shí)施例2的半導(dǎo)體集成電路，不僅各模擬宏的梳狀電容的梳齒部間隔S，梳齒部寬度W也可以按照所要求的電容相對(duì)精度而設(shè)定為不同，因此，能夠改善源自半導(dǎo)體集成電路制造時(shí)的加工精度的、2個(gè)接近電容之間出現(xiàn)的尺寸誤差A(yù)Sl、AS2，提高梳狀電容的相對(duì)精度。再有，本實(shí)施例2中，作為模擬宏以流水線(xiàn)型AD轉(zhuǎn)換器62、電荷再分配型AD轉(zhuǎn)換器63為例作了說(shuō)明，但本發(fā)明并不以此為限，凡設(shè)置多個(gè)梳狀電容的模擬宏均包括在內(nèi)。(實(shí)施例3)本實(shí)施例3的半導(dǎo)體集成電路的特征在于，搭載模擬宏，該模擬宏具有多個(gè)包括多個(gè)梳狀電容的模擬電路塊，上述梳狀電容各自的梳齒部間隔按每個(gè)模擬電路塊而各不相同。圖12是表示具有多個(gè)包括梳狀電容的模擬電路塊的模擬宏之結(jié)構(gòu)例的框圖。圖 12中，模擬宏121具有5個(gè)功能各異的模擬電路塊。由于模擬電路塊1201、1202、1203、 1204,1205的功能各異，所要求的電容精度也不同。因此，各模擬電路塊按照所要求的電容絕對(duì)精度或相對(duì)精度而具有梳齒部間隔S不同的梳狀電容。因而，在其電容絕對(duì)精度或相對(duì)精度低亦無(wú)妨的模擬電路塊中設(shè)置梳齒部間隔S窄的高密度梳狀電容來(lái)實(shí)現(xiàn)高集成度， 而在需要絕對(duì)精度或相對(duì)精度高的電容的模擬電路塊中設(shè)置梳齒部間隔S寬的梳狀電容來(lái)實(shí)現(xiàn)高精度。而且，不僅各模擬電路塊的梳狀電容的梳齒部間隔S，而且梳齒部寬度W也可按照所要求的絕對(duì)精度或相對(duì)精度而設(shè)定為不同。從而，通過(guò)將電容絕對(duì)精度或相對(duì)精度低亦無(wú)妨的模擬電路塊的梳狀電容的梳齒部間隔S及梳齒部寬度W都設(shè)置得窄，與僅將梳齒部間隔S設(shè)置窄的情況相比，能夠?qū)⒃撌釥铍娙菰O(shè)置成更高密度。另外，對(duì)于需要絕對(duì)精度或相對(duì)精度高的電容的模擬電路塊的梳狀電容，通過(guò)加寬其梳齒部間隔S及梳齒部寬度W，與僅加寬梳齒部間隔S的情況相比，能夠更加提高該梳狀電容的絕對(duì)精度或相對(duì)精度。以下，就作為具有多個(gè)包括多個(gè)梳狀電容的模擬電路塊的模擬宏在LSI芯片50上搭載流水線(xiàn)型AD轉(zhuǎn)換器62的情況進(jìn)行說(shuō)明。流水線(xiàn)型AD轉(zhuǎn)換器62，如圖8所示，在各流水級(jí)進(jìn)行各為數(shù)比特的串行變換，因此，在各級(jí)增益電路被要求的處理精度中，以初級(jí)增益電路806要求得最嚴(yán)，被要求總比特?cái)?shù)的處理精度。另一方面，次級(jí)增益電路809，只被要求除去了在初級(jí)流水級(jí)801變換的比特?cái)?shù)后剩余的比特?cái)?shù)(n2+n3+n4比特)的處理精度，第3級(jí)增益電路812被要求的處理精度更為寬松為(n3+n4比特)。如上述的式(1 所示，在接近的梳狀電容的電容值相等時(shí)， 即反饋電容的電容值(Cf)與采樣電容的電容值(Cs)相等時(shí)，增益電路的輸出(Vout)成為 Vout = 2 · Vin-Vdac,能夠?qū)⑤斎肽M信號(hào)與DAC輸出之差正確放大到2倍。但是，實(shí)際上，由于反饋電容的電容值(Cf)與采樣電容的電容值(Cs)之間出現(xiàn)的相對(duì)誤差，放大率會(huì)偏離于2倍，此偏離表現(xiàn)為AD轉(zhuǎn)換器的特性惡化。如果是在nl = n2 =n3 = 1比特、n4 = 7比特的各流水級(jí)上各以1比特變換的10比特結(jié)構(gòu)的流水線(xiàn)型AD 轉(zhuǎn)換器，則初級(jí)增益電路需要以0. ( = 100/2"10)的精度進(jìn)行放大，第2級(jí)增益電路具有0.2% ( = 100/2"9)的精度即可，第3級(jí)增益電路具有0.4% ( = 100/2"8)的精度即可。采樣電容的電容值(Cs)與反饋電容的電容值(Cf)之間的相對(duì)誤差也同樣，初級(jí)需要 “0. 1%”級(jí)的精度，但第2級(jí)為“0.2%”級(jí)的精度、第3級(jí)為“0.4%”級(jí)的精度即可。因此，流水線(xiàn)型AD轉(zhuǎn)換器62中，初級(jí)增益電路按“0. 1 % ”級(jí)的相對(duì)精度具有梳齒部間隔S比其他增益電路寬帶梳狀電容。但是，如果加寬梳狀電容的梳齒部間隔S,電容密度就減小，因而集成度降低。所以，按照所要求的相對(duì)精度，越是后級(jí)的增益電路，其梳狀電容的梳齒部間隔S設(shè)置得越窄，以提高梳狀電容的電容密度。從而，能夠?qū)崿F(xiàn)搭載具有梳狀電容的高精度、高集成流水線(xiàn)型AD轉(zhuǎn)換器的半導(dǎo)體集成電路。而且，不僅各模擬電路塊的梳狀電容的梳齒部間隔S，梳齒部寬度W也可按所要求的相對(duì)精度改變。因而，對(duì)于其電容相對(duì)精度低亦無(wú)妨的模擬電路塊，能夠通過(guò)減小其梳狀電容的梳齒部間隔S及梳齒部寬度W，使該梳狀電容具有比僅減小梳齒部間隔S時(shí)更高的密度。另外，對(duì)于需要相對(duì)精度高的電容的模擬電路塊的梳狀電容，能夠通過(guò)加寬梳齒部間隔S及梳齒部寬度W，使該梳狀電容具有比僅將梳齒部間隔S加寬時(shí)更高的相對(duì)精度。如上所述，依據(jù)本實(shí)施例3的半導(dǎo)體集成電路，搭載具有多個(gè)包括梳狀電容的模擬電路塊，上述多個(gè)模擬電路塊中，要求高相對(duì)精度的模擬電路塊具有梳齒部間隔S寬的高精度梳狀電容，而其電容相對(duì)精度低亦無(wú)妨的模擬電路塊則具有梳齒部間隔S窄的高密度梳狀電容，因此，能夠?qū)崿F(xiàn)搭載具有梳狀電容的高精度、高集成模擬宏的半導(dǎo)體集成電路。另外，依據(jù)本實(shí)施例3的半導(dǎo)體集成電路，不僅各模擬電路塊的梳狀電容的梳齒部間隔S，梳齒部寬度W也可按照所要求的電容相對(duì)精度而設(shè)定為不同，從而能夠改善源自半導(dǎo)體集成電路的加工精度的、2個(gè)接近電容之間出現(xiàn)的尺寸誤差A(yù)Sl、AS2，提高電容相對(duì)精度。再有，本實(shí)施例3中，以流水線(xiàn)型AD轉(zhuǎn)換器62為例說(shuō)明模擬宏，但本發(fā)明并不以此為限，凡具有多個(gè)包括梳狀電容的模擬電路塊的模擬宏均包括在內(nèi)。(實(shí)施例4)本實(shí)施例4的半導(dǎo)體集成電路上各搭載多個(gè)具有多個(gè)梳狀電容的第1模擬宏和第 2模擬宏，第1模擬宏的梳狀電容的梳齒部間隔S按照表示實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度而不同，第2模擬宏的梳狀電容的梳齒部間隔S按照表示跟與之接近的梳狀電容之間的電容值之差的相對(duì)精度而不同。由于各自要求的梳狀電容的絕對(duì)精度不同，第1模擬宏具有梳齒部間隔S按所要求的絕對(duì)精度而不同的梳狀電容。即，需要絕對(duì)精度高的電容的模擬宏具有梳齒部間隔S 寬的高精度梳狀電容，而其電容絕對(duì)精度低亦無(wú)妨的模擬宏則具有梳齒部間隔S窄的高密度梳狀電容。而且，不僅梳齒部間隔S，梳齒部寬度W也可以按照電容絕對(duì)精度而改變。因而，對(duì)于其電容絕對(duì)精度低亦無(wú)妨的模擬宏的梳狀電容，能夠通過(guò)減小其梳齒部間隔S及梳齒部寬度W而使該梳狀電容具有比僅減小梳齒部間隔S時(shí)更高的密度。另外，對(duì)于需要絕對(duì)精度高的電容的模擬宏的梳狀電容，可通過(guò)加寬梳齒部間隔S及梳齒部寬度W而使該梳狀電容具有比僅加寬梳齒部間隔S時(shí)更高的絕對(duì)精度。另外，由于各自要求的梳狀電容的相對(duì)精度不同，第2模擬宏按照所要求相對(duì)精度而具有梳齒部間隔S不同的梳狀電容。因而，對(duì)于其電容相對(duì)精度低亦無(wú)妨的模擬宏，可通過(guò)設(shè)置梳齒部間隔S窄的高密度梳狀電容而實(shí)現(xiàn)高的集成度，而對(duì)于需要相對(duì)精度高的電容的模擬宏，可通過(guò)設(shè)置梳齒部間隔S寬的梳狀電容而實(shí)現(xiàn)高精度。而且，不僅梳齒部間隔S，梳齒部寬度W也可按相對(duì)精度而改變。因而，對(duì)于其電容相對(duì)精度低亦無(wú)妨的模擬宏的梳狀電容，可通過(guò)減小梳齒部間隔S及梳齒部寬度W而使該梳狀電容具有比僅減小梳齒部間隔S時(shí)更高的密度。另外，對(duì)于需要相對(duì)精度高的電容的模擬宏的梳狀電容，可通過(guò)加寬梳齒部間隔S及梳齒部寬度W而使該梳狀電容具有比僅加寬梳齒部間隔S時(shí)更高的精度。以下，就在LSI芯片50上作為第1模擬宏搭載濾波器61和PLL64以及作為第2 模擬宏搭載流水線(xiàn)型AD轉(zhuǎn)換器62和電荷再分配型AD轉(zhuǎn)換器63的情況進(jìn)行說(shuō)明。首先，說(shuō)明第1模擬宏。如上所述，濾波器61的梳狀電容被要求“百分之幾”等級(jí)的絕對(duì)精度，因此，具有梳齒部間隔S按“百分之幾”級(jí)的絕對(duì)精度設(shè)定的梳狀電容704、705。另外，如上所述，PLL64的梳狀電容被要求“ 10% ”等級(jí)的絕對(duì)精度，因此，具有其梳齒部間隔S按“ 10%”級(jí)的絕對(duì)精度設(shè)定的梳狀電容1106。另一方面，其電容絕對(duì)精度低亦無(wú)妨的模擬宏，具有其梳齒部間隔S比PLL64的梳狀電容窄的高密度梳狀電容。作為其電容絕對(duì)精度低亦無(wú)妨的其他模擬宏，例如有圖6所示的電源布線(xiàn)用旁路電容65。另外，不僅梳狀電容的梳齒部間隔S，其梳齒部寬度W也可改變。在這種情況下，濾波器61具有其梳齒部間隔S及梳齒部寬度W按“百分之幾”級(jí)的絕對(duì)精度設(shè)定的梳狀電容， PLL64具有其梳齒部間隔S及梳齒部寬度W按“ 10%”級(jí)的絕對(duì)精度設(shè)定的梳狀電容1106。接著，說(shuō)明第2模擬宏。如上所述，若為相同比特，在流水線(xiàn)型AD轉(zhuǎn)換器62和電荷再分配型AD轉(zhuǎn)換器63中，流水線(xiàn)型AD轉(zhuǎn)換器62的梳狀電容被要求更高的相對(duì)精度。例如，在10比特時(shí)，流水線(xiàn)型AD轉(zhuǎn)換器62的電容被要求“0. 1%”級(jí)的相對(duì)精度，而電荷再分配型AD轉(zhuǎn)換器63的電容只被要求“0. 2% 0. 3% ”級(jí)的相對(duì)精度。因此，在兩方均為10比特時(shí)，流水線(xiàn)型AD轉(zhuǎn)換器62具有其梳齒部間隔S按 "0.1% ”級(jí)的相對(duì)精度設(shè)定的梳狀電容，而電荷再分配型AD轉(zhuǎn)換器63具有其梳齒部間隔S 按“0. 2 0. 3% ”級(jí)的相對(duì)精度設(shè)定的梳狀電容。另一方面，對(duì)于其電容相對(duì)精度低亦無(wú)妨的模擬宏，可具有其梳齒部間隔S比電荷再分配型AD轉(zhuǎn)換器63的梳狀電容窄的高密度梳狀電容。作為其電容相對(duì)精度低亦無(wú)妨的其他模擬宏，例如有圖6所示的電源布線(xiàn)用旁路電容65。另外，不僅梳狀電容的梳齒部間隔S，梳齒部寬度W也可改變。兩方均為10比特時(shí)，流水線(xiàn)型AD轉(zhuǎn)換器62具有其梳齒部間隔S及梳齒部寬度W 按“百分之幾”級(jí)的相對(duì)精度設(shè)定的梳狀電容，而電荷再分配型AD轉(zhuǎn)換器63具有其梳齒部間隔S及梳齒部寬度W按“0. 2 0. 3% ”級(jí)的相對(duì)精度設(shè)定的梳狀電容。如上所述，依據(jù)本實(shí)施例4的半導(dǎo)體集成電路，分別搭載多個(gè)具有梳狀電容的第1 模擬宏和第2模擬宏，上述第1模擬宏具有其梳齒部間隔S按所要求的電容絕對(duì)精度而不同的梳狀電容，上述第2模擬宏具有其梳齒部間隔S按所要求的電容相對(duì)精度而不同的梳狀電容，因此，各模擬宏能夠具有具備最適合于其電路結(jié)構(gòu)的電容精度的梳狀電容，結(jié)果， 可實(shí)現(xiàn)搭載具有梳狀電容的高精度模擬宏的半導(dǎo)體集成電路。另外，依據(jù)本實(shí)施例4的半導(dǎo)體集成電路，不僅各模擬宏的梳狀電容的梳齒部間隔S，梳齒部寬度W也可按所要求的電容精度而設(shè)定為不同，從而能夠改善源自半導(dǎo)體集成電路的加工精度的梳狀電容的尺寸誤差Δ Si、Δ S2，提高電容精度。產(chǎn)業(yè)上的利用可能性如上所述，本發(fā)明的搭載多個(gè)具有梳狀電容的模擬宏半導(dǎo)體集成電路，可適用于混合搭載有模擬電路和數(shù)字電路的半導(dǎo)體集成電路，例如，可高精度、低成本地執(zhí)行相機(jī)、 電視或視頻的圖像信號(hào)處理、無(wú)線(xiàn)LAN等的通信信號(hào)處理、DVD等的數(shù)字讀取通道處理的半導(dǎo)體集成電路。
權(quán)利要求
1.一種搭載多個(gè)具有梳狀電容的模擬宏的半導(dǎo)體集成電路，其中，所述梳狀電容具有梳狀的第1電極和第2電極，所述梳狀電容是所述第1電極與所述第2電極以所述第1電極的梳齒部和所述第2電極的梳齒部交替地平行排列的方式相咬合而形成的，該半導(dǎo)體集成電路的特征在于，作為所述模擬宏至少搭載有濾波器，在所述多個(gè)模擬宏的梳狀電容中，所述濾波器的梳狀電容具有比其它梳狀電容寬的梳齒部間隔。
2.權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述濾波器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。
3.一種搭載多個(gè)具有梳狀電容的模擬宏的半導(dǎo)體集成電路，其中，所述梳狀電容具有梳狀的第1電極和第2電極，所述梳狀電容是所述第1電極與所述第2電極以所述第1電極的梳齒部和所述第2電極的梳齒部交替地平行排列的方式相咬合而形成的，該半導(dǎo)體集成電路的特征在于，作為所述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器，在所述多個(gè)模擬宏的梳狀電容中，所述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有比其它梳狀電容寬的梳齒部間隔。
4.權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于，所述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。
5.一種搭載多個(gè)具有梳狀電容的模擬宏的半導(dǎo)體集成電路，其中，所述梳狀電容具有梳狀的第1電極和第2電極，所述梳狀電容是所述第1電極與所述第2電極以所述第1電極的梳齒部和所述第2電極的梳齒部交替地平行排列的方式相咬合而形成的，該半導(dǎo)體集成電路的特征在于，作為所述模擬宏至少搭載有電荷再分配型AD轉(zhuǎn)換器，在所述多個(gè)模擬宏的梳狀電容中，所述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有比其它梳狀電容寬的梳齒部間隔。
6.權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于，所述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度。
7.一種搭載多個(gè)具有梳狀電容的模擬宏的半導(dǎo)體集成電路，其中，所述梳狀電容具有梳狀的第1電極和第2電極，所述梳狀電容是所述第1電極與所述第2電極以所述第1電極的梳齒部和所述第2電極的梳齒部交替地平行排列的方式相咬合而形成的，該半導(dǎo)體集成電路的特征在于，作為所述模擬宏至少搭載有濾波器和PLL，在所述多個(gè)模擬宏的梳狀電容中，所述濾波器的梳狀電容具有最寬的梳齒部間隔，所述PLL的梳狀電容具有第二寬的梳齒部間隔。
8.權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于，所述濾波器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度，所述PLL的梳狀電容具有第二寬的梳齒部間隔及梳齒部寬度。
9.一種搭載多個(gè)具有梳狀電容的模擬宏的半導(dǎo)體集成電路，其中，所述梳狀電容具有梳狀的第1電極和第2電極，所述梳狀電容是所述第1電極與所述第2電極以所述第1電極的梳齒部和所述第2電極的梳齒部交替地平行排列的方式相咬合而形成的，該半導(dǎo)體集成電路的特征在于，作為所述模擬宏至少搭載有流水線(xiàn)型AD轉(zhuǎn)換器和PLL，在所述多個(gè)模擬宏的梳狀電容中，所述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔，所述PLL的梳狀電容具有第二寬的梳齒部間隔。
10.權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于，所述流水線(xiàn)型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度，所述PLL的梳狀電容具有第二寬的梳齒部間隔及梳齒部寬度。
11.一種搭載多個(gè)具有梳狀電容的模擬宏的半導(dǎo)體集成電路，其中，所述梳狀電容具有梳狀的第1電極和第2電極，所述梳狀電容是所述第1電極與所述第2電極以所述第1電極的梳齒部和所述第2電極的梳齒部交替地平行排列的方式相咬合而形成的，該半導(dǎo)體集成電路的特征在于，作為所述模擬宏至少搭載有電荷再分配型AD轉(zhuǎn)換器和PLL，在所述多個(gè)模擬宏的梳狀電容中，所述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔，所述PLL的梳狀電容具有第二寬的梳齒部間隔。
12.權(quán)利要求11所述的半導(dǎo)體集成電路，其特征在于，在所述電荷再分配型AD轉(zhuǎn)換器的梳狀電容具有最寬的梳齒部間隔及梳齒部寬度，所述PLL的梳狀電容具有第二寬的梳齒部間隔及梳齒部寬度。
全文摘要
本發(fā)明的半導(dǎo)體集成電路上搭載多個(gè)具有梳狀電容(10)的模擬宏，梳狀電容(10)具有梳狀電極(11)及電極(12)，電極(11)的梳齒部(13)與電極(12)的梳齒部(14)相咬合而形成，結(jié)果使得電極(11)的梳齒部(13)與電極(12)的梳齒部(14)交替地平行排列，其梳齒部間隔S按照表示實(shí)際電容值與理想電容值之間的誤差的絕對(duì)精度或它跟與之接近的梳狀電容間的電容值之差的相對(duì)精度而不同。可提供具有確保高的電容精度的梳狀電容的高精度模擬宏，及搭載有高集成模擬宏的半導(dǎo)體集成電路。
文檔編號(hào)H01L23/522GK102263106SQ20111019961
公開(kāi)日2011年11月30日 申請(qǐng)日期2008年5月16日 優(yōu)先權(quán)日2007年5月16日
發(fā)明者岡浩二, 尾關(guān)俊明, 野間崎大輔 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社