專利名稱：半導(dǎo)體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件及其制造方法，且特別涉及一種包括雙極結(jié)型晶體管(bipolarjunction transistor, BJT)的半導(dǎo)體元件及其制造方法。
背景技術(shù)：
一般而言，利用金屬氧化物半導(dǎo)體場效晶體管(MOSFET)來驅(qū)動需要較大電流的存儲器時，MOSFET通常需要較大尺寸才有足夠高的驅(qū)動能力，因而造成布局面積的增加。在要求元件積集度愈來愈高的情況下，尺寸隨之縮小的MOSFET已無法提供存儲器大電流，造成元件的操作速度及效能受影響。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種半導(dǎo)體元件及其制造方法，而能在較小的布局設(shè)計中具有聞驅(qū)動能力。本發(fā)明提出一種半導(dǎo)體元件，包括具有第一導(dǎo)電型的阱區(qū)、第二導(dǎo)電型的多個第一摻雜區(qū)、第二導(dǎo)電型的多個柵極、第一導(dǎo)電型的多個第二摻雜區(qū)以及多個隔離結(jié)構(gòu)。阱區(qū)配置于基底中。第一摻雜區(qū)配置于阱區(qū)中，第一摻雜區(qū)沿著第一方向延伸且互相平行排列。柵極配置于基底上，柵極沿著不同于第一方向的第二方向延伸且互相平行排列，其中一個第一摻雜區(qū)電性連接至一個柵極。各第二摻雜區(qū)分別配置于相鄰兩柵極之間的第一摻雜區(qū)中。各隔離結(jié)構(gòu)分別配置于相鄰兩第一摻雜區(qū)之間的基底中。本發(fā)明另提出一種半導(dǎo)體元件的制造方法，其包括下列步驟。于基底中形成多個隔離結(jié)構(gòu)，隔離結(jié)構(gòu)沿著第一方向延伸且互相平行排列。于基底中形成具有第一導(dǎo)電型的阱區(qū)。于阱區(qū)中形成具有第二導(dǎo)電型的多個第一摻雜區(qū)，各第一摻雜區(qū)分別形成于相鄰兩隔離結(jié)構(gòu)之間。于基底上形成具有第二導(dǎo)電型的多個柵極，柵極沿著不同于第一方向的第二方向延伸且互相平行排列，其中一個第一摻雜區(qū)電性連接至一個柵極。于阱區(qū)中形成具有第一導(dǎo)電型的多個第二摻雜區(qū)，各第二摻雜區(qū)分別形成于相鄰兩柵極之間的第一摻雜區(qū)中。本發(fā)明的有益效果在于，基于上述，本發(fā)明的半導(dǎo)體元件及其制造方法利用現(xiàn)有的MOS工藝，在基底中配置垂直式雙極結(jié)型晶體管(BJT)，而能夠縮小元件尺寸。另外，通過將記憶胞整合在雙極結(jié)型晶體管(BJT)的上方，可以在不增加元件尺寸的同時，通過高驅(qū)動能力的雙極結(jié)型晶體管(BJT)提供大電流給記憶胞，因此可有效提升元件積集度效能。為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細(xì)說明如下。


圖I是依照本發(fā)明的一實施例的半導(dǎo)體元件布局的俯視示意圖。圖2A是沿著圖I中A-A’線段的剖面示意圖。
圖2B是沿著圖I中B-B’線段的剖面示意圖。圖2C是沿著圖I中C-C’線段的剖面示意圖。圖2D是沿著圖I中D-D’線段的剖面示意圖。圖2E是沿著圖I中E-E’線段的剖面示意圖。圖3是依照本發(fā)明的另一實施例半導(dǎo)體元件布局的俯視示意圖。圖4是沿著圖3中A-A’線段的剖面示意圖。圖5A、圖6A、圖7A和圖8A是依照本發(fā)明的一實施例的一種半導(dǎo)體元件的制造方法的剖面示意圖。圖5B、圖6B、圖7B和圖8B是依照本發(fā)明的一實施例的半導(dǎo)體元件的制造方法的 剖面示意圖。圖9至圖10是依照本發(fā)明的另一實施例的半導(dǎo)體元件的制造方法的剖面示意圖。其中，附圖標(biāo)記說明如下100、300 :半導(dǎo)體元件
102 > 502 :某底104、504:阱區(qū)106、506:隔離結(jié)構(gòu)108,508 :第一摻雜區(qū)110、510:柵極11 la、51 Ia :間隙壁lllb、511b :頂蓋層112、512 :第二摻雜區(qū)114、514:介電層114a、114b、514a、514b :開口302、902 :記憶胞302a、902a :下電極302b、902b :可變電阻層302c、902c :上電極304、904:導(dǎo)電插塞306,906 :位元線Dl :第一方向D2:第二方向
具體實施例方式圖I是依照本發(fā)明的一實施例的一種半導(dǎo)體兀件布局的俯視不意圖。為簡化圖不以清楚說明，圖I是繪示摻雜區(qū)、柵極與隔離結(jié)構(gòu)的布局。圖2A是沿著圖I中A-A’線段的剖面示意圖。圖2B是沿著圖I中B-B’線段的剖面示意圖。圖2C是沿著圖I中C-C’線段的剖面示意圖。圖2D是沿著圖I中D-D’線段的剖面示意圖。圖2E是沿著圖I中E-E’線段的剖面示意圖。請同時參照圖I及圖2A至圖2E，半導(dǎo)體元件100例如是雙極結(jié)型晶體管(BJT)。半導(dǎo)體元件100包括具有第一導(dǎo)電型的阱區(qū)104、多個隔離結(jié)構(gòu)106、具有第二導(dǎo)電型的多個第一摻雜區(qū)108、具有第二導(dǎo)電型的多個柵極110以及具有第一導(dǎo)電型的多個第二摻雜區(qū) 112。阱區(qū)104例如是P型阱區(qū)，其配置于基底102中?；?02例如是P型基底或N型基底，其可為硅基底或其他半導(dǎo)體基底。在一實施例中，阱區(qū)104中的摻雜濃度約為IO15/cm2 至 IO1Vcm2 之間。隔離結(jié)構(gòu)106配置于基底102中。隔離結(jié)構(gòu)106沿著第一方向Dl延伸且互相平行排列，因而定義出多個有源區(qū)。隔離結(jié)構(gòu)106例如是淺溝渠隔離(STI)結(jié)構(gòu)。第一摻雜區(qū)108例如是N型摻雜區(qū)，其配置于阱區(qū)104中。第一摻雜區(qū)108沿著第一方向Dl延伸且互相平行排列。各第一摻雜區(qū)108分別配置于相鄰兩個隔離結(jié)構(gòu)106之間的阱區(qū)104中，換言之，隔離結(jié)構(gòu)106與第一摻雜區(qū)108是以交替排列的方式而配置于基底102中。此外，隔離結(jié)構(gòu)106的深度例如是會深于第一摻雜區(qū)108的深度，以使得相鄰 兩個第一摻雜區(qū)108彼此能夠確實地被隔離結(jié)構(gòu)106分離。在一實施例中，第一摻雜區(qū)108中的摻雜濃度約為IO1Vcm2至IO1Vcm2之間。柵極110例如是N+柵極，其配置于基底102上。柵極110沿著第二方向D2延伸且互相平行排列，其中第二方向D2不同于第一方向D1。如此一來，柵極110例如是與第一摻雜區(qū)108交錯排列，且具有多個重疊處。特別說明的是，一個第一摻雜區(qū)108僅對應(yīng)電性連接至一個柵極110，且每個第一摻雜區(qū)108會分別電性連接至不同的柵極110。柵極110的材料例如是摻雜多晶娃或金屬娃化物。雖然柵極110與第一摻雜區(qū)108具有相同的導(dǎo)電型態(tài)，但柵極110中的摻雜濃度會大于第一摻雜區(qū)108的摻雜濃度。在一實施例中，柵極110中的摻雜濃度約為IO1Vcm2至IO2Vcm2之間。此外，柵極110的周圍還可選擇性地配置間隙壁Illa以及頂蓋層Illb以保護(hù)柵極110，其中間隙壁Illa配置于柵極110的兩側(cè)壁上，而頂蓋層Illb配置于柵極110上。間隙壁Illa的材料例如是氧化硅或氮化硅，頂蓋層Illb的材料例如是氧化硅或氮化硅。第二摻雜區(qū)112例如是P+摻雜區(qū)，其分別配置于相鄰兩個柵極110之間的第一摻雜區(qū)108中。具體而言，第二摻雜區(qū)112例如是沿著第一摻雜區(qū)108的布局而配置在第一摻雜區(qū)108與柵極110重疊處以外的基底102中。在一實施例中，第二摻雜區(qū)112中的摻雜濃度約為IO1Vcm2至IO2tVcm2之間。在一實施例中，半導(dǎo)體元件100還包括介電層114，配置于基底102上。介電層114例如是具有多個開口 114a，且開口 114a對應(yīng)配置于第一摻雜區(qū)108與柵極110的電性連接處。開口 114a例如是分布在彼此電性連接的第一摻雜區(qū)108與柵極110的重疊處，使得第一摻雜區(qū)108能夠與相對應(yīng)的柵極110直接接觸而達(dá)到電性連接的效果。介電層114的材料例如是氧化硅、氮化硅或高介電質(zhì)材料。在此說明的是，半導(dǎo)體元件100中的P型阱區(qū)104例如是作為共集電極(commoncollector), N型第一摻雜區(qū)108例如是作為共基極(common base), P+型第二摻雜區(qū)112例如是作為發(fā)射極(emitter)，因而構(gòu)成垂直式PNP型的雙極結(jié)型晶體管(BJT)。由于第一摻雜區(qū)108與柵極110具有相同的導(dǎo)電型態(tài)，且每個第一摻雜區(qū)108可以分別通過介電層114的開口 114a與不同的柵極110直接接觸而電性連接，因此位于開口 114a處的第一摻雜區(qū)108與柵極110的交界即可作為基極接觸窗(base contact)。而外部電路能夠通過柵極110來施加偏壓至相對應(yīng)的第一摻雜區(qū)108。此外，本發(fā)明的半導(dǎo)體元件除了上述實施方式以外，還包括上述雙極結(jié)型晶體管(BJT)的應(yīng)用。圖3是本發(fā)明的另一實施例的一種半導(dǎo)體元件布局的俯視示意圖。圖4是沿著圖3中A-A’線段的剖面示意圖。為簡化圖示以清楚說明，圖3中主要是繪示摻雜區(qū)、柵極、記憶胞與位元線的布局，在圖3及圖4中，和圖I及圖2A相同的構(gòu)件則使用相同的標(biāo)號并省略其說明。請參照圖3及圖4，在此實施例中，半導(dǎo)體元件300例如是結(jié)合雙極結(jié)型晶體管(BJT)與存儲器的結(jié)構(gòu)。除了如圖I所示的半導(dǎo)體元件100外，半導(dǎo)體元件300還包括多個記憶胞302、多個導(dǎo)電插塞304以及多條位元線306。記憶胞302配置于基底102上，因此其例如是位于雙極結(jié)型晶體管(BJT)的上方。 記憶胞302分別耦接至第二摻雜區(qū)112。記憶胞302例如是電阻式記憶胞(RRAM)、相變化記憶胞(PCM)、磁性存儲器(MRAM)或其他兩端點存儲器(two-terminal memory) 0詳言之，在一實施例中，記憶胞302包括下電極302a、可變電阻層302b以及上電極302c。下電極302a及上電極302c的材料分別例如是金屬或硅。位于下電極302a與上電極302c之間的可變電阻層302b例如是會在不同的溫度下進(jìn)行相變化，或是會在不同的狀態(tài)條件下改變其電阻率，而形成如金屬/絕緣層/金屬(MIM)的堆疊結(jié)構(gòu)?？勺冸娮鑼?02b的材料可以選用金屬氧化物如 Ni0x、Ti0x、Nb205、Al203、Ta205、Cu0x、W0x、Co0，摻雜鉻的鈣鈦礦(Cr dopedperovskite oxide)如 SrZrO3、(Ba, Sr) Ti03、SrTiO3,摻雜銅的 Mo0x、A1203、ZrO2,摻雜招的ZnO，或 Pr0.7Ca0.3Mn03 (PCMO)等。導(dǎo)電插塞304則配置于記憶胞302與第二摻雜區(qū)112之間。在一實施例中，介電層114還具有多個開口 114b，對應(yīng)配置于第二摻雜區(qū)112的上方，以使導(dǎo)電插塞304能夠與相對應(yīng)的第二摻雜區(qū)112直接接觸而達(dá)到電性連接的效果。換言之，記憶胞302的下電極302a可借此通過導(dǎo)電插塞304而與第二摻雜區(qū)112電性連接，而能夠使雙極結(jié)型晶體管(BJT)提供的電流通過第二摻雜區(qū)112及導(dǎo)電插塞304而到達(dá)記憶胞302。導(dǎo)電插塞304的材料例如是鎢。位元線306例如是沿著第二方向D2延伸且互相平行排列，且各位元線306分別配置于相鄰兩柵極110之間的記憶胞302上。位元線306例如是與其下方的記憶胞302的上電極302c電性連接，且每一條位元線306可以串接其下方沿著第二方向D2上的多個記憶胞302，因而可以通過位元線306來控制記憶胞302。位元線306的材料例如是鋁。此外，在此實施例中，第一摻雜區(qū)108除了可作為雙極結(jié)型晶體管(BJT)的基極之外，其還可作為控制記憶胞302的字元線。值得一提的是，通過將能夠提供較大驅(qū)動電流的雙極結(jié)型晶體管(BJT)整合在記憶胞302的下方，而能夠在不增加元件尺寸的情況下同時維持元件的特性表現(xiàn)，可助于縮小半導(dǎo)體元件的布局面積。接下來利用沿著圖I的線段A-A’、B_B’的剖面示意圖來說明形成圖I、圖2A至圖2E所示的半導(dǎo)體元件的制造流程。以下所述的半導(dǎo)體元件的制造流程主要是以利用金屬氧化物半導(dǎo)體(MOS)工藝來形成本發(fā)明的半導(dǎo)體元件，以使所屬技術(shù)領(lǐng)域的技術(shù)人員能夠據(jù)以實施，并非用以限定本發(fā)明的范圍。至于其他構(gòu)件的形成方式及順序，均可依所屬技術(shù)領(lǐng)域的技術(shù)人員所知的技術(shù)制作，而不限于下述實施例所述。
圖5A、圖6A、圖7A和圖8A及圖5B、圖6B、圖7B和圖8B是依照本發(fā)明的一實施例的一種半導(dǎo)體元件的制造方法的剖面示意圖。其中，圖5A、圖6A、圖7A和圖8A所繪示的是沿著圖I的線段A-A’的剖面，而圖5B、圖6B、圖7B和圖SB所繪示的是沿著圖I的線段B-B ’的剖面。請參照圖5A及圖5B，提供具有第一導(dǎo)電型的基底502，其例如是P型基底或是N型基底。于基底502中形成多個隔離結(jié)構(gòu)506，隔離結(jié)構(gòu)506沿著第一方向Dl延伸且互相平行排列。隔離結(jié)構(gòu)106例如是淺溝渠隔離(STI)結(jié)構(gòu)。接著，于基底502中形成具有第一導(dǎo)電型的阱區(qū)504。阱區(qū)504例如是P型阱區(qū)。在一實施例中，形成阱區(qū)504所使用的摻質(zhì)為硼，植入能量約為120KeV至300KeV之間，且其摻雜濃度約為IO1Vcm2至IO1Vcm2之間。之后，于阱區(qū)504中形成具有第二導(dǎo)電型的多個第一摻雜區(qū)508。第一摻雜區(qū)508例如是N型摻雜區(qū)。第一摻雜區(qū)508分別形成于相鄰兩個隔離結(jié)構(gòu)506之間，且沿著第一方向Dl延伸且互相平行排列。第一摻雜區(qū)508的形成方法例如是以隔離結(jié)構(gòu)506為掩模， 對基底502進(jìn)行離子植入工藝，以于隔離結(jié)構(gòu)506所暴露出的基底502中形成自我對準(zhǔn)的(self-aligned)第一摻雜區(qū)508。在一實施例中，形成第一摻雜區(qū)508所使用的摻質(zhì)為磷，植入能量約為50KeV至180KeV之間，且其摻雜濃度約為IO1Vcm2至IO1Vcm2之間。此外，第一摻雜區(qū)508的摻雜深度會比隔離結(jié)構(gòu)506的深度還要淺。請參照圖6A及圖6B，于基底502上形成介電層514。接著，對介電層514進(jìn)行圖案化，以移除部分介電層514,而于介電層514中形成多個開口 514a。開口 514a分別暴露出每個第一摻雜區(qū)508的部分上表面，且一個第一摻雜區(qū)508上例如是僅對應(yīng)形成一個開□ 514a0請參照圖7A及圖7B，于基底502上形成具有第二導(dǎo)電型的多個柵極510。柵極510例如是N+柵極，且沿著不同于第一方向Dl的第二方向D2延伸且互相平行排列。柵極510的形成方法例如是先于介電層514上形成一層導(dǎo)體層，接著再對此導(dǎo)體層進(jìn)行圖案化工藝，以獲得所需的柵極510圖案。由于介電層514具有多個暴露出第一摻雜區(qū)508部分上表面的開口 514a，因此形成在介電層514上的柵極510可以通過開口 514a與相對應(yīng)的第一摻雜區(qū)508直接接觸而達(dá)到電性連接的效果。其中，一個第一摻雜區(qū)508例如是僅電性連接至一個柵極510，且第一摻雜區(qū)508分別電性連接至不同的柵極510。柵極510的材料例如是摻雜多晶硅或金屬硅化物。在一實施例中，柵極510中的摻雜濃度約為IO1Vcm2至IO2Vcm2之間,且大于第一摻雜區(qū)508的摻雜濃度。之后，于柵極510的兩側(cè)壁上還可選擇性地形成間隙壁511a，且于柵極510上可選擇性地形成頂蓋層511b，以保護(hù)柵極510的周圍。間隙壁511a的材料例如是氧化硅或氮化硅，頂蓋層511b的材料例如是氧化硅或氮化硅。請參照圖8A及圖8B，于阱區(qū)504中形成具有第一導(dǎo)電型的多個第二摻雜區(qū)512。第二摻雜區(qū)512例如是P+摻雜區(qū)，且分別形成于相鄰兩個柵極510之間的第一摻雜區(qū)508中。第二摻雜區(qū)512的形成方法例如是以柵極510及其間隙壁511a為掩模，對基底502進(jìn)行離子植入工藝，以于間隙壁511a的外側(cè)基底502中形成自我對準(zhǔn)的第二摻雜區(qū)512。值得一提的是，第二摻雜區(qū)512的制作可以與MOS工藝中的源極漏極區(qū)的制作同時進(jìn)行。在一實施例中，形成第二摻雜區(qū)512所使用的摻質(zhì)為砷，植入能量約為IOKeV至30
KeV之間，且其摻雜濃度約為1015/cm2至1016/cm2之間。至此，即完成如圖I及圖2A至圖2E所示的PNP型的雙極結(jié)型晶體管(BJT)結(jié)構(gòu)(半導(dǎo)體元件100)。特別說明的是，在完成雙極結(jié)型晶體管(BJT)的制作之后，還可以選擇性地在雙極結(jié)型晶體管(BJT)上方形成存儲器。以下，將利用沿著圖3的線段A-A’的剖面示意圖來說明形成如圖4所示的半導(dǎo)體元件的制造流程。圖9至圖10是依照本發(fā)明的另一實施例的一種半導(dǎo)體元件的制造方法的剖面示意圖。圖9至圖10所示的是沿著圖3的線段A-A’的剖面，主要用以說明接續(xù)在圖8A之后所進(jìn)行的工藝步驟，且相同的構(gòu)件則使用相同的標(biāo)號并省略其說明。請參照圖9,移除暴露出的介電層514,而于介電層514中形成多個開口 514b。開口 514b例如是暴露出第二摻雜區(qū)512的上表面。接著，于暴露出的第二摻雜區(qū)512上形成導(dǎo)電插塞904。導(dǎo)電插塞904的材料例如是鎢。請參照圖10，于基底502上形成多個記憶胞902。記憶胞902例如是分別對應(yīng)形 成于導(dǎo)電插塞904上,而可通過導(dǎo)電插塞904電性稱接至第二摻雜區(qū)512。記憶胞902例如是電阻式記憶胞、相變化記憶胞、磁性記憶胞(MRAM)或其他需要較大電流驅(qū)動的存儲器。在一實施例中，記憶胞902包括下電極902a、上電極902c以及位于下電極902a與上電極902c之間的可變電阻層902b，而形成如金屬/絕緣層/金屬(MM)的堆疊結(jié)構(gòu)。之后，于基底502上形成多條位元線906，即完成如圖3及圖4所示的結(jié)合雙極結(jié)型晶體管(BJT)與存儲器的結(jié)構(gòu)(半導(dǎo)體元件300)。各位元線906分別形成于相鄰兩個柵極510之間的記憶胞902上，因此位元線906例如是沿著第二方向D2延伸且互相平行排列。如此一來，每一條位元線906可以電性串接其下方沿著第二方向D2上的多個記憶胞902，因而可以通過位元線906來控制記憶胞902。位元線906的材料例如是鋁。須注意的是，上述實施例是以P型表不第一導(dǎo)電型，以N型表不第二導(dǎo)電型為例來進(jìn)行說明，但本發(fā)明并不以此為限。本發(fā)明其他實施例亦可以將第一導(dǎo)電型置換成N型并將第二導(dǎo)電型置換成P型以形成半導(dǎo)體元件，熟知本領(lǐng)域的技術(shù)人員當(dāng)可依據(jù)前述實施例而知其應(yīng)用及變化，故于此不再贅述。綜上所述，本發(fā)明的半導(dǎo)體元件及其制造方法至少具有下列優(yōu)點I.上述實施例的半導(dǎo)體元件是在基底中配置作為共集電極的阱區(qū)、作為共基極的第一摻雜區(qū)以及作為發(fā)射極第二摻雜區(qū)而構(gòu)成垂直式雙極結(jié)型晶體管(BJT)，且通過使柵極能夠與相對應(yīng)的第一摻雜區(qū)直接接觸而作為基極接觸窗，因此能夠使元件尺寸縮到最小。此外，由于雙極結(jié)型晶體管(BJT)具有較高的驅(qū)動能力，因此將其整合在記憶胞下方還能夠在縮小布局面積的同時，提供記憶胞較大的電流，有助于提升元件效能。2.上述實施例的半導(dǎo)體元件的制造方法可以應(yīng)用在多種存儲器元件，且僅需通過增加少數(shù)光罩而能夠?qū)㈦p極結(jié)型晶體管(BJT)結(jié)構(gòu)整合于現(xiàn)有的MOS工藝，工藝簡單且可大幅提升存儲器元件的積集度。雖然本發(fā)明已以實施例揭示如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，故本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體元件，包括 具有一第一導(dǎo)電型的一阱區(qū)，配置于一基底中； 具有一第二導(dǎo)電型的多個第一摻雜區(qū)，配置于該阱區(qū)中，所述多個第一摻雜區(qū)沿著一第一方向延伸且互相平行排列； 具有該第二導(dǎo)電型的多個柵極，配置于該基底上，所述多個柵極沿著不同于該第一方向的一第二方向延伸且互相平行排列，其中一個第一摻雜區(qū)電性連接至一個柵極； 具有該第一導(dǎo)電型的多個第二摻雜區(qū)，各所述第二摻雜區(qū)分別配置于相鄰兩柵極之間的所述第一摻雜區(qū)中；以及 多個隔離結(jié)構(gòu)，各所述隔離結(jié)構(gòu)分別配置于相鄰兩第一摻雜區(qū)之間的該基底中。
2.如權(quán)利要求I所述的半導(dǎo)體元件，其特征在于，該半導(dǎo)體元件還包括一介電層，配置于該基底上，該介電層具有至少一開口，所述開口對應(yīng)配置于所述第一摻雜區(qū)與所述柵極的電性連接處，以使所述第一摻雜區(qū)與相對應(yīng)的所述柵極直接接觸。
3.如權(quán)利要求I所述的半導(dǎo)體元件，其特征在于，所述多個第一摻雜區(qū)分別電性連接至不同的柵極。
4.如權(quán)利要求I所述的半導(dǎo)體元件，其特征在于，所述隔離結(jié)構(gòu)的深度會深于所述第一摻雜區(qū)的深度。
5.如權(quán)利要求I所述的半導(dǎo)體元件，其特征在于，所述柵極的摻雜濃度大于所述第一摻雜區(qū)的摻雜濃度。
6.如權(quán)利要求I所述的半導(dǎo)體元件，其特征在于，所述半導(dǎo)體元件還包括多個記憶胞，配置于該基底上，所述多個記憶胞分別耦接至所述多個第二摻雜區(qū)。
7.如權(quán)利要求6所述的半導(dǎo)體元件，其特征在于，所述半導(dǎo)體元件還包括多個導(dǎo)電插塞，分別配置于所述多個記憶胞與所述多個第二摻雜區(qū)之間，以使所述多個記憶胞通過所述多個導(dǎo)電插塞與所述第二摻雜區(qū)電性連接。
8.如權(quán)利要求6所述的半導(dǎo)體元件，其特征在于，所述半導(dǎo)體元件還包括多條位元線，各所述位元線分別配置于相鄰兩柵極之間的所述記憶胞上。
9.如權(quán)利要求6所述的半導(dǎo)體元件，其特征在于，所述記憶胞為電阻式記憶胞、相變化記憶胞或磁性記憶胞。
10.如權(quán)利要求I所述的半導(dǎo)體元件，其特征在于，當(dāng)該第一導(dǎo)電型為P型時，該第二導(dǎo)電型為N型；當(dāng)該第一導(dǎo)電型為N型時，該第二導(dǎo)電型為P型。
11.一種半導(dǎo)體元件的制造方法，包括 于一基底中形成多個隔離結(jié)構(gòu)，所述多個隔離結(jié)構(gòu)沿著一第一方向延伸且互相平行排列； 于該基底中形成具有一第一導(dǎo)電型的一阱區(qū)； 于該阱區(qū)中形成具有一第二導(dǎo)電型的多個第一摻雜區(qū)，各所述第一摻雜區(qū)分別形成于相鄰兩隔離結(jié)構(gòu)之間； 于該基底上形成具有該第二導(dǎo)電型的多個柵極，所述多個柵極沿著不同于該第一方向的一第二方向延伸且互相平行排列，其中一個第一摻雜區(qū)電性連接至一個柵極；以及 于該阱區(qū)中形成具有該第一導(dǎo)電型的多個第二摻雜區(qū)，各所述第二摻雜區(qū)分別形成于相鄰兩柵極之間的所述第一摻雜區(qū)中。
12.如權(quán)利要求11所述的半導(dǎo)體元件的制造方法，在形成多個柵極之前，所述半導(dǎo)體元件的制造方法包括 于該基底上形成一介電層；以及 于該介電層中形成至少一開口，所述開口對應(yīng)形成于所述第一摻雜區(qū)與所述柵極的電性連接處，以使所述第一摻雜區(qū)與相對應(yīng)的所述柵極直接接觸。
13.如權(quán)利要求11所述的半導(dǎo)體元件的制造方法，其特征在于，所述多個第一摻雜區(qū)分別電性連接至不同的柵極。
14.如權(quán)利要求11所述的半導(dǎo)體元件的制造方法，其特征在于，所述隔離結(jié)構(gòu)的深度會深于所述第一摻雜區(qū)的深度。
15.如權(quán)利要求11所述的半導(dǎo)體元件的制造方法，其特征在于，所述柵極的摻雜濃度大于所述第一摻雜區(qū)的摻雜濃度。
16.如權(quán)利要求11所述的半導(dǎo)體元件的制造方法，其特征在于，所述半導(dǎo)體元件的制造方法還包括于該基底上形成多個記憶胞，所述多個記憶胞分別耦接至所述第二摻雜區(qū)。
17.如權(quán)利要求16所述的半導(dǎo)體元件的制造方法，其特征在于，所述半導(dǎo)體元件的制造方法還包括于所述多個記憶胞與所述多個第二摻雜區(qū)之間形成多個導(dǎo)電插塞，以使所述記憶胞通過所述導(dǎo)電插塞與所述第二摻雜區(qū)電性連接。
18.如權(quán)利要求16所述的半導(dǎo)體元件的制造方法，其特征在于，所述半導(dǎo)體元件的制造方法還包括于該基底上形成多條位元線，各所述位元線分別形成于相鄰兩柵極之間的所述記憶胞上。
19.如權(quán)利要求16所述的半導(dǎo)體元件的制造方法，其特征在于，所述記憶胞為電阻式記憶胞、相變化記憶胞或磁性記憶胞。
20.如權(quán)利要求11所述的半導(dǎo)體元件的制造方法，其特征在于，當(dāng)該第一導(dǎo)電型為P型時，該第二導(dǎo)電型為N型；當(dāng)該第一導(dǎo)電型為N型時，該第二導(dǎo)電型為P型。
全文摘要
本發(fā)明公開了一種半導(dǎo)體元件及其制造方法。該半導(dǎo)體元件包括具有第一導(dǎo)電型的阱區(qū)、具有第二導(dǎo)電型的多個第一摻雜區(qū)、具有第二導(dǎo)電型的多個柵極、具有第一導(dǎo)電型的多個第二摻雜區(qū)以及多個隔離結(jié)構(gòu)。阱區(qū)配置于基底中。第一摻雜區(qū)配置于阱區(qū)中，第一摻雜區(qū)沿著第一方向延伸且互相平行排列。柵極配置于基底上，柵極沿著不同于第一方向的第二方向延伸且互相平行排列，其中一個第一摻雜區(qū)電性連接至一個柵極。各第二摻雜區(qū)分別配置于相鄰兩柵極之間的第一摻雜區(qū)中。各隔離結(jié)構(gòu)分別配置于相鄰兩第一摻雜區(qū)之間的基底中。本發(fā)明能在較小的布局設(shè)計中具有高驅(qū)動能力。
文檔編號H01L29/73GK102800696SQ20111013999
公開日2012年11月28日 申請日期2011年5月24日 優(yōu)先權(quán)日2011年5月24日
發(fā)明者張文岳 申請人:華邦電子股份有限公司