專利名稱：關(guān)于具有浮動(dòng)主體的存儲(chǔ)器單元的方法、裝置及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
一般來說，本發(fā)明的實(shí)施例涉及存儲(chǔ)器單元。更特定來說，本發(fā)明的實(shí)施例涉及具有浮動(dòng)主體的存儲(chǔ)器單元、利用所述存儲(chǔ)器單元的裝置及系統(tǒng)以及形成所述存儲(chǔ)器單元的方法及操作所述存儲(chǔ)器單元的方法。
背景技術(shù)：
常規(guī)存儲(chǔ)器(舉例來說，DRAM)可包含一個(gè)晶體管及一個(gè)電容器。然而，由于所述電容器的存在(且特定來說是所述電容器的大小)，常規(guī)存儲(chǔ)器的可縮放性存在限制。因此，已開發(fā)包含一個(gè)晶體管(IT)且不包含電容器作為存儲(chǔ)器單元、稱為“無電容器”存儲(chǔ)器的存儲(chǔ)器。無電容器存儲(chǔ)器單元可包含浮動(dòng)主體(即，電浮動(dòng)的主體)。一般來說，常規(guī)無電容器存儲(chǔ)器單元利用絕緣體上硅(SOI)晶片且識(shí)別通過在浮動(dòng)主體中積累多數(shù)載流子(空穴或電子)或通過從所述浮動(dòng)主體發(fā)射多數(shù)載流子來控制浮動(dòng)主體電壓的數(shù)據(jù)。如所屬領(lǐng)域的技術(shù)人員所理解，可通過致使多數(shù)載流子積累且保持于浮動(dòng)主體中而將邏輯“1”寫入到且存儲(chǔ)于存儲(chǔ)器單元中。如此，當(dāng)在所述浮動(dòng)主體中積累多數(shù)載流子時(shí)，此狀態(tài)通常稱為數(shù)據(jù)“1”狀態(tài)?？赏ㄟ^從所述浮動(dòng)主體移除多數(shù)載流子來擦除邏輯“1”(即，寫入邏輯“0”)。如此，當(dāng)從所述浮動(dòng)主體排空多數(shù)載流子時(shí)，此狀態(tài)通常稱為數(shù)據(jù)“0”狀態(tài)。而且如所屬領(lǐng)域的技術(shù)人員所理解，晶體管浮動(dòng)主體中的所存儲(chǔ)電荷影響存儲(chǔ)器單元晶體管的閾值電壓(Vt)。較低閾值電壓(Vt)增加穿過所述存儲(chǔ)器單元晶體管的電流，且較高閾值電壓(Vt)減小穿過所述晶體管的電流。穿過所述存儲(chǔ)器單元晶體管的電流用于確定所述存儲(chǔ)器單元的狀態(tài)。圖1圖解說明常規(guī)浮動(dòng)主體存儲(chǔ)器單元10的實(shí)例。存儲(chǔ)器單元10包含具有柵極區(qū)16、源極區(qū)18及漏極區(qū)20的晶體管12。源極區(qū)18及漏極區(qū)20形成于硅層沈中，其中浮動(dòng)主體區(qū)M界定于所述源極區(qū)與所述漏極區(qū)之間。此外，浮動(dòng)主體區(qū)M安置于上覆于襯底30上的絕緣層28上。存儲(chǔ)器單元10還包含區(qū)38，所述區(qū)包括與浮動(dòng)主體區(qū)M相比是高度正摻雜，但相比源極區(qū)18或漏極區(qū)20是正摻雜程度較輕的硅。區(qū)38借助穿過絕緣層觀、硅層沈及絕緣層32的導(dǎo)電線41連接到觸點(diǎn)40。通過在絕緣層28具有400納米的厚度時(shí)將負(fù)電壓(通常在-20V左右)施加到區(qū)38，可在浮動(dòng)主體區(qū)M中形成中性區(qū)。因此，可在浮動(dòng)主體區(qū)M內(nèi)產(chǎn)生且存儲(chǔ)電荷。如上文所圖解說明，常規(guī)浮動(dòng)主體存儲(chǔ)器單元將電荷存儲(chǔ)于鄰近于漏極區(qū)及源極區(qū)的浮動(dòng)主體內(nèi)，且因此，所述所存儲(chǔ)電荷具有在操作期間從所述浮動(dòng)主體中泄漏的趨向。 此在較高溫度下的操作期間尤其成問題。另外，常規(guī)浮動(dòng)主體存儲(chǔ)器單元在保持、讀取及寫入操作期間由于電荷重組之后即刻從所述浮動(dòng)主體丟失電荷而遭受不良數(shù)據(jù)保持。此外， 由于常規(guī)浮動(dòng)主體存儲(chǔ)器單元可具有未被配置為保持大量電荷的小浮動(dòng)主體，因此任何電荷丟失均可導(dǎo)致波動(dòng)或弱化信號(hào)。需要用于增強(qiáng)浮動(dòng)主體存儲(chǔ)器單元的功能性的方法、裝置及系統(tǒng)。具體來說，需要用于通過增加存儲(chǔ)器單元的浮動(dòng)主體的大小且增加浮動(dòng)主體存儲(chǔ)器單元的數(shù)據(jù)保持來增強(qiáng)存儲(chǔ)器單元的功能性的方法、裝置及系統(tǒng)。

發(fā)明內(nèi)容
下文描述本發(fā)明的各種實(shí)施例，且所述實(shí)施例針對(duì)存儲(chǔ)器單元、形成存儲(chǔ)器單元的方法、包含具有多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列的存儲(chǔ)器裝置、操作存儲(chǔ)器陣列的方法及包含至少一個(gè)存儲(chǔ)器裝置(其包含具有多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列)的電子系統(tǒng)的實(shí)施例。在至少一個(gè)實(shí)施例中，存儲(chǔ)器單元可包括包含源極、漏極及定位于所述源極與所述漏極之間的柵極的晶體管。此外，所述存儲(chǔ)器單元可包含具有鄰近所述源極及所述漏極中的每一者而定位的第一部分以及遠(yuǎn)離所述源極及所述漏極中的每一者的第二部分的硅。所述硅可包含將所述第一部分耦合到所述第二部分的通路。此外，所述存儲(chǔ)器單元可包含凹入到所述硅中且定位于所述第一部分與所述第二部分之間的偏置柵極。所述偏置柵極可經(jīng)配置以用于可操作地耦合到偏置電壓。所述存儲(chǔ)器單元還可包含至少部分地環(huán)繞所述偏置柵極的電介質(zhì)材料及鄰近于所述硅且包括另一電介質(zhì)材料的隔離區(qū)。所述第二部分可定位于所述隔離區(qū)與所述偏置柵極之間。在至少一個(gè)其它實(shí)施例中，存儲(chǔ)器單元可包括晶體管，所述晶體管具有各自形成于硅中的漏極及源極以及定位于所述漏極與所述源極之間的柵極。所述存儲(chǔ)器單元還可包含凹入到所述硅中且定位于隔離區(qū)與所述晶體管之間的偏置柵極。所述偏置柵極可經(jīng)配置以可操作地耦合到偏置電壓。另外，所述存儲(chǔ)器單元可包含位于所述硅內(nèi)且具有鄰近所述源極及所述漏極的第一部分及耦合到所述第一部分的第二部分的浮動(dòng)主體。所述第一部分可從所述偏置柵極垂直偏移且所述偏置柵極可鄰近所述第二部分而形成。本發(fā)明的其它實(shí)施例可包含形成存儲(chǔ)器單元的方法。一種方法可包括形成具有形成于硅中的源極及漏極以及定位于所述源極與所述漏極之間的柵極的晶體管。另外，所述方法可包含形成進(jìn)入到所述硅中但不穿過所述硅且定位于所述晶體管與穿過所述硅形成的隔離區(qū)之間的凹部。此外，所述凹部可遠(yuǎn)離所述隔離區(qū)。所述方法還可包含沿著所述凹部的表面且鄰近所述硅形成電介質(zhì)。所述方法還可包括至少部分地在所述凹部內(nèi)形成導(dǎo)電材料。一個(gè)或一個(gè)以上其它實(shí)施例可包括操作包含多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列的方法。一種方法可包含將偏置電壓施加到鄰近所述多個(gè)存儲(chǔ)器單元中的每一存儲(chǔ)器單元的電荷存儲(chǔ)區(qū)的偏置柵極。所述方法還可包含通過以下方式中的一者對(duì)包括晶體管的存儲(chǔ)器單元執(zhí)行操作將電荷編程到所述存儲(chǔ)器單元的浮動(dòng)主體內(nèi)的相關(guān)聯(lián)電荷存儲(chǔ)區(qū)，及從所述相關(guān)聯(lián)電荷存儲(chǔ)區(qū)讀取電荷。所述相關(guān)聯(lián)電荷存儲(chǔ)區(qū)可鄰近隔離區(qū)而定位、從所述晶體管垂直偏移，且耦合到所述浮動(dòng)主體內(nèi)的另一區(qū)。另外，所述另一區(qū)可鄰近所述晶體管。在又一些實(shí)施例中，本發(fā)明包含包括存儲(chǔ)器陣列的存儲(chǔ)器裝置，所述存儲(chǔ)器陣列包含根據(jù)先前所述的實(shí)施例中的一者或一者以上的多個(gè)存儲(chǔ)器單元。本發(fā)明的再一些實(shí)施例包含電子系統(tǒng)。此些系統(tǒng)的一個(gè)或一個(gè)以上實(shí)施例可包括至少一個(gè)處理器及包含多個(gè)根據(jù)先前所述的實(shí)施例中的一者或一者以上的存儲(chǔ)器單元的至少一個(gè)存儲(chǔ)器裝置。


圖1圖解說明常規(guī)浮動(dòng)主體存儲(chǔ)器單元；圖2是根據(jù)本發(fā)明的實(shí)施例的存儲(chǔ)器單元的橫截面圖；圖3是根據(jù)本發(fā)明的實(shí)施例的包含多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列的一部分的橫截面圖；圖4A及圖4B分別圖解說明根據(jù)本發(fā)明的實(shí)施例的結(jié)構(gòu)的形成的平面圖及橫截面圖；圖5A是根據(jù)本發(fā)明的實(shí)施例的圖4A結(jié)構(gòu)的進(jìn)一步形成的平面圖；圖5B是根據(jù)本發(fā)明的實(shí)施例的圖4B結(jié)構(gòu)的進(jìn)一步形成的橫截面圖；圖6A是根據(jù)本發(fā)明的實(shí)施例的圖5A結(jié)構(gòu)的進(jìn)一步形成的平面圖；圖6B是根據(jù)本發(fā)明的實(shí)施例的圖5B結(jié)構(gòu)的進(jìn)一步形成的橫截面圖；圖7A是根據(jù)本發(fā)明的實(shí)施例的圖6A結(jié)構(gòu)的進(jìn)一步形成的平面圖；圖7B是根據(jù)本發(fā)明的實(shí)施例的圖6B結(jié)構(gòu)的進(jìn)一步形成的橫截面圖；圖8A是根據(jù)本發(fā)明的實(shí)施例的圖7A結(jié)構(gòu)的進(jìn)一步形成的平面圖；圖8B是根據(jù)本發(fā)明的實(shí)施例的圖7B結(jié)構(gòu)的進(jìn)一步形成的橫截面圖；圖9A是根據(jù)本發(fā)明的實(shí)施例的圖8A結(jié)構(gòu)的進(jìn)一步形成的平面圖；圖9B是根據(jù)本發(fā)明的實(shí)施例的圖8B結(jié)構(gòu)的進(jìn)一步形成的橫截面圖；圖IOA是根據(jù)本發(fā)明的實(shí)施例的圖9A結(jié)構(gòu)的進(jìn)一步形成的平面圖；圖IOB是根據(jù)本發(fā)明的實(shí)施例的圖9B結(jié)構(gòu)的進(jìn)一步形成的橫截面圖；圖IlA是根據(jù)本發(fā)明的另一實(shí)施例的結(jié)構(gòu)的形成的平面圖；圖IlB是根據(jù)本發(fā)明的實(shí)施例的圖IlA中所圖解說明的結(jié)構(gòu)的形成的橫截面圖；圖IlC是圖解說明于圖IlA中且相對(duì)于圖IlA旋轉(zhuǎn)90度的結(jié)構(gòu)的另一平面圖；圖IlD是圖解說明于圖IlB中且相對(duì)于圖IlB旋轉(zhuǎn)90度的結(jié)構(gòu)的另一橫截面圖；圖12A及圖12B分別圖解說明根據(jù)本發(fā)明的另一實(shí)施例的又一結(jié)構(gòu)的形成的平面圖及橫截面圖；圖13是根據(jù)本發(fā)明的實(shí)施例的存儲(chǔ)器單元的電路圖；圖14是根據(jù)本發(fā)明的實(shí)施例的電子系統(tǒng)的框圖；且圖15是根據(jù)本發(fā)明的實(shí)施例的包含并入有先前實(shí)施例中的一者或一者以上的存儲(chǔ)器單元的集成電路裸片的半導(dǎo)體晶片的圖示。
具體實(shí)施例方式在以下實(shí)施方式中，參考形成本發(fā)明的一部分的附圖，且附圖中以圖解說明的方式展示其中可實(shí)踐本發(fā)明的特定實(shí)施例。足夠詳細(xì)地描述這些實(shí)施例以使得所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明，且應(yīng)理解，可利用其它實(shí)施例并可在本發(fā)明的范圍內(nèi)做出結(jié)構(gòu)、邏輯及電改變。在此說明中，可以框圖形式展示功能，以便不會(huì)以不必要的細(xì)節(jié)使本發(fā)明模糊不清。此外，所示及所述的特定實(shí)施方案僅為實(shí)例且不應(yīng)視為實(shí)施本發(fā)明的僅有方式，除非本文中另有規(guī)定?？蚪缍案鞣N框之間的邏輯分割表示特定實(shí)施方案。所屬領(lǐng)域的技術(shù)人員將易于明了，可通過眾多其它分割方案來實(shí)踐本發(fā)明的各種實(shí)施例。在大多數(shù)情況下，本發(fā)明的各種實(shí)施例中已省略關(guān)于時(shí)序考慮的細(xì)節(jié)等，其中此些細(xì)節(jié)對(duì)獲得對(duì)本發(fā)明的各種實(shí)施例的完全理解并非必要的且在相關(guān)領(lǐng)域的技術(shù)人員的能力范圍內(nèi)。以下說明中所用的術(shù)語“晶片”及“襯底”包含具有經(jīng)暴露表面的任一結(jié)構(gòu)，可在所述結(jié)構(gòu)上或所述結(jié)構(gòu)中形成與本發(fā)明的實(shí)施例相關(guān)的集成電路(IC)結(jié)構(gòu)。非限制性地， 術(shù)語襯底包含半導(dǎo)體晶片及其它塊體半導(dǎo)體襯底。術(shù)語襯底還用于指代在處理期間的半導(dǎo)體結(jié)構(gòu)，且可包含已制作于其上的其它層。晶片及襯底兩者均包含經(jīng)摻雜及未經(jīng)摻雜的半導(dǎo)體、由基底半導(dǎo)體或絕緣體支撐的外延半導(dǎo)體層以及所屬領(lǐng)域的技術(shù)人員已知的其它半導(dǎo)體結(jié)構(gòu)。術(shù)語“導(dǎo)體”包含半導(dǎo)體，且術(shù)語“絕緣體”或“電介質(zhì)”包含導(dǎo)電性不及本文中稱為導(dǎo)體的材料的任一材料。大體參考以下說明及附圖，圖解說明本發(fā)明的各種方面以展示其結(jié)構(gòu)及操作方法。以相似編號(hào)指示所圖解說明實(shí)施例的共同元件。應(yīng)理解，所呈現(xiàn)的圖并非打算圖解說明實(shí)際結(jié)構(gòu)或方法的任一特定部分的實(shí)際視圖，而僅是用來更清晰且更充分地描繪本發(fā)明的理想化表示。將首先參考圖2及圖3描述根據(jù)本發(fā)明的各種實(shí)施例的包含浮動(dòng)主體的存儲(chǔ)器單元及包含多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列。接著將參考圖4A到圖IOB來描述根據(jù)本發(fā)明的各種實(shí)施例的形成包含多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列的方法。接著將參考圖IlA到圖12B 來描述根據(jù)本發(fā)明的其它實(shí)施例的包含多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列。此后，接著將參考圖13來描述根據(jù)本發(fā)明的實(shí)施例的存儲(chǔ)器單元的各種操作。此外，參考圖14及圖15，將描述各自并入有先前實(shí)施例中的一者或一者以上的存儲(chǔ)器陣列及存儲(chǔ)器單元的電子系統(tǒng)及半導(dǎo)體晶片。應(yīng)注意，雖然本發(fā)明的以下所述實(shí)施例包括一個(gè)或一個(gè)以上NMOS晶體管，但所屬領(lǐng)域的技術(shù)人員已知的其它晶體管(例如，PMOS晶體管)可用于實(shí)施本發(fā)明的各種實(shí)施例。 此外，雖然本發(fā)明的以下所述實(shí)施例是指“空穴產(chǎn)生”或充當(dāng)多數(shù)載流子的“空穴”，但所屬領(lǐng)域的技術(shù)人員將理解，在提供(舉例來說)電子產(chǎn)生及充當(dāng)多數(shù)載流子的電子的特定實(shí)施例中可反轉(zhuǎn)各種電壓及/或摻雜極性。圖2是根據(jù)本發(fā)明的各種實(shí)施例的包含浮動(dòng)主體的存儲(chǔ)器單元210的橫截面圖。 如圖2中所圖解說明，存儲(chǔ)器單元210包含具有有源柵極214、源極216及漏極218的晶體管212。另外，存儲(chǔ)器單元210包含上覆于隱埋絕緣體222上的區(qū)234，所述區(qū)可包括硅。如所圖解說明，有源柵極214定位于在區(qū)234中形成的第一凹部觀0內(nèi)。晶體管212可形成于可上覆于襯底220上的隱埋絕緣體222上方。僅舉例來說，且并非以限制方式，隱埋絕緣體222可包括隱埋氧化物(BOX)且襯底220可包括塊體硅襯底。此外，存儲(chǔ)器單元210包含定位于在區(qū)234內(nèi)形成的第二凹部觀2內(nèi)的偏置柵極 236。僅舉例來說，偏置柵極236可包括多晶硅或任一其它金屬。另外，存儲(chǔ)器單元210可包括沿著第一凹部觀0的鄰近于區(qū)234的表面及沿著第二凹部282的鄰近于區(qū)234的表面形成的電介質(zhì)材料233。此外，電介質(zhì)材料233可形成于區(qū)234在第二凹部282與淺溝槽隔離(STI)區(qū)228(其可包括電介質(zhì)材料229)之間的一部分上方。存儲(chǔ)器單元210還可包含上覆于淺溝槽隔離(STI)區(qū)2 及形成于區(qū)234的一部分上方的電介質(zhì)材料233中的每一者上的氮化硅238。此外，氮化硅238可上覆于第二凹部沘2內(nèi)的偏置柵極236及第一凹部 280內(nèi)的有源柵極214中的每一者上。區(qū)2；34可包含鄰近有源柵極214、漏極218及源極216的第一部分觀4。此外，區(qū) 234可包含鄰近偏置柵極236且遠(yuǎn)離有源柵極214、漏極218及源極216的第二部分觀6。 下文中也可將第二部分286稱為“電荷存儲(chǔ)區(qū)”。此外，第一部分284可經(jīng)由定位于偏置柵極236的底部端與區(qū)234的底部表面之間的通路288耦合到第二部分觀6。僅舉例來說，且并非以限制方式，通路288可具有在(僅舉例來說)大致20納米到75納米的范圍中的高度P。第一部分觀4、通路288及第二部分286可共同界定存儲(chǔ)器單元210的浮動(dòng)主體。存儲(chǔ)器單元210還可包含上覆于氮化硅238上的氧化物區(qū)M0。此外，可穿過氧化物區(qū)240形成共用源極線2 且所述共用源極線可操作地耦合到源極216。存儲(chǔ)器單元210 還可包含數(shù)字線224，所述數(shù)字線上覆于氧化物區(qū)248上且延伸穿過形成于氧化物區(qū)248及氧化物區(qū)MO中的每一者中的通道以可操作地耦合到漏極218。如下文更充分地描述，在存儲(chǔ)器單元210的預(yù)期操作期間，偏置柵極236可操作地耦合到偏置電壓，且更具體來說，耦合到負(fù)偏置電壓。因此，在操作期間，第二部分286連同沿著第二凹部觀2的外表面形成的電介質(zhì)材料233、STI區(qū)2 及偏置柵極236 —起可共同地充當(dāng)一電容器。因此，產(chǎn)生于浮動(dòng)主體(即，第一部分觀4、通路288及第二部分觀6)內(nèi)的空穴可被吸引到第二部分286且存儲(chǔ)于第二部分觀6內(nèi)。因此，在存儲(chǔ)器單元210的操作期間，電荷可遠(yuǎn)離源極216及漏極218中的每一者存儲(chǔ)，且因此，相對(duì)于常規(guī)浮動(dòng)主體存儲(chǔ)器單元可減小電荷重組的任何趨向。此外，經(jīng)由通路288將第二部分286耦合到第一部分284可限制在存儲(chǔ)器單元210的操作期間移動(dòng)到第二部分觀6中或移動(dòng)出第二部分286 的電荷的數(shù)目。因此，與常規(guī)浮動(dòng)主體存儲(chǔ)器單元相比，可增強(qiáng)電荷保持。此外，如所配置， 存儲(chǔ)器單元210可包含與常規(guī)現(xiàn)有技術(shù)結(jié)構(gòu)的浮動(dòng)主體相比具有較大存儲(chǔ)面積的浮動(dòng)主體。因此，此可使得能夠存儲(chǔ)更多的電荷，且因此，使由于任一丟失電荷所致的信號(hào)波動(dòng)最小化。因此，與常規(guī)結(jié)構(gòu)相比，存儲(chǔ)器單元210可提供增強(qiáng)的信號(hào)。另外，應(yīng)注意，可增加區(qū) 234的高度H且因此可增加電荷存儲(chǔ)區(qū)觀6的面積以使得能夠在電荷存儲(chǔ)區(qū)觀6內(nèi)存儲(chǔ)較大量的電荷。圖3是根據(jù)本發(fā)明的實(shí)施例的包含多個(gè)存儲(chǔ)器單元210的存儲(chǔ)器陣列200的一部分的橫截面圖。圖2及圖3中已使用相似編號(hào)來識(shí)別相似特征。參考圖4A到圖10B，現(xiàn)在將描述根據(jù)本發(fā)明的各種實(shí)施例形成包含多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列的方法。在一個(gè)實(shí)施例中，如在圖4A中所圖解說明的平面圖及圖4B中所圖解說明的橫截面圖中所描繪，可提供包含在襯底220上方的隱埋絕緣體222的結(jié)構(gòu)。如上文所提及，隱埋絕緣體222可包括(舉例來說)隱埋氧化物(BOX)，且襯底220可包括(舉例來說)塊體硅襯底。此外，僅舉例來說，隱埋絕緣體222可具有在大致100納米到300納米的范圍中的垂直厚度。此外，所述結(jié)構(gòu)可包含上覆于隱埋絕緣體222上的區(qū)234。如上文所提及，區(qū)234可包括硅且可具有在(僅舉例來說)大致50納米到200納米的范圍中的高度 H。此外，所述結(jié)構(gòu)可包含穿過區(qū)234形成的淺溝槽隔離(STI)區(qū)228。可使用反應(yīng)性離子蝕刻(RIE)工藝或所屬領(lǐng)域的技術(shù)人員已知的其它適合蝕刻工藝形成STI區(qū)228?？稍诿恳?STI區(qū)228內(nèi)形成電介質(zhì)材料229(例如，僅舉例來說，二氧化硅(SiO2)、旋涂玻璃(SOG)或其它適合電介質(zhì)材料)。接著可通過研磨工藝(例如，化學(xué)機(jī)械平面化(CMP))來對(duì)頂部電介質(zhì)材料2 進(jìn)行平面化。此外，應(yīng)注意，在于(STI)區(qū)228內(nèi)形成電介質(zhì)材料2 之前， 可氧化區(qū)234的鄰近(STI)區(qū)228的側(cè)壁以修補(bǔ)因形成STI區(qū)2 所造成的任何損壞。參考圖5A中所圖解說明的平面圖及圖5B中所圖解說明的橫截面圖，可將第一凹部280及第二凹部282蝕刻到區(qū)234中。僅舉例來說，可使用RIE工藝或所屬領(lǐng)域的技術(shù)人員已知的任一其它蝕刻工藝將第一凹部280及第二凹部282蝕刻到區(qū)234中。僅舉例來說，且并非以限制方式，可將第一凹部280及第二凹部282蝕刻到區(qū)234中達(dá)特定深度以便在區(qū)234的底部表面與第一凹部280及第二凹部282中的每一者的底部端之間留下大致20 納米到75納米的區(qū)234。此外，可在區(qū)234的頂部表面上方且沿著第一凹部280及第二凹部282中的每一者的表面形成電介質(zhì)233。舉例來說，根據(jù)一個(gè)實(shí)施例，可通過選擇性地氧化區(qū)234的頂部表面及區(qū)234的鄰近每一第一凹部280及每一第二凹部觀2的表面來形成電介質(zhì)233。根據(jù)另一實(shí)施例，可通過任一已知的適合沉積工藝形成電介質(zhì)233。僅舉例來說，與二氧化硅相比，電介質(zhì)233可包括高K電介質(zhì)材料。此后，如在圖6A中所圖解說明的平面圖及圖6B中所圖解說明的橫截面圖中所描繪，可在每一第一凹部觀0內(nèi)形成有源柵極214且可在每一第二凹部觀2內(nèi)形成偏置柵極 236。有源柵極214及偏置柵極336中的每一者可包括(舉例來說)金屬，例如氮化鈦(TiN)、 氮化鉭(TaN)、其任一組合或任一其它金屬。僅舉例來說，且并非以限制方式，可通過任一已知金屬硅化物沉積工藝或所屬領(lǐng)域的技術(shù)人員已知的任一其它工藝來形成偏置柵極236 及有源柵極214中的每一者。此后，可通過所屬領(lǐng)域的技術(shù)人員已知的任一工藝蝕刻第一凹部觀0內(nèi)的每一有源柵極214及第二凹部觀2內(nèi)的每一偏置柵極236的一部分以形成凹陷235?？赏ㄟ^(僅舉例來說)毯覆RIE工藝形成凹陷235。此外，僅舉例來說，凹陷235 可形成到區(qū)234的頂部表面下方大致20納米到75納米的深度。隨后，如在圖7A中所圖解說明的平面圖及圖7B中所圖解說明的橫截面圖中所描繪，可通過所屬領(lǐng)域的技術(shù)人員已知的任一工藝在區(qū)234內(nèi)形成源極216及漏極218。此外，可通過任一已知工藝在區(qū)234及電介質(zhì)材料229中的每一者上方形成可包括(舉例來說)氮化硅的電介質(zhì)238。還可在偏置柵極236及有源柵極214上方的每一凹陷235內(nèi)形成電介質(zhì)238。此外，參考圖8A中所圖解說明的平面圖及圖8B中所圖解說明的橫截面圖，使用任一已知工藝，可在電介質(zhì)238上方形成氧化物區(qū)M0。隨后，如在圖9A及圖9B中所圖解說明，可使用常規(guī)鑲嵌工藝來形成延伸穿過氧化物區(qū)240及電介質(zhì)238中的每一者且耦合到源極216的共用源極線226。接著可通過研磨工藝(例如，CMP工藝)對(duì)每一共用源極線 226的頂部進(jìn)行平面化。僅舉例來說，共用源極線2 可包括氮化鈦(TiN)、氮化鉭(TaN)、 鎢(W)、其任一組合或任一其它金屬。此后，參考圖IOA中所圖解說明的平面圖及圖IOB中所圖解說明的橫截面圖，使用任一已知工藝，可在氧化物區(qū)240及共用源極線2 上方形成氧化物區(qū)對(duì)8。隨后，可通過任一已知蝕刻工藝(例如，僅舉例來說，RIE工藝)來蝕刻氧化物區(qū)248及氧化物區(qū)240中的每一者以穿過氧化物區(qū)248及氧化物區(qū)240中的每一者且在漏極區(qū)218上方形成多個(gè)凹陷。接著可在氧化物區(qū)248上方、在每一凹陷內(nèi)形成數(shù)字線2M 且將所述數(shù)字線耦合到漏極218，如圖IOB中所圖解說明。僅舉例來說，數(shù)字線2M可包括氮化鈦(TiN)、氮化鉭(TaN)、其任一組合或任一其它金屬。參考圖IlA及圖IlC中所圖解說明的平面圖以及圖IlB及圖IlD中所圖解說明的橫截面圖，描繪根據(jù)本發(fā)明的一個(gè)或一個(gè)以上其它實(shí)施例的包含多個(gè)存儲(chǔ)器單元410的存儲(chǔ)器陣列400。圖IlC是相對(duì)于圖IlA中所圖解說明的平面圖旋轉(zhuǎn)90度的平面圖。此外， 圖IlD是相對(duì)于圖IlB中所圖解說明的橫截面圖旋轉(zhuǎn)90度的橫截面圖。此外，圖IlD是沿著圖IlC的線11D-11D截取的。如圖IlB中所圖解說明，每一存儲(chǔ)器單元410包含具有有源柵極414、源極416及漏極418的晶體管412。晶體管412可包括(僅舉例來說)平面晶體管，且可通過所屬領(lǐng)域的技術(shù)人員已知的任一工藝形成。晶體管412可形成于可上覆于襯底420上的隱埋絕緣體422上方。僅舉例來說，且并非以限制方式，隱埋絕緣體422可包括隱埋氧化物(BOX)且襯底420可包括塊體硅襯底。另外，存儲(chǔ)器陣列400包含可包括硅的區(qū)434。區(qū)4；34可包含鄰近于有源柵極414、漏極418及源極416的第一部分484。如圖IlB及圖IlD中所圖解說明，每一存儲(chǔ)器單元410還可包含可通過任一常規(guī)工藝形成的鰭式FET晶體管468。如所屬領(lǐng)域的技術(shù)人員所理解，鰭式FET晶體管可包含柵極區(qū)，所述柵極區(qū)可形成到硅結(jié)構(gòu)的經(jīng)配置以充當(dāng)存儲(chǔ)器單元的浮動(dòng)主體的至少一部分中。因此，所述柵極區(qū)可至少部分地環(huán)繞所述浮動(dòng)主體的一個(gè)或一個(gè)以上部分。如圖IlD中所圖解說明，鰭式FET晶體管468可包含柵極區(qū)470，所述柵極區(qū)形成到淺溝槽隔離(STI) 區(qū)4 中且形成到區(qū)434的一部分中以形成區(qū)434的多個(gè)第二部分486。每一第二部分486 可形成于柵極區(qū)470的至少一部分下方且與所述至少一部分垂直對(duì)準(zhǔn)且第一部分484可從柵極區(qū)470垂直偏移。第二部分486在下文中也可稱為“電荷存儲(chǔ)區(qū)”。第一部分484與第二部分486可共同界定存儲(chǔ)器單元410的浮動(dòng)主體。還應(yīng)注意，如在圖IlD中所圖解說明，盡管柵極470不延伸穿過區(qū)434的整個(gè)深度，但柵極470可延伸穿過區(qū)434的整個(gè)深度以與隱埋絕緣體422的頂部表面鄰接。因此， 可擴(kuò)大偏置柵極470且因此可提供經(jīng)配置以吸引電荷的較大面積。存儲(chǔ)器陣列400還可包含上覆于淺溝槽隔離(STI)區(qū)4 及區(qū)434中的每一者上的氮化硅438?？赏ㄟ^任一已知工藝(例如，上文參考圖4A到圖7B所描述的工藝)形成 STI區(qū)4 及氮化硅438中的每一者。此外，可使用例如上文參考圖8A到圖IOB所描述的處理技術(shù)的常規(guī)處理技術(shù)在每一存儲(chǔ)器單元410上方形成共用源極線及數(shù)字線以完成存儲(chǔ)器陣列結(jié)構(gòu)。如下文更充分地描述，在存儲(chǔ)器單元410的預(yù)期操作期間，鰭式!^et晶體管436的柵極區(qū)470可操作地耦合到偏置電壓，且更具體來說，耦合到負(fù)偏置電壓。因此，在操作期間，每一第二部分486連同STI區(qū)4 及柵極區(qū)470 —起可充當(dāng)一電容器。此外，由于耦合到偏置電壓的柵極區(qū)470是部分地圍繞每一第二區(qū)486而形成，因此在浮動(dòng)主體(即，第一部分484及第二部分486)內(nèi)產(chǎn)生的空穴可被吸引到第二部分486且存儲(chǔ)于第二部分486 內(nèi)。因此，相對(duì)于常規(guī)浮動(dòng)主體存儲(chǔ)器單元可減小電荷重組且可增強(qiáng)電荷保持。此外，如所配置，存儲(chǔ)器單元410可包含與常規(guī)現(xiàn)有技術(shù)結(jié)構(gòu)的浮動(dòng)主體相比具有較大存儲(chǔ)面積的浮動(dòng)主體。因此，此可使得能夠存儲(chǔ)更多電荷，且因此，使由于任一丟失電荷所致的信號(hào)波動(dòng)最小化。因此，與常規(guī)結(jié)構(gòu)相比，存儲(chǔ)器單元410可提供增強(qiáng)的信號(hào)。另外，應(yīng)注意，可增加區(qū)434的高度X (參見圖11D)，且因此可增加電荷存儲(chǔ)區(qū)486的面積以使得能夠在電荷存儲(chǔ)區(qū)486內(nèi)存儲(chǔ)較大量的電荷。另外，應(yīng)注意，如圖IlB中所圖解說明，柵極區(qū)470的一部分可上覆于STI區(qū)428的一部分上且與所述部分垂直對(duì)準(zhǔn)，如由編號(hào)487所指示。換句話說， 柵極470的一部分可與STI區(qū)428的一部分重疊。使STI區(qū)428的一部分與柵極470重疊可增加第二部分486的電容性耦合。參考圖12A中所圖解說明的平面圖及圖12B中所圖解說明的橫截面圖，描繪根據(jù)本發(fā)明的又一個(gè)或更多其它實(shí)施例的包含多個(gè)存儲(chǔ)器單元510的存儲(chǔ)器陣列500。如圖12A 及圖12B中所圖解說明，每一存儲(chǔ)器單元510包含具有有源柵極514、源極516及漏極518 的晶體管512。晶體管512可包括(舉例來說)平面晶體管且可通過所屬領(lǐng)域的技術(shù)人員已知的任一工藝形成。晶體管512可形成于可上覆于襯底520上的隱埋絕緣體522上方。 僅舉例來說，且并非以限制方式，隱埋絕緣體522可包括隱埋氧化物(BOX)且襯底520可包括塊體硅襯底。另外，存儲(chǔ)器陣列500包含可包括硅的區(qū)534。如所圖解說明，每一存儲(chǔ)器單元510可包含定位于在區(qū)534中形成的凹部582內(nèi)的偏置柵極536。僅舉例來說，偏置柵極536可包括多晶硅或任一其它金屬。另外，每一存儲(chǔ)器單元510可包括圍繞凹部582的鄰近區(qū)534的表面形成的電介質(zhì)材料533。此外，電介質(zhì)材料533還可形成于區(qū)534在凹部582與淺溝槽隔離(STI)區(qū) 5 之間的一部分上方。舉例來說，STI區(qū)5 可包括電介質(zhì)材料529。每一存儲(chǔ)器單元510 還可包含上覆于每一淺溝槽隔離(STI)區(qū)5 及每一區(qū)534上的氮化硅538。此外，氮化硅 538可上覆于凹部582內(nèi)的每一偏置柵極536上?？赏ㄟ^任何已知工藝(例如上文參考圖 4A到圖7B所描述的工藝)來形成凹部582、電介質(zhì)材料533、STI區(qū)5 及氮化硅538中的每一者。區(qū)5；34可包含鄰近有源柵極514、漏極518及源極516的第一部分584。此外，區(qū) 534可包含鄰近偏置柵極536且遠(yuǎn)離有源柵極514、漏極518及源極516的第二部分586。 第二部分586在下文中也可稱為“電荷存儲(chǔ)區(qū)”。此外，第一部分584可經(jīng)由定位于偏置柵極536的底部端與區(qū)534的底部表面之間的通路588耦合到第二部分586。第一部分584、 通道588及第二部分586可共同地界定存儲(chǔ)器單元510的浮動(dòng)主體。此外，可使用例如參考圖8A到圖IOB所描述的處理技術(shù)的常規(guī)處理技術(shù)在每一存儲(chǔ)器單元510上方形成共用源極線及數(shù)字線以完成存儲(chǔ)器陣列結(jié)構(gòu)。如下文更充分地描述，在存儲(chǔ)器單元510的預(yù)期操作期間，偏置柵極536可操作地耦合到偏置電壓，且更具體來說，耦合到負(fù)偏置電壓。因此，在操作期間，第二部分586連同沿著凹部582的外表面形成的電介質(zhì)材料533、STI區(qū)5 及偏置柵極536 —起可共同地充當(dāng)一電容器。因此，產(chǎn)生于浮動(dòng)主體(即，第一部分584、通路588及第二部分586)內(nèi)的空穴可被吸引到第二部分586且存儲(chǔ)于第二部分586內(nèi)。因此，在存儲(chǔ)器單元510的操作期間，電荷可遠(yuǎn)離源極區(qū)516及漏極區(qū)518中的每一者存儲(chǔ)，且因此，相對(duì)于常規(guī)浮動(dòng)主體存儲(chǔ)器單元可減小電荷重組的任何趨向。此外，經(jīng)由通路588將第二部分586耦合到第一部分584可限制在存儲(chǔ)器單元510的操作期間移動(dòng)到第二部分586中或移動(dòng)出第二部分586 的電荷的數(shù)目。因此，與常規(guī)浮動(dòng)主體存儲(chǔ)器單元相比，可增強(qiáng)電荷保持。此外，如所配置， 存儲(chǔ)器單元510可包含與常規(guī)現(xiàn)有技術(shù)結(jié)構(gòu)的浮動(dòng)主體相比具有較大存儲(chǔ)面積的浮動(dòng)主體。因此，此可使得能夠存儲(chǔ)更多的電荷，且因此，使由于任一丟失電荷所致的信號(hào)波動(dòng)最小化。因此，與常規(guī)結(jié)構(gòu)相比，存儲(chǔ)器單元510可提供增強(qiáng)的信號(hào)。另外，應(yīng)注意，可增加區(qū) 534的高度Y，且因此可增加電荷存儲(chǔ)區(qū)586的面積以使得能夠在電荷存儲(chǔ)區(qū)586內(nèi)存儲(chǔ)較大量的電荷。參考圖13，現(xiàn)在將描述存儲(chǔ)器單元的各種操作(即，擦除或?qū)懭?。圖13圖解說明包括任一先前所述的存儲(chǔ)器單元210、410或510的存儲(chǔ)器單元610的電路圖。存儲(chǔ)器單元610包含耦合到字線620的柵極614、耦合到數(shù)字線622的漏極618及耦合到接地電壓 624的源極616。另外，存儲(chǔ)器單元610包含經(jīng)配置以可操作地耦合到偏置電壓的偏置柵極 636。如所屬領(lǐng)域的技術(shù)人員所理解，使用柵極誘發(fā)漏極泄漏(GIDL)電流，可通過將第一正電壓(例如，2. 5伏)施加到存儲(chǔ)器單元610的柵極614且將具有比所述第一正電壓低的電位的第二正電壓(例如，1.8伏)施加到存儲(chǔ)器單元610的漏極618而將邏輯“1”寫入到存儲(chǔ)器單元610。此外，偏置柵極636可操作地耦合到偏置電壓，且更具體來說耦合到負(fù)偏置電壓。僅舉例來說，偏置柵極636可操作地耦合到在大致-1. 0伏到-2. 0伏的范圍中的負(fù)偏置電壓。另外，源極216可操作地耦合到接地電壓624。如所屬領(lǐng)域的技術(shù)人員所了解，高柵極到漏極電壓(Vgd)可在存儲(chǔ)器單元610的浮動(dòng)主體內(nèi)產(chǎn)生空穴，所述空穴可至少部分地由于偏置柵極636的負(fù)電位而被吸引到電荷存儲(chǔ)區(qū)域(參見，例如圖2的電荷存儲(chǔ)區(qū)觀6、圖IlB及圖IlD的電荷存儲(chǔ)區(qū)486或圖12B的電荷存儲(chǔ)區(qū)586)。此外，可通過將正電壓(例如，1. 0伏)施加到存儲(chǔ)器單元610的柵極614且將負(fù)電壓(例如，-1.8伏)施加到存儲(chǔ)器單元210的漏極618而從存儲(chǔ)器單元610擦除邏輯“1”。 此外，偏置柵極636可操作地耦合到偏置電壓，且更具體來說，耦合到負(fù)偏置電壓。僅舉例來說，偏置柵極636可操作地耦合到在大致-1. 0伏到-2. 0伏的范圍中的負(fù)偏置電壓。另外，源極616可操作地耦合到接地電壓624。如所屬領(lǐng)域的技術(shù)人員將了解，經(jīng)反轉(zhuǎn)溝道及負(fù)漏極電位將從存儲(chǔ)器單元610的浮動(dòng)主體內(nèi)移除空穴。此外，為了讀取存儲(chǔ)于存儲(chǔ)器單元610內(nèi)的電荷，可將第一正電壓(例如，1. 0伏)施加到存儲(chǔ)器單元610的柵極614。另外，可將具有比施加到存儲(chǔ)器單元610的柵極614的所述第一正電壓小的電位的第二正電壓(例如，0. 3伏)施加到存儲(chǔ)器單元610的漏極618。圖14是根據(jù)本發(fā)明的實(shí)施例的電子系統(tǒng)的框圖。電子系統(tǒng)700包含輸入裝置772、 輸出裝置774及存儲(chǔ)器裝置778，其全部耦合到處理器裝置776。存儲(chǔ)器裝置778并入有包含本發(fā)明的前述實(shí)施例中的一者或一者以上的至少一個(gè)存儲(chǔ)器單元210/410/510的至少一個(gè)存儲(chǔ)器陣列200/400/500。圖15是根據(jù)本發(fā)明的另一實(shí)施例的包含并入有先前實(shí)施例中的一者或一者以上的存儲(chǔ)器陣列及存儲(chǔ)器單元的集成電路裸片992的半導(dǎo)體晶片990的圖示。本發(fā)明的實(shí)施例提供優(yōu)于常規(guī)存儲(chǔ)器技術(shù)及用以實(shí)施所述技術(shù)的結(jié)構(gòu)的優(yōu)點(diǎn)。舉例來說，在浮動(dòng)主體的操作中采用小的電容器結(jié)構(gòu)。所述浮動(dòng)主體遠(yuǎn)離源極/漏極區(qū)，因此使操作期間的干擾最小化。所述偏置柵極、電介質(zhì)及浮動(dòng)主體可獨(dú)立于FET模型化以使操作期間的電荷損失最小化。所述技術(shù)可容易縮放，且全間距工藝、半間距工藝或其任一組合可用來實(shí)施。另外，所制作的裝置是可堆疊的。此外，可使用間距減小技術(shù)來將特征大小 (⑶)減小到8F2或更小。已通過非限制性實(shí)例的方式在圖式中展示且已在本文中詳細(xì)地描述了特定實(shí)施例；然而，各種實(shí)施例可容許有各種修改形式及替代形式。應(yīng)理解，本發(fā)明并不限于所揭示的特定形式。而是，本發(fā)明囊括歸屬于以上所附權(quán)利要求書及其合法等效形式的范圍內(nèi)的所有修改形式、等效形式及替代形式。
權(quán)利要求
1.一種包含一個(gè)或一個(gè)以上存儲(chǔ)器單元的裝置，每一存儲(chǔ)器單元包括晶體管，其包括各自形成于硅中的漏極及源極以及定位于所述漏極與所述源極之間的柵極；偏置柵極，其凹入到所述硅中且定位于隔離區(qū)與所述晶體管之間且經(jīng)配置以可操作地耦合到偏置電壓；及浮動(dòng)主體，其位于所述硅內(nèi)且具有鄰近所述源極及所述漏極且從所述偏置柵極垂直偏移的第一部分及耦合到所述第一部分的第二部分，其中所述偏置柵極鄰近所述第二部分而形成。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述晶體管的所述柵極凹入到所述硅中。
3.根據(jù)權(quán)利要求1所述的裝置，其中所述偏置柵極包括多晶硅及金屬中的至少一者。
4.根據(jù)權(quán)利要求1所述的裝置，其中所述偏置柵極經(jīng)配置以用于可操作地耦合到負(fù)偏置電壓。
5.根據(jù)權(quán)利要求1所述的裝置，其進(jìn)一步包括至少部分地環(huán)繞所述偏置柵極的電介質(zhì)材料。
6.根據(jù)權(quán)利要求5所述的裝置，其中所述電介質(zhì)材料包括相對(duì)于二氧化硅的介電常數(shù)為高的介電常數(shù)。
7.根據(jù)權(quán)利要求1所述的裝置，其進(jìn)一步包括鄰近所述第二部分的隔離區(qū)且包括電介質(zhì)材料，其中所述第二部分定位于所述隔離區(qū)與所述偏置柵極之間。
8.根據(jù)權(quán)利要求1所述的裝置，其中所述第二部分與所述偏置柵極的至少一部分垂直對(duì)準(zhǔn)。
9.根據(jù)權(quán)利要求1所述的裝置，其中所述偏置柵極為鰭式FET晶體管的柵極。
10.根據(jù)權(quán)利要求1所述的裝置，其中所述硅上覆于隱埋絕緣體上且鄰近于所述隱埋絕緣體。
11.根據(jù)權(quán)利要求1所述的裝置，其進(jìn)一步包括包含所述一個(gè)或一個(gè)以上存儲(chǔ)器單元的存儲(chǔ)器陣列。
12.根據(jù)權(quán)利要求1所述的裝置，其進(jìn)一步包括電子系統(tǒng)，所述電子系統(tǒng)包括至少一個(gè)處理器；及包含所述一個(gè)或一個(gè)以上存儲(chǔ)器單元的至少一個(gè)存儲(chǔ)器裝置。
13.一種形成存儲(chǔ)器單元的方法，其包括形成具有形成于硅中的源極及漏極以及定位于所述源極與所述漏極之間的柵極的晶體管；形成進(jìn)入到所述硅中但不穿過所述硅且定位于所述晶體管與穿過所述硅形成的隔離區(qū)之間的凹部，其中所述凹部遠(yuǎn)離所述隔離區(qū)；沿著所述凹部的表面且鄰近于所述硅形成電介質(zhì)；及至少部分地在所述凹部內(nèi)形成導(dǎo)電材料。
14.根據(jù)權(quán)利要求13所述的方法，其中形成進(jìn)入到所述硅中但不穿過所述硅的凹部包括將進(jìn)入到所述硅中但不穿過所述硅的所述凹部形成為具有在大致50納米到200納米的范圍中的垂直厚度。
15.根據(jù)權(quán)利要求13所述的方法，其中形成晶體管包括形成具有凹入到所述硅中但不穿過所述硅的所述柵極的所述晶體管。
16.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包括在所述硅的在所述凹部與所述隔離區(qū)之間的至少一部分上方、在所述隔離區(qū)上方且在上覆于所述導(dǎo)電材料上的所述凹部內(nèi)形成另一電介質(zhì)。
17.根據(jù)權(quán)利要求13所述的方法，其中形成進(jìn)入到所述硅中但不穿過所述硅的凹部包括形成進(jìn)入到所述硅中但不穿過所述硅的凹部，從而留下所述硅在所述凹部的底部端與定位于所述硅下方的隱埋絕緣體的頂部表面之間的一部分。
18.根據(jù)權(quán)利要求17所述的方法，其中留下所述硅在所述凹部的底部端與隱埋絕緣體的頂部表面之間的一部分包括在所述凹部的底部端與隱埋絕緣體的頂部表面之間留下所述硅的具有在大致20納米到75納米的范圍中的垂直厚度的一部分。
19.一種操作包含多個(gè)存儲(chǔ)器單元的存儲(chǔ)器陣列的方法，其包括將偏置電壓施加到鄰近所述多個(gè)存儲(chǔ)器單元中的每一存儲(chǔ)器單元的電荷存儲(chǔ)區(qū)的偏置柵極；及通過以下方式中的一者對(duì)包括包含柵極、源極及漏極的晶體管的存儲(chǔ)器單元執(zhí)行操作將電荷編程到所述存儲(chǔ)器單元的浮動(dòng)主體內(nèi)的相關(guān)聯(lián)電荷存儲(chǔ)區(qū)；及從鄰近隔離區(qū)而定位、從所述晶體管垂直偏移且耦合到所述浮動(dòng)主體內(nèi)鄰近柵極區(qū)、源極區(qū)及漏極區(qū)中的每一者的另一區(qū)的所述相關(guān)聯(lián)電荷存儲(chǔ)區(qū)讀取電荷。
20.根據(jù)權(quán)利要求19所述的方法，其中將偏置電壓施加到偏置柵極包括將負(fù)偏置電壓施加到所述偏置柵極。
全文摘要
本發(fā)明揭示關(guān)于具有浮動(dòng)主體的存儲(chǔ)器單元的方法、裝置及系統(tǒng)。存儲(chǔ)器單元包含晶體管，所述晶體管包括各自形成于硅中的漏極及源極以及定位于所述漏極與所述源極之間的柵極。所述存儲(chǔ)器單元還可包含偏置柵極，所述偏置柵極凹入到所述硅中且定位于隔離區(qū)與所述晶體管之間且經(jīng)配置以可操作地耦合到偏置電壓。此外，所述存儲(chǔ)器單元可包含浮動(dòng)主體，所述浮動(dòng)主體位于所述硅內(nèi)且具有鄰近所述源極及所述漏極且從所述偏置柵極垂直偏移的第一部分及耦合到所述第一部分的第二部分，其中所述偏置柵極鄰近所述第二部分而形成。
文檔編號(hào)H01L27/108GK102414820SQ201080019778
公開日2012年4月11日 申請(qǐng)日期2010年4月2日 優(yōu)先權(quán)日2009年4月7日
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