專利名稱：半導體器件的形成方法
技術領域：
本發(fā)明涉及半導體技術領域，具體來說，涉及一種半導體器件的形成方法。
背景技術：
隨著MOSFET (金屬氧化物場效應晶體管)溝道長度不斷縮短，一系列在MOSFET長溝道模型中可以忽略的效應變得愈發(fā)顯著，甚至成為影響性能的主導因素，這種現象統稱為短溝道效應。短溝道效應會使得器件的電學性能惡化，如造成柵極閾值電壓下降、功耗增加以及信噪比下降等問題。為了控制短溝道效應，人們不得不向溝道中摻雜更多的磷、硼等雜質元素，但此舉易導致器件溝道中載流子遷移率下降；而且用來向溝道中摻雜雜質的分布也存在很難控制陡度的問題，容易造成嚴重的短溝道效應；其次，傳統的SiGe PMOS應變硅技術也開始面臨瓶頸，很難再為溝道提供更強的應力；再者，柵極氧化物介質的厚度方面也將出現發(fā)展瓶頸問題，柵極氧化物厚度減薄的速度已經很難再跟上柵極長度縮小的步伐，柵介質漏電越來越大；關鍵尺寸不斷縮小，將導致源漏區(qū)電阻的不斷增大和器件的功耗越來越大。目前，業(yè)界的主導思路是改進傳統的平面型器件技術，想辦法減小溝道區(qū)的厚度， 消除溝道中耗盡層底部的中性層，讓溝道中的耗盡層能夠填滿整個溝道區(qū)-這便是所謂的全耗盡型(Fully Depleted :FD)器件，而傳統的平面型器件則屬于部分耗盡型(Partially Depleted :PD)器件。不過，要制造出全耗盡型器件，要求溝道處的硅層厚度極薄。傳統的制造工藝， 特別是傳統基于體硅的制造工藝很難造出符合要求的結構或造價昂貴，即便對新興的 SOI (絕緣體上硅)工藝而言，溝道硅層的厚度也很難控制在較薄的水平。圍繞如何實現全耗盡型器件的整體構思，研發(fā)的重心轉向立體型器件結構，即，轉向全耗盡型雙柵或三柵技術。立體型器件結構(有的材料中也稱為垂直型器件)指的是器件的源漏區(qū)和柵極的橫截面并不位于同一平面內的技術，實質屬Fir^et (鰭式場效應晶體管)結構。轉向立體型器件結構之后，由于溝道區(qū)不再包含在體硅或SOI中，而是從這些結構中獨立出來，因此，采取蝕刻等方式可能制作出厚度極薄的全耗盡型溝道。當前，已提出的立體型半導體器件如圖33所示，所述半導體器件包括，半導體基體20，所述半導體基體20位于絕緣層10上；源漏區(qū)30，所述源漏區(qū)30接于所述半導體基體20中相對的第一側面22 ；柵極40，所述柵極40位于所述半導體基體20中與所述第一側面22相鄰的第二側面M上(圖中未示出所述柵極40及所述半導體基體20間夾有的柵介質層和功函數金屬層)。其中，為減小源漏區(qū)電阻，所述源漏區(qū)30的邊緣部分可被擴展，即， 所述源漏區(qū)30的寬度(沿XX’方向)大于所述半導體基體20的厚度。由此，隨著所述源漏區(qū)30的寬度(d)的增加，所述源漏區(qū)30與所述柵極40和所述半導體基體20之間的寄生電容的增加，因此，增加電阻電容延遲或降低器件交流性能。

發(fā)明內容
為了解決上述問題，本發(fā)明提供了一種半導體器件的形成方法，利于減小短溝道效應、源漏區(qū)電阻及寄生電容。本發(fā)明提供的一種半導體器件的形成方法，包括a)在第一絕緣層上順序形成半導體基體、柵堆疊層及第二保護層，所述第二保護層經所述柵堆疊層覆蓋所述半導體基體和所述第一絕緣層，所述半導體基體包括堆疊的圖形化的半導體層、停止層、犧牲層和第一保護層、環(huán)繞圖形化的所述犧牲層和第一保護層的第一側墻以及覆蓋所述圖形化的半導體層的側壁的第二絕緣層；b)在確定柵極區(qū)域并去除所述柵極區(qū)域以外的所述第二保護層及所述柵堆疊層后，對所述半導體層執(zhí)行離子注入操作以形成源漏區(qū)，并在所述柵極區(qū)域以外保留所述停止層、所述半導體層和覆蓋所述半導體層的側壁的第二絕緣層及暴露所述犧牲層；c)在形成第二側墻以至少覆蓋暴露的部分所述犧牲層后，去除所述第一保護層和所述第二保護層以暴露所述半導體層和所述柵堆疊層；并在暴露的所述半導體層和所述柵堆疊層上形成接觸層；d)執(zhí)行平坦化操作以暴露所述第一保護層，再以所述第一側墻和所述第二側墻為掩膜，去除所述第一保護層、所述犧牲層、所述停止層和所述半導體層以形成空腔，所述空腔暴露所述第一絕緣層。本發(fā)明還提供的一種半導體器件的形成方法，包括a)在第一絕緣層上順序形成半導體基底、第二絕緣層、柵堆疊層及第二保護層，所述第二保護層經所述柵堆疊層和所述第二絕緣層覆蓋所述半導體基底和所述第一絕緣層， 所述半導體基底包括堆疊的圖形化的半導體層、停止層、犧牲層和第一保護層以及環(huán)繞圖形化的所述犧牲層和第一保護層的第一側墻；b)在確定柵極區(qū)域并去除所述柵極區(qū)域以外的所述第二保護層及所述柵堆疊層后，對所述半導體層執(zhí)行離子注入操作以形成源漏區(qū)，并在所述柵極區(qū)域以外保留所述第一保護層、所述半導體層和覆蓋所述半導體層的側壁的所述第二絕緣層及暴露所述犧牲層；c)在形成第二側墻以至少覆蓋暴露的部分所述犧牲層后，去除所述第一保護層和所述第二保護層以暴露所述半導體層和所述柵堆疊層；并在暴露的所述半導體層和所述柵堆疊層上形成接觸層；d)執(zhí)行平坦化操作以暴露所述第一保護層，再以所述第一側墻和所述第二側墻為掩膜，去除所述第一保護層、所述犧牲層、所述停止層和所述半導體層以形成空腔，所述空腔暴露所述第一絕緣層。與現有技術相比，采用本發(fā)明提供的技術方案具有如下優(yōu)點通過在所述半導體基體中形成空腔，可在提供與現有技術相比具有相同溝道區(qū)厚度的半導體基體中，使形成于所述半導體基體第二側面上的各柵極間的距離增加，進而使所述柵極與所述源漏區(qū)之間的距離增加，利于減小寄生電容；此外，由于引入所述空腔，在所述半導體基體高度不變的前提下，與現有技術相比具有相同溝道區(qū)厚度的所述半導體基體的外圍面積增加，接于所述半導體基體的所述源漏區(qū)的截面積隨之增加(因為所述源漏區(qū)的寬度增加)，利于進一步減小所述源漏區(qū)的電阻；再者，引入所述空腔，在源漏區(qū)之間形成隔斷區(qū)，利于減小短溝道效應；通過在位于所述第一絕緣層上的半導體層上形成犧牲層及環(huán)繞所述犧牲層的第一側墻和第二側墻，繼而以所述第一側墻和第二側墻為硬掩膜，采用自對準技術形成所述半導體基體，既利于減少應用掩模版的數目，也利于工藝精化；通過在所述空腔中填充第三介質層，利于減少在所述空腔中引入沾污的可能性。


圖1為半導體器件的形成方法實施例中形成堆疊的半導體層、停止層、犧牲層和第一保護層后的結構剖示圖；圖2為半導體器件的形成方法實施例中形成第一側墻后的結構剖示圖；圖3為半導體器件的形成方法實施例中圖形化半導體層后的結構剖示圖；圖4為半導體器件的形成方法實施例中形成第二絕緣層后的結構剖示圖；圖5為半導體器件的形成方法實施例中形成柵堆疊層和第二保護層后的結構剖示圖；圖6至圖8分別為半導體器件的形成方法實施例中去除柵極區(qū)域外的第二保護層和柵堆疊層后的俯視圖和沿AA’和BB’的剖示圖；圖9和圖10分別為半導體器件的形成方法實施例中對半導體層進行離子注入操作時的沿AA’和BB’的剖示圖；圖11和圖12分別為本發(fā)明半導體器件的形成方法實施例中去除柵極區(qū)域以外的第一保護層、犧牲層和第一側墻后的沿AA’和BB’的剖示圖；圖13至圖16分別為半導體器件的形成方法實施例中形成分立的柵堆疊層和半導體層后的俯視圖和沿AA’、BB’和CC’的剖示圖；圖17為半導體器件的形成方法實施例中形成第二側墻后的俯視圖；圖18和圖19分別為半導體器件的形成方法實施例中暴露半導體層和柵堆疊層后的沿AA，和BB’的剖示圖；圖20和圖21分別為半導體器件的形成方法實施例中形成接觸層后的沿AA’和 BB'的剖示圖；圖22和圖23分別為半導體器件的形成方法實施例中形成第一介質層后的沿AA’ 和BB，的剖示圖；圖M和圖25分別為半導體器件的形成方法實施例中經歷平坦化操作暴露第一保護層、柵堆疊層和部分接觸層后的沿AA’和BB’的剖示圖；圖沈為半導體器件的形成方法實施例中形成溝槽后的沿AA’的剖示圖；圖27為半導體器件的形成方法實施例中以第二介質層填充溝槽后的沿AA’的剖示圖；圖觀和圖30分別為半導體器件的形成方法的不同實施例中形成空腔后的沿AA’ 的剖示圖；圖四為半導體器件的形成方法實施例中形成輔助接觸層后的沿AA’的剖示圖；圖31和圖32分別為半導體器件的形成方法的不同實施例中以第三介質層填充空腔后的沿AA’的剖示圖33所示為現有技術中半導體器件的結構示意圖。
具體實施例方式下文的公開提供了許多不同的實施例或例子用來實現本發(fā)明提供的技術方案。雖然下文中對特定例子的部件和設置進行了描述，但是，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同實施例中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論的各種實施例和/或設置之間的關系。本發(fā)明提供了各種特定工藝和/或材料的例子，但是，本領域普通技術人員可以意識到的其他工藝和/或其他材料的替代應用，顯然未脫離本發(fā)明要求保護的范圍。需強調的是，本文件內所述的各種區(qū)域的邊界包含由于工藝或制程的需要所作的必要的延展。本發(fā)明提供了一種半導體器件的形成方法，具體包括首先，如圖1所示，在第一絕緣層102上形成半導體層120、停止層122、犧牲層140 和第一保護層160。所述半導體層120可以為硅，如絕緣體上硅(silicon on insulator), 所述半導體層120也可以為其他半導體材料，所述第一絕緣層102可形成于襯底100上，所述襯底100優(yōu)選為硅襯底。所述停止層122可為氧化硅，所述犧牲層140可為非晶硅，所述第一保護層160可為氮化硅或碳化硅。隨后，如圖2所示，圖形化所述第一保護層160和所述犧牲層140，再在圖形化后的所述第一保護層160和所述犧牲層140的側壁上形成第一側墻142?？刹捎每涛g工藝執(zhí)行所述圖形化操作，所述刻蝕操作終止于所述停止層122。所述第一側墻142材料可為氮化硅，可采用回刻(etctiback)工藝形成所述第一側墻142。再后，如圖3所示，以所述第一側墻142為掩膜，圖形化所述停止層122和所述半導體層120。所述圖形化操作終止于所述第一絕緣層102。然后，如圖4所示，在圖形化的所述半導體層120的側壁上形成第二絕緣層124。 本實施例中，可以采用熱氧化工藝形成所述第二絕緣層124，此時，所述第二絕緣層124為氧化硅。在其他實施例中，也可以采用淀積工藝形成所述第二絕緣層124，此時，所述第二絕緣層 1 可以為高介電常數材料，如 Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、Al203、La203、 &02或LaAW中的一種或其組合；所述第二絕緣層IM為高介電常數材料時，所述第二絕緣層124既可以覆蓋所述第一側墻142、所述半導體層120的側壁和所述第一絕緣層102 ；所述第二絕緣層1 也可以只覆蓋所述第一側墻142和所述半導體層120的側壁(此時，覆蓋所述第一絕緣層102的所述第二絕緣層IM可經由刻蝕工藝被去除)。完成本步驟后，即形成半導體基體。隨后，如圖5所示，順序形成柵堆疊層110及第二保護層162。本實施例中，所述第二保護層162經所述柵堆疊層110覆蓋所述半導體基體和所述第一絕緣層102。在其他實施例中，所述第二絕緣層1 覆蓋所述第一側墻142、所述半導體層120的側壁和所述第一絕緣層102時，所述第二保護層162經所述柵堆疊層110和所述第二絕緣層IM覆蓋所述半導體基體和所述第一絕緣層102。本實施例中，所述柵堆疊層110材料可為摻雜或未摻雜的多晶硅(其中，在選用未摻雜的多晶硅時，隨后的離子注入還要考慮多晶硅的離子注入，以便使多晶硅能導電)；在其他實施例中，所述柵堆疊層110也可包括順次累積的功函數金屬層和柵極材料層(圖未示)，所述功函數金屬層可以包括TiN、TiAlN、TaN或TaAlN中的一種或其組合；所述柵極材料層可為金屬。所述第二保護層162材料可為氧化硅或其他合適的材料。其中，所述半導體層120的厚度可為30nm 60nm，如;35nm、40nm、45nm或50nm ；所述停止層122的厚度可為5nm 20nm，如8nm、10nm、15nm或18nm ；所述犧牲層140的厚度可為30nm 80nm，如40nm、50nm、60nm或70nm ；所述第一保護層160的厚度可為20nm 50nm，如25nm、30nm、35nm或40nm ；在平行于所述第一絕緣層102的方向上，所述第一側墻 142 的厚度可為 5nm 40nm，如 10nm、20nm、25nm 或 30nm。所述第二絕緣層124的厚度可為Inm 4nm，如2nm、2. 5nm或3nm，此外，在所述第二絕緣層124為高介電常數材料時，在形成所述第二絕緣層IM之前，還可形成交界氧化層，所述交界氧化層的厚度可為0. 2nm 0. 7nm，如0. 5nm，圖中均未示出；所述功函數金屬層的厚度可為3nm 10nm，如5nm或8nm ；所述柵極材料層的厚度可為40nm 150nm，如 60nm、80nm、100nm或120nm，其中，所述柵極材料層的厚度較薄(如40nm 70nm)時，利于在利用所述柵極材料層形成柵極后，在不同的半導體器件中的柵極之間提供較大的間距， 利于進行后續(xù)步驟；所述第二保護層162的厚度可為IOnm 40nm，如20nm或30nm。再后，如圖6至圖8所示，確定柵極區(qū)域(如圖6中以“a、b、c、d”為端點的區(qū)域) 并去除所述柵極區(qū)域以外的所述第二保護層162及所述柵堆疊層110?？刹捎酶煞涛g工藝執(zhí)行所述去除操作。然后，如圖9至圖10所示，對所述半導體層120執(zhí)行離子注入操作以形成源漏區(qū) (S/D)；在執(zhí)行所述離子注入操作后，在所述半導體層120中還形成暈環(huán)(halo)和源漏延伸區(qū)(extension)。所述離子注入操作可包含多個離子注入過程。需說明的是，圖9和圖10 中標示的箭頭僅為示意離子注入的方向，不代表離子注入的實際方向；作為示例，為形成源漏區(qū)和源漏延伸區(qū)而進行的離子注入的方向可平行于圖9和圖10所示的平面，具體的離子注入方向可與所述第一絕緣層102成適當的夾角；為形成暈環(huán)而進行的離子注入的方向可與圖9和圖10所示的平面成一確定的夾角，各夾角可根據工藝條件及產品要求靈活確定， 不再贅述。隨后，如圖11至圖12所示，去除所述柵極區(qū)域以外的所述第一保護層160、所述犧牲層140和所述第一側墻142，并暴露所述柵極區(qū)域內的所述犧牲層140(暴露的是所述犧牲層140的側壁)。完成此步驟后，可繼續(xù)執(zhí)行退火操作，在經歷所述退火操作后，所述半導體層120中的注入離子被激活。退火溫度可為900° -1100°，如1000°。此外，執(zhí)行所述退火操作后，在選用非晶硅作為所述犧牲層140時，所述非晶硅將變?yōu)槎嗑Ч?所述所述犧牲層140改記為140，)。再后，如圖13至圖16所示，去除遠離所述柵極區(qū)域的所述停止層122、所述半導體層120和覆蓋所述半導體層120的側壁的第二絕緣層124，以及遠離所述半導體層120的所述第二保護層162及所述柵堆疊層110，以暴露所述第一絕緣層102?？刹捎霉饪坦に嚧_定需去除的部分，再采用刻蝕工藝執(zhí)行所述去除操作。在其他實施例中，也可以去除遠離所述柵極區(qū)域的所述停止層122、所述半導體層120和覆蓋所述半導體層120的側壁的第二絕緣層124，或者，去除遠離所述半導體層120的所述第二保護層162及所述柵堆疊層110，以暴露所述第一絕緣層102。甚至，不需要此去除步驟，在需形成分立的器件時，現行切斷遠離所述柵極區(qū)域的所述停止層122、所述半導體層120和覆蓋所述半導體層120的側壁的第二絕緣層124，和/或，遠離所述半導體層120的所述第二保護層162及所述柵堆疊層110?？筛鶕に囈箪`活選擇。需強調的是，在其他實施例中，也可以先去除所述半導體基體中遠離所述柵極區(qū)域的部分(即去除遠離所述柵極區(qū)域的所述第一保護層160、所述犧牲層140、所述第一側墻142、所述停止層122、所述半導體層120和覆蓋所述半導體層120的側壁的第二絕緣層 124)，和/或遠離所述半導體層120的所述第二保護層162及所述柵堆疊層110，以暴露所述第一絕緣層102 (在所述第二絕緣層IM覆蓋所述第一絕緣層102時，在遠離所述柵極區(qū)域處和遠離所述半導體層120處可以暴露所述第一絕緣層102或所述第二絕緣層124)；再去除所述柵極區(qū)域以外的所述第一保護層160、所述犧牲層140和所述第一側墻142，并暴露所述柵極區(qū)域內的所述犧牲層140(暴露的是所述犧牲層140的側壁)。即，先形成分立的所述半導體基體和/或所述柵堆疊層，再暴露位于所述柵極區(qū)域外的所述停止層122。此外，所述退火操作也可以在暴露所述第一絕緣層102或所述第二絕緣層IM之后進行。利于利用所述退火操作修復經歷刻蝕操作后獲得的表面。隨后，如圖17所示，形成第二側墻164(在平行于所述第一絕緣層102的方向上， 所述第二側墻164的厚度可為5nm 40nm，如10nm、20nm、25nm或30nm，所述第二側墻164 可采用淀積-刻蝕工藝形成，不再贅述)，所述第二側墻164至少覆蓋暴露的部分所述犧牲層140。其中，考慮到所述第一保護層160的高度的影響，所述第二側墻164可以不覆蓋全部的形成于所述第一絕緣層102上的柵堆疊層110的側壁，而只覆蓋暴露的至少部分所述犧牲層140以及覆蓋所述半導體基體的所述柵堆疊層110中與所述第一絕緣層102相接的部分，以利于暴露所述柵堆疊層110中的更大面積，進而后續(xù)在所述柵堆疊層110上形成接觸層(如金屬硅化物)時，利于形成更大面積的接觸層，利于減小器件電阻。然后，如圖18至圖19所示，去除所述第一保護層160和所述第二保護層162以暴露所述半導體層120和所述柵堆疊層110 ；再后，在所述柵堆疊層110材料為多晶硅時，如圖20至圖21所示，在暴露的所述半導體層120和所述柵堆疊層110上形成接觸層166(本實施例中，接于所述第一絕緣層102且遠離所述半導體基體的所述柵堆疊層110可完全被反應生成接觸層166，如金屬硅化物層，所述金屬硅化物層可采用任何本領域技術人員公知的工藝形成，不再贅述；在其他實施例中，接于所述第一絕緣層102且遠離所述半導體基體的所述柵堆疊層110也可只有表層部分被反應生成接觸層166)，以減小器件電阻；在其他實施例中，在所述柵堆疊層110材料為金屬時，則無需此步驟。隨后，如圖22至圖23所示，形成第一介質層180 (如氧化硅)，所述第一介質層180 覆蓋所述接觸層166 ；再后，如圖M至圖25所示，執(zhí)行平坦化操作(如CMP，化學機械研磨) 以暴露所述第一保護層160、所述柵堆疊層110和部分所述接觸層166 ；然后，如圖沈所示， 去除適當高度的所述柵堆疊層110 (此時，部分所述接觸層166也可能被去除)，以暴露部分所述第一側墻142并形成溝槽182 ；再后，如圖27所示，以第二介質層184(如氧化硅)填充所述溝槽182后，再執(zhí)行平坦化操作(如CMP)以暴露所述第一保護層160 ；最后，如圖觀所示，以所述第一側墻142和所述第二側墻164為掩膜，去除所述第一保護層160、所述犧牲層140、所述停止層122和所述半導體層120以形成空腔200，所述空腔200暴露所述第一絕緣層102。此時，所述第二介質層184可保護所述柵堆疊層在去除所述犧牲層140’時不受損傷，利于保證所述柵堆疊層高于所述半導體層120，利于在利用確定厚度的所述半導體層120提供溝道區(qū)時，能夠盡可能充分地提供溝道區(qū)。此外，在其他實施例中，在形成所述溝槽182后，還可在暴露的所述柵堆疊層110 上形成輔助接觸層，所述輔助接觸層可與所述接觸層材料相同，如，也可為金屬硅化物層。再后，如圖22至圖23所示，形成第一介質層180 (如氧化硅)，所述第一介質層180 覆蓋所述接觸層166 ；然后，如圖M至圖25所示，執(zhí)行平坦化操作以暴露所述第一保護層 160、所述柵堆疊層110和部分所述接觸層166 ；隨后，如圖四所示，在暴露的所述柵堆疊層 110上形成輔助接觸層186 ；如圖30所示，以所述第一側墻142和所述第二側墻164為掩膜，去除所述第一保護層160、所述犧牲層140、所述停止層122和所述半導體層120以形成空腔200，所述空腔200暴露所述第一絕緣層102。利于增加接觸層的面積，利于減小器件電阻。然后，如圖31至圖32所示，形成第三介質層188 (如氧化硅)，以填充所述空腔 200，繼而，再在所述第三介質層188中形成接觸孔190，所述接觸孔190接于所述接觸層 166。此外，本發(fā)明的應用范圍不局限于說明書中描述的特定實施例的工藝、結構、制造、物質組成、手段、方法及步驟。根據本發(fā)明的公開內容，本領域技術人員將容易地理解， 對于目前已存在或者以后即將開發(fā)出的工藝、機構、制造、物質組成、手段、方法或步驟，它們在執(zhí)行與本發(fā)明描述的對應實施例大體相同的功能或者獲得大體相同的結果時，依照本發(fā)明的教導，可以對它們進行應用，而不脫離本發(fā)明所要求保護的范圍。
權利要求
1.一種半導體器件的形成方法，包括a)在第一絕緣層上順序形成半導體基體、柵堆疊層及第二保護層，所述第二保護層經所述柵堆疊層覆蓋所述半導體基體和所述第一絕緣層，所述半導體基體包括堆疊的圖形化的半導體層、停止層、犧牲層和第一保護層、環(huán)繞圖形化的所述犧牲層和第一保護層的第一側墻以及覆蓋所述圖形化的半導體層的側壁的第二絕緣層；b)在確定柵極區(qū)域并去除所述柵極區(qū)域以外的所述第二保護層及所述柵堆疊層后，對所述半導體層執(zhí)行離子注入操作以形成源漏區(qū)，并在所述柵極區(qū)域以外保留所述停止層、 所述半導體層和覆蓋所述半導體層的側壁的第二絕緣層及暴露所述犧牲層；c)在形成第二側墻以至少覆蓋暴露的部分所述犧牲層后，去除所述第一保護層和所述第二保護層以暴露所述半導體層和所述柵堆疊層；并在暴露的所述半導體層和所述柵堆疊層上形成接觸層；d)執(zhí)行平坦化操作以暴露所述第一保護層，再以所述第一側墻和所述第二側墻為掩膜，去除所述第一保護層、所述犧牲層、所述停止層和所述半導體層以形成空腔，所述空腔暴露所述第一絕緣層。
2.根據權利要求1所述的方法，其特征在于，步驟a)包括在第一絕緣層上形成半導體層、停止層、圖形化的犧牲層和第一保護層以及環(huán)繞所述圖形化的犧牲層和第一保護層的第一側墻；以所述第一側墻為掩膜，形成圖形化的所述停止層和所述半導體層；在圖形化的所述半導體層的側壁上形成第二絕緣層，以形成半導體基體；順序形成柵堆疊層及第二保護層，所述第二保護層經所述柵堆疊層覆蓋所述半導體基體和所述第一絕緣層。
3.根據權利要求2所述的方法，其特征在于以熱氧化工藝形成所述第二絕緣層。
4.根據權利要求1所述的方法，其特征在于在執(zhí)行離子注入操作后，在所述半導體層中還形成暈環(huán)和源漏延伸區(qū)。
5.根據權利要求1所述的方法，其特征在于，步驟b)還包括執(zhí)行退火操作，在經歷所述退火操作后，所述半導體層中的注入離子被激活。
6.根據權利要求1所述的方法，其特征在于，在步驟b)和步驟c)之間還包括在遠離所述柵極區(qū)域處和/或遠離所述半導體層處暴露所述第一絕緣層。
7.根據權利要求6所述的方法，其特征在于，暴露所述第一絕緣層的步驟包括去除遠離所述柵極區(qū)域的所述停止層、所述半導體層和覆蓋所述半導體層的側壁的第二絕緣層， 和/或，去除遠離所述半導體層的所述第二保護層及所述柵堆疊層。
8.根據權利要求1所述的方法，其特征在于，步驟d)包括形成第一介質層，所述第一介質層覆蓋所述接觸層；執(zhí)行平坦化操作以暴露所述第一保護層、所述柵堆疊層和部分所述接觸層；去除適當高度的所述柵堆疊層，以暴露部分所述第一側墻并形成溝槽；以第二介質層填充所述溝槽后，再以所述第一側墻和所述第二側墻為掩膜，去除所述第一保護層、所述犧牲層、所述停止層和所述半導體層以形成空腔，所述空腔暴露所述第一絕緣層。
9.根據權利要求1所述的方法，其特征在于，步驟d)包括形成第一介質層，所述第一介質層覆蓋所述接觸層；執(zhí)行平坦化操作以暴露所述第一保護層、所述柵堆疊層和部分所述接觸層；在暴露的所述柵堆疊層上形成輔助接觸層；以所述第一側墻和所述第二側墻為掩膜，去除所述第一保護層、所述犧牲層、所述停止層和所述半導體層以形成空腔，所述空腔暴露所述第一絕緣層。
10.根據權利要求1所述的方法，其特征在于，還包括形成第三介質層，以填充所述空腔。
11.一種半導體器件的形成方法，包括a)在第一絕緣層上順序形成半導體基底、第二絕緣層、柵堆疊層及第二保護層，所述第二保護層經所述柵堆疊層和所述第二絕緣層覆蓋所述半導體基底和所述第一絕緣層，所述半導體基底包括堆疊的圖形化的半導體層、停止層、犧牲層和第一保護層以及環(huán)繞圖形化的所述犧牲層和第一保護層的第一側墻；b)在確定柵極區(qū)域并去除所述柵極區(qū)域以外的所述第二保護層及所述柵堆疊層后，對所述半導體層執(zhí)行離子注入操作以形成源漏區(qū)，并在所述柵極區(qū)域以外保留所述第一保護層、所述半導體層和覆蓋所述半導體層的側壁的所述第二絕緣層及暴露所述犧牲層；c)在形成第二側墻以至少覆蓋暴露的部分所述犧牲層后，去除所述第一保護層和所述第二保護層以暴露所述半導體層和所述柵堆疊層；并在暴露的所述半導體層和所述柵堆疊層上形成接觸層；d)執(zhí)行平坦化操作以暴露所述第一保護層，再以所述第一側墻和所述第二側墻為掩膜，去除所述第一保護層、所述犧牲層、所述停止層和所述半導體層以形成空腔，所述空腔暴露所述第一絕緣層。
12.根據權利要求11所述的方法，其特征在于，步驟a)包括在第一絕緣層上形成半導體層、停止層、圖形化的犧牲層和第一保護層以及環(huán)繞所述圖形化的犧牲層和第一保護層的第一側墻；以所述第一側墻為掩膜，形成圖形化的所述停止層和所述半導體層，以形成半導體基底；順序形成第二絕緣層、柵堆疊層及第二保護層，所述第二保護層經所述第二絕緣層和所述柵堆疊層覆蓋所述半導體基底和所述第一絕緣層。
13.根據權利要求11所述的方法，其特征在于在執(zhí)行離子注入操作后，在所述半導體層中還形成暈環(huán)和源漏延伸區(qū)。
14.根據權利要求11所述的方法，其特征在于，步驟b)還包括執(zhí)行退火操作，在經歷所述退火操作后，所述半導體層中的注入離子被激活。
15.根據權利要求11所述的方法，其特征在于，在步驟b)和步驟c)之間還包括在遠離所述柵極區(qū)域處和/或遠離所述半導體層處暴露所述第一絕緣層或所述第二絕緣層。
16.根據權利要求15所述的方法，其特征在于，暴露所述第二絕緣層的步驟包括 去除遠離所述柵極區(qū)域的所述第一保護層、所述半導體層和覆蓋所述半導體層的側壁的第二絕緣層，和/或，去除遠離所述半導體層的所述第二保護層及所述柵堆疊層。
17.根據權利要求11所述的方法，其特征在于，步驟d)包括 形成第一介質層，所述第一介質層覆蓋所述接觸層；執(zhí)行平坦化操作以暴露所述第一保護層、所述柵堆疊層和部分所述接觸層； 去除適當高度的所述柵堆疊層，以暴露部分所述第一側墻并形成溝槽； 以第二介質層填充所述溝槽后，再以所述第一側墻和所述第二側墻為掩膜，去除所述第一保護層、所述犧牲層、所述停止層和所述半導體層以形成空腔，所述空腔暴露所述第一絕緣層。
18.根據權利要求11所述的方法，其特征在于，步驟d)包括 形成第一介質層，所述第一介質層覆蓋所述接觸層；執(zhí)行平坦化操作以暴露所述第一保護層、所述柵堆疊層和部分所述接觸層； 在暴露的所述柵堆疊層上形成輔助接觸層；以所述第一側墻和所述第二側墻為掩膜，去除所述第一保護層、所述犧牲層、所述停止層和所述半導體層以形成空腔，所述空腔暴露所述第一絕緣層。
19.根據權利要求11所述的方法，其特征在于，還包括形成第三介質層，以填充所述空腔。
全文摘要
一種半導體器件的形成方法，包括在第一絕緣層上順序形成半導體基體、柵堆疊層及第二保護層；在確定柵極區(qū)域并去除柵極區(qū)域以外的第二保護層及柵堆疊層后，對半導體層執(zhí)行離子注入操作以形成源漏區(qū)，并在柵極區(qū)域以外保留停止層、半導體層和覆蓋半導體層的側壁的第二絕緣層及暴露犧牲層；在形成第二側墻以至少覆蓋暴露的部分犧牲層后，去除第一保護層和第二保護層以暴露半導體層和柵堆疊層；并在暴露的半導體層和柵堆疊層上形成接觸層；執(zhí)行平坦化操作以暴露第一保護層，再以第一側墻和第二側墻為掩膜，去除第一保護層、犧牲層、停止層和半導體層以形成空腔，空腔暴露第一絕緣層。利于減小短溝道效應、源漏區(qū)電阻及寄生電容。
文檔編號H01L21/336GK102543745SQ201010617419
公開日2012年7月4日 申請日期2010年12月31日 優(yōu)先權日2010年12月31日
發(fā)明者朱慧瓏, 李春榮, 羅軍 申請人:中國科學院微電子研究所