專(zhuān)利名稱(chēng)：具有額外電容結(jié)構(gòu)的半導(dǎo)體組件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體組件及其制作方法，尤指一種具有額外電容結(jié)構(gòu)的半導(dǎo)體組件及其制作方法。
背景技術(shù)：
功率半導(dǎo)體組件主要用于電源管理的部分，例如應(yīng)用于切換式電源供應(yīng)器、計(jì)算機(jī)中心或周邊電源管理IC、背光板電源供應(yīng)器以及馬達(dá)控制等等用途，其種類(lèi)包含有金氧半導(dǎo)體場(chǎng)效晶體管(metal-oxide-semiconductor thin filmtransistor, M0SFET)與絕緣柵雙極性晶體管(insulated gate bipolar transistor, IGBT)等組件。為了降低功率上的損耗，一般功率半導(dǎo)體組件為溝槽式的結(jié)構(gòu)。然而，隨著電子產(chǎn)品日益朝向輕、薄、短、小發(fā)展，溝槽式MOSFET組件設(shè)計(jì)的尺寸與間距亦不斷縮小，以符合高積集度和高密度的潮流。以溝槽式NM0SFET組件來(lái)說(shuō)，于縮減溝槽寬度后，作為溝槽式NM0SFET組件的柵極的柵極導(dǎo)電層與作為溝槽式NM0SFET組件的漏極的N型外延層的耦合面積會(huì)隨之縮減，且溝槽式NM0SFET組件的P型基體摻雜區(qū)與N 型外延層的接觸面積亦會(huì)減少，因此溝槽式NM0SFET組件于柵極與漏極間的電容與源極與漏極間的電容亦隨著縮小。所以，由柵極與漏極間的電容以及源極與漏極間的電容所構(gòu)成的NM0SFET組件的輸出電容亦相對(duì)應(yīng)地降低，其中源極與漏極間的電容遠(yuǎn)大于柵極與漏極間的電容。由于溝槽式NM0SFET組件是用于電源管理電路的轉(zhuǎn)換器，例如同步降壓轉(zhuǎn)換器 (Synchronous Buck Converter)中，且作為轉(zhuǎn)換器的開(kāi)關(guān)組件，因此需常常進(jìn)行開(kāi)或關(guān)的動(dòng)作。當(dāng)關(guān)閉溝槽式NM0SFET組件時(shí)，溝槽式NM0SFET組件的輸出電容會(huì)被充電至與一外界變壓器同一電壓。但因轉(zhuǎn)換器中亦同時(shí)包含電感組件，所以于關(guān)閉時(shí)輸出電容與電感組件會(huì)構(gòu)成LC振蕩電路，進(jìn)而產(chǎn)生電壓脈沖(voltage spike)。并且，因溝槽式NM0SFET組件的輸出電容隨著組件整體尺寸及溝槽寬度的縮減而下降，于關(guān)閉溝槽式NM0SFET組件時(shí)對(duì)所造成的電壓脈沖亦隨之增加，進(jìn)而產(chǎn)生較高的能量損耗。為了解決電壓脈沖增加的問(wèn)題，一般于溝槽式NM0SFET組件10的源極與漏極之間并聯(lián)一緩沖電路，且緩沖電路可由一電容與一電阻的串聯(lián)所組成。請(qǐng)參考圖1，圖1為公知降低電壓脈沖的電路示意圖。如圖1所示，溝槽式NM0SFET組件10的源極S與漏極D之間并聯(lián)一緩沖電路12，且緩沖電路12由一電容C與一電阻R的串聯(lián)所組成。借此，位于溝槽式NM0SFET組件外部的電容可用來(lái)提升溝槽式NM0SFET組件10的輸出電容值，以減緩電壓脈沖。然而，額外的電路組件會(huì)產(chǎn)生額外的電路成本，并增加額外焊接的制作過(guò)程，造成制作成本增加。因此，仍需要一種新穎的制造功率半導(dǎo)體組件的方法，以簡(jiǎn)便及經(jīng)濟(jì)的方式解決如上述電壓脈沖的問(wèn)題
發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種具有額外電容結(jié)構(gòu)的功率半導(dǎo)體組件及其制作方法，以解決上述電壓脈沖的問(wèn)題。為達(dá)上述的目的，本發(fā)明提供一種具有額外電容結(jié)構(gòu)的半導(dǎo)體組件。半導(dǎo)體組件包括一半導(dǎo)體基底、一源極金屬層、一柵極金屬層、一漏極金屬層、一晶體管組件、一重?fù)诫s區(qū)、一電容介電層、一導(dǎo)電層以及一層間介電層。半導(dǎo)體基底具有一上表面與一下表面，且半導(dǎo)體基底具有一第一導(dǎo)電類(lèi)型。源極金屬層覆蓋于半導(dǎo)體基底的上表面，且柵極金屬層覆蓋于半導(dǎo)體基底的上表面。漏極金屬層設(shè)于半導(dǎo)體基底的下表面。晶體管組件設(shè)于源極金屬層與漏極金屬層間的半導(dǎo)體基底內(nèi)，且晶體管組件具有一源極、一柵極以及一漏極。源極電性連接源極金屬層，柵極電性連接?xùn)艠O金屬層，且漏極電性連接漏極金屬層。重?fù)诫s區(qū)設(shè)于柵極金屬層與漏極金屬層間的半導(dǎo)體基底內(nèi)，且重?fù)诫s區(qū)具有第一導(dǎo)電類(lèi)型。電容介電層覆蓋于半導(dǎo)體基底上，且與重?fù)诫s區(qū)相接觸。導(dǎo)電層設(shè)于電容介電層與柵極金屬層之間，且電性連接至源極金屬層。重?fù)诫s區(qū)、電容介電層以及導(dǎo)電層構(gòu)成一電容結(jié)構(gòu)。層間介電層設(shè)于源極金屬層與半導(dǎo)體基底之間，以及設(shè)于柵極金屬層與導(dǎo)電層之間。為達(dá)上述的目的，本發(fā)明提供一種具有額外電容結(jié)構(gòu)的半導(dǎo)體組件的制作方法。 首先，提供一半導(dǎo)體基底，半導(dǎo)體基底上定義有一第一焊墊區(qū)以及一第二焊墊區(qū)，且半導(dǎo)體基底具有一上表面與一下表面，其中半導(dǎo)體具有一第一導(dǎo)電類(lèi)型，且第一焊墊區(qū)的半導(dǎo)體基底的上表面具有一溝槽。然后，于第一焊墊區(qū)的半導(dǎo)體基底內(nèi)形成一晶體管組件，以及于第二焊墊區(qū)的半導(dǎo)體基底內(nèi)形成一重?fù)诫s區(qū)，其中重?fù)诫s區(qū)具有第一導(dǎo)電類(lèi)型。接著，于半導(dǎo)體基底上覆蓋一電容介電層。之后，于第二焊墊區(qū)的電容介電層上形成一導(dǎo)電層，其中位于第二焊墊區(qū)的重?fù)诫s區(qū)、電容介電層以及導(dǎo)電層構(gòu)成一電容結(jié)構(gòu)。然后，于導(dǎo)電層以及電容介電層上覆蓋一層間介電層。隨后，于第一焊墊區(qū)的層間介電層上覆蓋一源極金屬層，以及于第二焊墊區(qū)的層間介電層上覆蓋一柵極金屬層，其中源極金屬層與柵極金屬層分別電性連接晶體管組件的一源極與一柵極。最后，于半導(dǎo)體基底的下表面形成一漏極金屬層，其中漏極金屬層電性連接至晶體管組件的一漏極。本發(fā)明將晶體管組件與額外電容結(jié)構(gòu)制作于同一半導(dǎo)體組件中，并使本發(fā)明半導(dǎo)體組件的額外電容結(jié)構(gòu)與晶體管組件電性連接至同一漏極金屬層與源極金屬層，進(jìn)而增加半導(dǎo)體組件的輸出電容值。借此，于關(guān)閉時(shí)的電壓脈沖可被降低，并減少關(guān)閉時(shí)的能量損耗。并且，本發(fā)明的半導(dǎo)體組件將由N型重?fù)诫s區(qū)、電容介電層以及導(dǎo)電層所構(gòu)成的額外電容結(jié)構(gòu)設(shè)置在柵極金屬層正下方，使額外電容結(jié)構(gòu)并未占據(jù)設(shè)于源極金屬層下方的晶體管組件的設(shè)置空間，進(jìn)一步有效避免因設(shè)置額外電容結(jié)構(gòu)而縮減晶體管組件的大小。


圖1為公知降低電壓脈沖的電路示意圖。圖2至圖7為本發(fā)明第一實(shí)施例的具有額外電容結(jié)構(gòu)的半導(dǎo)體組件的制作方法示意圖。圖8為本發(fā)明半導(dǎo)體組件的上視示意圖。圖9為本發(fā)明第二實(shí)施例的半導(dǎo)體組件沿著第8圖的AA’線(xiàn)的剖面示意圖。其中，附圖標(biāo)記說(shuō)明如下10 溝槽式NM0SFET組件 12 緩沖電路
100半導(dǎo)體組件102半導(dǎo)體基底
104上表面106下表面
108第一焊墊區(qū)110第二焊墊區(qū)
112溝槽114基材
116外延層118絕緣層
120柵極導(dǎo)電層122第一 P型基體摻雜區(qū)
124第二 P型基體摻雜區(qū)126重?fù)诫s區(qū)
128源極摻雜區(qū)130晶體管組件
132電容介電層134導(dǎo)電層
136電容結(jié)構(gòu)138層間介電層
140第一接觸洞142第二接觸洞
144第三接觸洞146源極接觸摻雜區(qū)
148接觸摻雜區(qū)150第一接觸插塞
152第二接觸插塞154第三接觸插塞
156源極金屬層158柵極金屬層
160漏極金屬層200半導(dǎo)體組件
202源極金屬層
具體實(shí)施例方式請(qǐng)參考圖2至圖7，圖2至圖7為本發(fā)明第一實(shí)施例的具有額外電容結(jié)構(gòu)的半導(dǎo)體組件的制作方法示意圖。如圖2所示，首先，提供一半導(dǎo)體基底102，其中半導(dǎo)體基底102 具有一上表面104與一下表面106，且半導(dǎo)體基底102的上表面104定義有一第一焊墊區(qū) 108以及一第二焊墊區(qū)110。并且，第一焊墊區(qū)108的半導(dǎo)體基底102的上表面104具有至少一溝槽112。于本實(shí)施例中，第一焊墊區(qū)108定義為設(shè)置一源極焊墊的區(qū)域，且第二焊墊區(qū)110定義為設(shè)置一柵極焊墊的區(qū)域，但不以此為限。半導(dǎo)體基底102具有一第一導(dǎo)電類(lèi)型，且第一導(dǎo)電類(lèi)型以N型為例，但不限于此。此外，提供N型半導(dǎo)體基底102的步驟進(jìn)一步詳述如下。提供一 N型基材114，然后于N型基材114上形成一 N型外延層116。接著， 再進(jìn)行一蝕刻與光刻工藝，于第一焊墊區(qū)108的N型外延層116上形成溝槽112。N型基材 114可包括例如硅基材的材料，且N型基材114的摻雜劑量高于N型外延層116的摻雜劑量。由于半導(dǎo)體組件的耐壓能力隨著N型外延層116的厚度增加及摻雜劑量降低而增加， 因此N型外延層116的厚度可視耐壓需求加以調(diào)整。并且，溝槽112的數(shù)量是根據(jù)所欲形成晶體管組件的數(shù)量來(lái)做相對(duì)應(yīng)的調(diào)整。于本實(shí)施例中，溝槽112的數(shù)量以?xún)蓚€(gè)為例，但不以此為限。接著，于第一焊墊區(qū)108的N型半導(dǎo)體基底102內(nèi)形成至少一晶體管組件，以及于第二焊墊區(qū)Iio的N型半導(dǎo)體基底102內(nèi)形成一 N型重?fù)诫s區(qū)。以下將進(jìn)一步說(shuō)明形成晶體管組件以及N型重?fù)诫s區(qū)的步驟。如圖3所示，進(jìn)行一沉積工藝，于N型半導(dǎo)體基底102 的上表面104以及各溝槽112的側(cè)壁與底面覆蓋一絕緣層118。本實(shí)施例的絕緣層118可包括例如硼磷硅玻璃(BPSG)或其它硅氧化物等材料所形成的介電層。并且，本發(fā)明不限以沉積工藝來(lái)制作絕緣層118，亦可利用例如熱氧化工藝來(lái)形成絕緣層118。然后，進(jìn)行一沉積工藝以及一回蝕刻工藝，于各溝槽112內(nèi)的絕緣層118上填入一柵極導(dǎo)電層120，并移除位于各溝槽112外的絕緣層118。其中，絕緣層118電性隔離N型半導(dǎo)體基底102與柵極導(dǎo)電層120，使部分絕緣層118可作為晶體管組件的柵極絕緣層，而柵極導(dǎo)電層120作為晶體管組件的柵極。并且，形成柵極導(dǎo)電層120的材料可包括例如摻雜的多晶硅材料，但不限于此。如圖4所示，接著，于N型半導(dǎo)體基底102上形成一第一掩模(未示于圖中)。然后，進(jìn)行一第二導(dǎo)電類(lèi)型的離子注入工藝，于各溝槽112兩側(cè)的N型半導(dǎo)體基底102內(nèi)注入具有第二導(dǎo)電類(lèi)型的離子。本實(shí)施例的第二導(dǎo)電類(lèi)型以P型為例，因此P型離子注入工藝所注入的離子包括例如硼離子或氟化硼離子等摻質(zhì)離子，但不以此為限。本發(fā)明的第一導(dǎo)電類(lèi)型與第二導(dǎo)電類(lèi)型不限分別為N型與P型，亦可互換。隨后，移除第一掩模，進(jìn)行一驅(qū)入(drive-in)工藝，以擴(kuò)散位于N型半導(dǎo)體基底102內(nèi)的P型離子，進(jìn)而于各溝槽112 — 側(cè)的N型半導(dǎo)體基底102內(nèi)分別形成一第一 P型基體摻雜區(qū)122，以及于第一焊墊區(qū)108 內(nèi)以及第二焊墊區(qū)110內(nèi)的N型半導(dǎo)體基底102內(nèi)形成兩個(gè)第二 P型基體摻雜區(qū)124。然后，再于N型半導(dǎo)體基底102上形成一第二掩模(未示于圖中)，以覆蓋第二 P型基體摻雜區(qū)124。接著，對(duì)未被第二掩模覆蓋的N型半導(dǎo)體基底102進(jìn)行一 N型的離子注入工藝，以于未摻雜有P型離子的N型半導(dǎo)體基底102以及各第一 P型基體摻雜區(qū)122內(nèi)注入N型離子，例如砷或磷離子等摻質(zhì)離子。然后，進(jìn)行一驅(qū)入工藝，以擴(kuò)散位于N型半導(dǎo)體基底102 內(nèi)的N型離子，進(jìn)而于第二焊墊區(qū)110內(nèi)的N型半導(dǎo)體基底102形成一 N型重?fù)诫s區(qū)126， 且于各第一 P型基體摻雜區(qū)122上形成一 N型源極摻雜區(qū)128。其中，各N型源極摻雜區(qū) 128作為晶體管組件的一源極，且N型外延層116作為晶體管組件的一漏極，而鄰近絕緣層 118的各第一 P型基體摻雜區(qū)122則作為晶體管組件的一信道區(qū)。由此可知，各柵極導(dǎo)電層 120、絕緣層118、各第一 P型基體摻雜區(qū)122、各N型源極摻雜區(qū)128以及N型外延層116 構(gòu)成一晶體管組件130，且本實(shí)施例的晶體管組件130為一 NM0SFET組件。但本發(fā)明的晶體管組件130不限于此，亦可為其它類(lèi)型的晶體管組件。此外，本發(fā)明形成第一 P型基體摻雜區(qū)122與第二 P型基體摻雜區(qū)124以及形成N型重?fù)诫s區(qū)126與各N型源極摻雜區(qū)1 的步驟不限分開(kāi)形成，亦可同時(shí)形成第一 P型基體摻雜區(qū)122、第二 P型基體摻雜區(qū)124、N 型重?fù)诫s區(qū)126以及N型源極摻雜區(qū)128。亦即，于P型離子注入工藝之后，直接進(jìn)行N型離子注入工藝，然后再進(jìn)行一驅(qū)入工藝，以同時(shí)形成第一 P型基體摻雜區(qū)122、第二 P型基體摻雜區(qū)124、N型重?fù)诫s區(qū)126以及N型源極摻雜區(qū)128。另外，N型重?fù)诫s區(qū)126的摻雜劑量介于IO12CnT2至IO16CnT2之間，通過(guò)設(shè)置摻雜劑量高于N型外延層116的N型重?fù)诫s區(qū) 126，可避免鄰近第二焊墊區(qū)110的N型外延層116與第二 P型基體摻雜區(qū)IM所產(chǎn)生的空乏區(qū)延伸至第二焊墊區(qū)110內(nèi)，而影響到額外電容結(jié)構(gòu)的運(yùn)作。如圖5所示，然后，進(jìn)行一沉積工藝，例如化學(xué)氣相沉積(CVD)工藝，于N型半導(dǎo)體基底102的上表面104覆蓋一電容介電層132。接著，進(jìn)行一沉積工藝以及一蝕刻與光刻工藝，于電容介電層132上形成一導(dǎo)電層134，且導(dǎo)電層134從第二焊墊區(qū)110延伸至第一焊墊區(qū)108的第二 P型基體摻雜區(qū)124的上方，使第二焊墊區(qū)110的N型重?fù)诫s區(qū)126、 電容介電層132以及導(dǎo)電層134構(gòu)成一電容結(jié)構(gòu)136。形成電容介電層132的材料可包括例如氧化硅或氮化硅的氧化物或氮化物，且形成導(dǎo)電層134的材料可包括多晶硅材料，但不以此為限。本發(fā)明形成電容介電層132的步驟不限于利用沉積工藝，亦可利用一熱氧化(thermal oxidation)工藝來(lái)形成，或者亦可利用干式氧化工藝或濕式氧化工藝來(lái)形成氮化硅(Si3N4),或者形成氧化層/氮化硅/氧化層(ONO)等結(jié)構(gòu)。由于電容介電層132作為電容結(jié)構(gòu)136的介電層，因此其厚度與介電常數(shù)關(guān)系著電容結(jié)構(gòu)136的電容值大小，而電容介電層132的厚度與介電常數(shù)又與形成電容介電層132的工藝溫度與時(shí)間相關(guān)，所以本發(fā)明可通過(guò)調(diào)整電容介電層132的材料、工藝溫度與時(shí)間、電容介電層132的厚度以及導(dǎo)電層 134與N型重?fù)诫s區(qū)126的重迭面積，來(lái)制作出所需電容結(jié)構(gòu)136的電容值大小。以承受 30伏特的耐壓為例，電容介電層132的厚度的范圍可從200埃至3000埃。導(dǎo)電層134的厚度可介于1000埃至8000埃之間。另外，由于電容介電層132是用于作為電容結(jié)構(gòu)136的介電層，因此并不限需延伸至晶體管組件130的上方，本發(fā)明的電容介電層132亦可僅與導(dǎo)電層134切齊，以電性隔離導(dǎo)電層134與N型重?fù)诫s區(qū)126。如圖6所示，然后，進(jìn)行一沉積工藝，全面性地于導(dǎo)電層134與電容介電層132上覆蓋一層間介電層138，例如硼磷硅玻璃(BPSG)或其它硅氧化物等材料所形成的介電層。 接著，進(jìn)行一光刻與蝕刻工藝，于第一焊墊區(qū)108的層間介電層138與導(dǎo)電層134內(nèi)形成一第一接觸洞140，并且同時(shí)于第一焊墊區(qū)108的層間介電層138以及電容介電層132內(nèi)形成至少一第二接觸洞142以及一第三接觸洞144。于本實(shí)施例中，第一接觸洞140、第二接觸洞142以及第三接觸洞144具有相同深度，且第一接觸洞140貫穿層間介電層138以及導(dǎo)電層134，并深及電容介電層132。第二接觸洞142貫穿N型源極摻雜區(qū)128，以暴露出第一 P型基體摻雜區(qū)122，且第三接觸洞144暴露出第二 P型基體摻雜區(qū)124。然后，進(jìn)行一 P型離子注入工藝與一驅(qū)入工藝，于所暴露出的各第一 P型基體摻雜區(qū)122內(nèi)形成一 P型源極接觸摻雜區(qū)146，且于第二 P型基體摻雜區(qū)124內(nèi)形成一 P型接觸摻雜區(qū)148，其中P型源極接觸摻雜區(qū)146位于N型源極摻雜區(qū)128的下方。之后，于第一接觸洞140內(nèi)填入一第一接觸插塞150，于第二接觸洞142內(nèi)填入一第二接觸插塞152，且于第三接觸洞144內(nèi)填入一第三接觸插塞154。此外，本發(fā)明的第一接觸洞140并不限于與第二接觸洞142以及第三接觸洞144同時(shí)形成，亦可形成于第二接觸洞142與第三接觸洞144之前或之后。并且，本發(fā)明的第一接觸洞140的深度亦可與第二接觸洞142以及第三接觸洞144不同，亦即第一接觸洞140可貫穿電容介電層132至接觸到第二 P型基體摻雜區(qū)IM或僅深及導(dǎo)電層 134。如圖7所示，最后，于第一焊墊區(qū)108的N型半導(dǎo)體基底102上覆蓋一源極金屬層 156，且于第二焊墊區(qū)110的N型半導(dǎo)體基底102上覆蓋一柵極金屬層158，其中源極金屬層 156與柵極金屬層158并未連接在一起，而彼此電性隔離。然后，再于N型半導(dǎo)體基底102 的下表面106形成一漏極金屬層160。至此已完成本實(shí)施例的具有額外電容結(jié)構(gòu)136的半導(dǎo)體組件100。此外，形成源極金屬層156、柵極金屬層158與漏極金屬層160的材料可為如鋁銅(AlCu)、鋁硅銅(AlSiCu)、鈦鎢(TiW)、氮化鈦(TiN)、鎢等金屬，但不以此為限。值得說(shuō)明的是，漏極金屬層160形成于N型半導(dǎo)體基底102的下表面106，因此其步驟進(jìn)行的時(shí)間點(diǎn)并不限定于此，而可于其它適當(dāng)?shù)臅r(shí)間點(diǎn)進(jìn)行，例如于N型半導(dǎo)體基底102的上表面 104工藝進(jìn)行之前或之后進(jìn)行。為了進(jìn)一步清楚描述本實(shí)施例的半導(dǎo)體組件100的結(jié)構(gòu)，請(qǐng)參考圖8，并請(qǐng)一并參考圖7。圖8為本發(fā)明半導(dǎo)體組件的上視示意圖，其中圖7為本發(fā)明第一實(shí)施例的半導(dǎo)體組件沿著圖8的AA’線(xiàn)的剖面示意圖。如圖7與圖8所示，源極金屬層156覆蓋于該第一焊墊區(qū)108的層間介電層138上，并與第一接觸插塞150、第二接觸插塞152以及第三接觸插塞1 相接觸，使源極金屬層156不僅電性連接導(dǎo)電層134，亦電性連接至N型源極摻雜區(qū) 128，因此源極金屬層156將電容結(jié)構(gòu)136的一電極與晶體管組件130的源極電性連接在一起，并作為源極焊墊，以用于電性連接至外界。第一焊墊區(qū)108的范圍可由作為源極焊墊的源極金屬層156的大小來(lái)決定。并且，由各柵極導(dǎo)電層120、絕緣層118、各第一 P型基體摻雜區(qū)122、各N型源極摻雜區(qū)128以及N型外延層116所構(gòu)成的晶體管組件130設(shè)于源極金屬層156的正下方，即位于源極金屬層156與漏極金屬層160間的N型半導(dǎo)體基底102內(nèi)。 此外，柵極金屬層158覆蓋于第二焊墊區(qū)110的層間介電層138上，且電性連接至柵極導(dǎo)電層120，以作為柵極焊墊，將柵極導(dǎo)電層120電性連接至外界。第二焊墊區(qū)110的范圍可由作為柵極焊墊的柵極金屬層158的大小來(lái)決定。由N型重?fù)诫s區(qū)126、電容介電層132以及導(dǎo)電層134所構(gòu)成的電容結(jié)構(gòu)136位于柵極金屬層158的正下方，即位于柵極金屬層158 與漏極金屬層160之間，并且層間介電層138設(shè)于導(dǎo)電層134上，用以將電容結(jié)構(gòu)136與柵極金屬層158電性隔離。導(dǎo)電層134延伸至與源極金屬層156部分重迭，以通過(guò)第一接觸插塞150將導(dǎo)電層134與源極金屬層156電性連接在一起。此外，N型重?fù)诫s區(qū)1 位于柵極金屬層158正下方的N型半導(dǎo)體基底102內(nèi)，使電容結(jié)構(gòu)136位于柵極金屬層158下方，且N型重?fù)诫s區(qū)136與N型外延層116相接觸，使電容結(jié)構(gòu)136的另一電極電性連接至晶體管組件130的漏極。因此，電性連接于晶體管組件130的源極與漏極間的電容結(jié)構(gòu)136 可作為晶體管組件130的緩沖電容(sruAber capacitor)，并可根據(jù)所需的半導(dǎo)體組件100 的輸出電容值來(lái)調(diào)整所需緩沖電容的電容值大小。漏極金屬層160與N型半導(dǎo)體基底102 相接觸，使漏極金屬層160電性連接至晶體管組件130的漏極，而作為漏極焊墊。由此可知，本實(shí)施例將晶體管組件130以及額外電容結(jié)構(gòu)136整合在N型半導(dǎo)體基底102內(nèi)，使本實(shí)施例半導(dǎo)體組件100的輸出電容值得以增加，進(jìn)而減低于關(guān)閉時(shí)的電壓脈沖，并減少關(guān)閉時(shí)的能量損耗。值得注意的是，本實(shí)施例的額外電容結(jié)構(gòu)136位于柵極金屬層158下方，并未占據(jù)設(shè)于源極金屬層156下方的晶體管組件130的設(shè)置空間，進(jìn)一步有效避免因額外電容結(jié)構(gòu)136設(shè)置于源極金屬層156下方所造成晶體管組件130的大小受到限縮的問(wèn)題。此外，本發(fā)明的晶體管組件并不限于上述的結(jié)構(gòu)。請(qǐng)參考圖9，圖9為本發(fā)明第二實(shí)施例的半導(dǎo)體組件沿著圖8的AA’線(xiàn)的剖面示意圖。為了清楚比較第二實(shí)施例與第一實(shí)施例的差異，第二實(shí)施例與第一時(shí)施例相同的組件使用相同標(biāo)號(hào)，且相同結(jié)構(gòu)的部分亦不再贅述。如第9圖所示，相較于第一實(shí)施例，本實(shí)施例的半導(dǎo)體組件200并未具有第一接觸插塞、第二接觸插塞以及第三接觸插塞，使源極金屬層202直接填入層間介電層138中的第一接觸洞140、第二接觸洞142以及第三接觸洞144，以直接與N型源極摻雜區(qū)128、P型源極接觸摻雜區(qū)146、P型接觸摻雜區(qū)148以及導(dǎo)電層134接觸，以電性連接至電容結(jié)構(gòu)136 的一端以及晶體管組件130的源極。綜上所述，本發(fā)明制作半導(dǎo)體組件的方法是于制作晶體管組件的過(guò)程中同時(shí)制作額外電容結(jié)構(gòu)，以將晶體管組件與額外電容結(jié)構(gòu)制作于同一半導(dǎo)體組件中，并使本發(fā)明半導(dǎo)體組件的額外電容結(jié)構(gòu)與晶體管組件電性連接至同一漏極金屬層與源極金屬層，進(jìn)而增加半導(dǎo)體組件的輸出電容值。借此，于關(guān)閉時(shí)的電壓脈沖可被降低，并減少關(guān)閉時(shí)的能量損耗。并且，可通過(guò)調(diào)整額外電容結(jié)構(gòu)的電容值來(lái)改變半導(dǎo)體組件的輸出電容值。此外，本發(fā)明的半導(dǎo)體組件將由N型重?fù)诫s區(qū)、電容介電層以及導(dǎo)電層所構(gòu)成的額外電容結(jié)構(gòu)設(shè)置在柵極金屬層正下方，使電容結(jié)構(gòu)并未占據(jù)設(shè)于源極金屬層下方的晶體管組件的設(shè)置空間， 進(jìn)一步有效避免因設(shè)置額外電容結(jié)構(gòu)而縮減晶體管組件的大小。 以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種具有額外電容結(jié)構(gòu)的半導(dǎo)體組件，其特征在于，包括，一半導(dǎo)體基底，具有一上表面與一下表面，其中該半導(dǎo)體基底具有一第一導(dǎo)電類(lèi)型； 一源極金屬層，覆蓋于該半導(dǎo)體基底的該上表面； 一柵極金屬層，覆蓋于該半導(dǎo)體基底的該上表面； 一漏極金屬層，設(shè)于該半導(dǎo)體基底的該下表面；一晶體管組件，設(shè)于該源極金屬層與該漏極金屬層間的該半導(dǎo)體基底內(nèi)，且該晶體管組件具有一源極、一柵極以及一漏極，其中該源極電性連接該源極金屬層，該柵極電性連接該柵極金屬層，且該漏極電性連接該漏極金屬層；一重?fù)诫s區(qū)，設(shè)于該柵極金屬層與該漏極金屬層間的該半導(dǎo)體基底內(nèi)，且該重?fù)诫s區(qū)具有該第一導(dǎo)電類(lèi)型；一電容介電層，覆蓋于該半導(dǎo)體基底上，且與該重?fù)诫s區(qū)相接觸； 一導(dǎo)電層，設(shè)于該電容介電層與該柵極金屬層之間，且電性連接至該源極金屬層，其中該重?fù)诫s區(qū)、該電容介電層以及該導(dǎo)電層構(gòu)成一電容結(jié)構(gòu)；以及一層間介電層，設(shè)于該源極金屬層與該半導(dǎo)體基底之間，以及設(shè)于該柵極金屬層與該導(dǎo)電層之間。
2.如權(quán)利要求1所述的半導(dǎo)體組件，其特征在于，該導(dǎo)電層延伸至與該源極金屬層重迭。
3.如權(quán)利要求2所述的半導(dǎo)體組件，其特征在于，另包括一第一接觸插塞，貫穿位于該導(dǎo)電層與該源極金屬層間的該層間介電層，以電性連接該源極金屬層與該導(dǎo)電層。
4.如權(quán)利要求3所述的半導(dǎo)體組件，其特征在于，其中該第一接觸插塞貫穿該電容介電層。
5.如權(quán)利要求1所述的半導(dǎo)體組件，其特征在于，其中該電容介電層的介電常數(shù)大于該層間介電層的介電常數(shù)。
6.如權(quán)利要求1所述的半導(dǎo)體組件，其特征在于，其中該電容介電層的厚度小于該層間介電層的厚度。
7.如權(quán)利要求1所述的半導(dǎo)體組件，其特征在于，其中該半導(dǎo)體基底的該上表面具有一溝槽，且該晶體管組件包括一絕緣層，覆蓋于該溝槽的側(cè)壁；一柵極導(dǎo)電層，位于該溝槽內(nèi)，且作為該晶體管組件的該柵極； 一基體摻雜區(qū)，位于該溝槽的一側(cè)，該基體摻雜區(qū)具有一第二導(dǎo)電類(lèi)型；以及一源極摻雜區(qū)，位于該基體摻雜區(qū)內(nèi)，且作為該晶體管組件的該源極，其中該源極摻雜區(qū)具有該第一導(dǎo)電類(lèi)型。
8.如權(quán)利要求7所述的半導(dǎo)體組件，其特征在于，另包括一源極接觸摻雜區(qū)，設(shè)于該源極摻雜區(qū)下方的該基體摻雜區(qū)內(nèi)，且該源極接觸摻雜區(qū)具有該第二導(dǎo)電類(lèi)型；以及一第二接觸插塞，將該源極摻雜區(qū)與該源極接觸摻雜區(qū)電性連接至該源極金屬層。
9.如權(quán)利要求7所述的半導(dǎo)體組件，其特征在于，該源極金屬層直接接觸該源極摻雜區(qū)。
10.如權(quán)利要求7所述的半導(dǎo)體組件，其特征在于，該第一導(dǎo)電類(lèi)型為N型，且該第二導(dǎo)電類(lèi)型為P型。
11.如權(quán)利要求第1項(xiàng)所述的半導(dǎo)體組件，其特征在于，該半導(dǎo)體基底包括一基材以及一設(shè)于該基材上的外延層，該重?fù)诫s區(qū)的摻雜劑量高于該外延層的摻雜劑量，且該外延層作為該晶體管組件的該漏極。
12.—種具有額外電容結(jié)構(gòu)的半導(dǎo)體組件的制作方法，其特征在于，包括提供一半導(dǎo)體基底，該半導(dǎo)體基底上定義有一第一焊墊區(qū)以及一第二焊墊區(qū)，且該半導(dǎo)體基底具有一上表面與一下表面，其中該半導(dǎo)體具有一第一導(dǎo)電類(lèi)型，且該第一焊墊區(qū)的該半導(dǎo)體基底的該上表面具有一溝槽；于該第一焊墊區(qū)的該半導(dǎo)體基底內(nèi)形成一晶體管組件，以及于該第二焊墊區(qū)的該半導(dǎo)體基底內(nèi)形成一重?fù)诫s區(qū)，其中該重?fù)诫s區(qū)具有該第一導(dǎo)電類(lèi)型； 于該半導(dǎo)體基底上覆蓋一電容介電層；于該第二焊墊區(qū)的該電容介電層上形成一導(dǎo)電層，其中位于該第二焊墊區(qū)的該重?fù)诫s區(qū)、該電容介電層以及該導(dǎo)電層構(gòu)成一電容結(jié)構(gòu)；于該導(dǎo)電層以及該電容介電層上覆蓋一層間介電層；于該第一焊墊區(qū)的該層間介電層上覆蓋一源極金屬層，以及于該第二焊墊區(qū)的該層間介電層上覆蓋一柵極金屬層，其中該源極金屬層與該柵極金屬層分別電性連接該晶體管組件的一源極與一柵極；以及于該半導(dǎo)體基底的該下表面形成一漏極金屬層，其中該漏極金屬層電性連接至該晶體管組件的一漏極。
13.如權(quán)利要求12所述的制作方法，其特征在于，形成該晶體管組件的步驟包括 于該半導(dǎo)體基底的該上表面以及該溝槽的側(cè)壁覆蓋一絕緣層；于該溝槽內(nèi)形成一柵極導(dǎo)電層，其中該柵極導(dǎo)電層作為該晶體管組件的該柵極； 于該溝槽一側(cè)的該半導(dǎo)體基底內(nèi)形成一基體摻雜區(qū)，其中該基體摻雜區(qū)具有一第二導(dǎo)電類(lèi)型；以及于該基體摻雜區(qū)內(nèi)形成一源極摻雜區(qū)，且于該第二焊墊區(qū)的該半導(dǎo)體基底內(nèi)形成該重?fù)诫s區(qū)，其中該源極摻雜區(qū)具有該第一導(dǎo)電類(lèi)型。
14.如權(quán)利要求13所述的制作方法，其特征在于，該重?fù)诫s區(qū)與該源極摻雜區(qū)同時(shí)形成。
15.如權(quán)利要求12所述的制作方法，其特征在于，形成該電容介電層的步驟利用一化學(xué)氣相沉積工藝。
16.如權(quán)利要求12所述的制作方法，其特征在于，形成該電容介電層的步驟利用一熱氧化工藝。
17.如權(quán)利要求12所述的制作方法，其特征在于，于覆蓋該層間介電層的步驟與形成該源極金屬層的步驟之間，該制作方法另包括形成一第一接觸插塞，貫穿該層間介電層，以電性連接該導(dǎo)電層與該源極金屬層。
18.如權(quán)利要求17所述的制作方法，其特征在于，形成該第一接觸插塞的步驟另包括同時(shí)形成一第二接觸插塞，貫穿該層間介電層、該電容介電層與該源極摻雜區(qū)，以電性連接該源極摻雜區(qū)與該源極金屬層。
19.如權(quán)利要求12所述的制作方法，其特征在于，該導(dǎo)電層的材料包括多晶硅。
20.如權(quán)利要求12所述的制作方法，其特征在于，提供該半導(dǎo)體基底的步驟包括 提供一具有該第一導(dǎo)電類(lèi)型的基材；于該基材上形成一具有該第一導(dǎo)電類(lèi)型的外延層，其中該重?fù)诫s區(qū)的摻雜劑量高于該外延層的摻雜劑量；以及于該第一焊墊區(qū)的該外延層上形成該溝槽。
全文摘要
本發(fā)明公開(kāi)了半導(dǎo)體組件，其包括一具有一導(dǎo)電類(lèi)型的半導(dǎo)體基底、一源極金屬層、一柵極金屬層、至少一晶體管組件、一具有導(dǎo)電類(lèi)型的重?fù)诫s區(qū)、一電容介電層以及一導(dǎo)電層。源極金屬層與柵極金屬層設(shè)于半導(dǎo)體基底上。晶體管組件設(shè)于源極金屬層正下方的半導(dǎo)體基底內(nèi)。重?fù)诫s區(qū)、電容介電層以及導(dǎo)電層構(gòu)成一電容結(jié)構(gòu)，設(shè)于柵極金屬層正下方，并電性連接至晶體管組件的源極與漏極之間。電容結(jié)構(gòu)并未占據(jù)設(shè)于源極金屬層下方的晶體管組件的設(shè)置空間，進(jìn)一步有效避免因設(shè)置額外電容結(jié)構(gòu)而縮減晶體管組件的大小。
文檔編號(hào)H01L21/822GK102446914SQ20101050944
公開(kāi)日2012年5月9日 申請(qǐng)日期2010年10月8日 優(yōu)先權(quán)日2010年10月8日
發(fā)明者林偉捷 申請(qǐng)人:大中積體電路股份有限公司