專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路結(jié)構(gòu)，且特別涉及一種缺陷減少的半導(dǎo)體材料以及其形 成方法。
背景技術(shù)：
金屬氧化物半導(dǎo)體晶體管的速度取決于金屬氧化物半導(dǎo)體晶體管的驅(qū)動電流，而 金屬氧化物半導(dǎo)體晶體管的驅(qū)動電流與電荷遷移率密切相關(guān)。舉例來說，當(dāng)通道區(qū)的電子 遷移率高時，N型金屬氧化物半導(dǎo)體晶體管具有高驅(qū)動電流。而當(dāng)通道區(qū)的空穴遷移率高 時，P型金屬氧化物半導(dǎo)體晶體管具有高驅(qū)動電流。鍺為已知的半導(dǎo)體材料。在形成集成電路時最常使用的半導(dǎo)體材料為硅，但鍺的 電子遷移率及空穴遷移率高于硅。因此，鍺為形成集成電路時很好的材料。然而，過去因為 硅的氧化物(氧化硅)已用于金屬氧化物半導(dǎo)體晶體管的柵極介電質(zhì)，因此硅比鍺更受歡 迎。硅基板通過熱氧化可方便的形成金屬氧化物半導(dǎo)體晶體管的柵極介電質(zhì)。另一方面， 氧化鍺可溶于水，因此不適合用以形成柵極介電質(zhì)。然而，因于金屬氧化物半導(dǎo)體晶體管上使用高介電常數(shù)(high-k)的介電質(zhì)材料， 氧化硅的方便性就不再是其一大優(yōu)點，因此再次檢視鍺于形成金屬氧化物半導(dǎo)體晶體管的 使用。除了鍺之外，第III族及第V族元素的化合物半導(dǎo)體材料(之后稱為III-V化合 物半導(dǎo)體)因其高電子遷移率，也為形成N型金屬氧化物半導(dǎo)體裝置的優(yōu)良選擇。半導(dǎo)體工業(yè)所面對的挑戰(zhàn)在于難以形成具有高濃度或純的鍺層及III-V化合物 半導(dǎo)體層。特別是難以形成具有低缺陷密度及良好厚度的高濃度鍺層或III-V層。在 之前的研究中，由空白硅晶片(blank silicon wafer)外延生長的硅鍺層，其臨界厚度 (critical thickness)隨著硅鍺層中鍺比例增加而減小，其中臨界厚度指硅鍺層在沒有 松弛(relaxation)的情況下所可以達到的最大厚度。當(dāng)松弛發(fā)生時，晶格結(jié)構(gòu)會被破壞而 造成缺陷。舉例來說，當(dāng)硅鍺層形成在空白硅晶片上時，含20%鍺的硅鍺層的臨界厚度僅可 約為IOnm至約20nm。更糟的是，當(dāng)含鍺量增加到40、60、80%時，其臨界厚度更依序縮減至 6至8nm、4至5nm、2至3nm。當(dāng)鍺層厚度超過臨界厚度時，其缺陷數(shù)目會大量的增加。有鑒 于此，欲形成金屬氧化物半導(dǎo)體晶體管，特別是鰭式場效應(yīng)晶體管(FinFET)時，無法在空 白硅晶片上形成鍺或III-V化合物半導(dǎo)體層。半導(dǎo)體的再生長(re-growth)可用來提升鍺或III-V化合物半導(dǎo)體層 的品質(zhì)。一種半導(dǎo)體再生長工藝包括在半導(dǎo)體基板上毯覆性沉積差排阻擋掩模 (dislocation-blocking mask)，并在差排阻擋掩模中形成開口使半導(dǎo)體基板由開口暴露 出來。而后進行再生長以在開口形成再生長區(qū)，其生長區(qū)以如鍺或III-V化合物半導(dǎo)體的 半導(dǎo)體材料形成。雖然再生長區(qū)的品質(zhì)優(yōu)于以相同材質(zhì)形成的毯覆性形成層，但仍可觀察 到如差排的缺陷。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)中的缺陷。根據(jù)一實施例，集成電路結(jié)構(gòu)包括以第一半導(dǎo)體材料形成的半導(dǎo)體基板；在半 導(dǎo)體基板中的兩個絕緣體；在兩絕緣體間鄰接側(cè)壁的半導(dǎo)體區(qū)。由不同于第一半導(dǎo)體材料 的第二半導(dǎo)體材料形成半導(dǎo)體區(qū)，其寬度小于50nm。根據(jù)另一實施例，一種集成電路結(jié)構(gòu)，包括一硅基板；兩個淺溝槽絕緣區(qū)，在該 硅基板中；以及一半導(dǎo)體區(qū)，在所述兩個淺溝槽絕緣區(qū)間并鄰接所述兩個淺溝槽絕緣區(qū)側(cè) 壁，其中該半導(dǎo)體區(qū)包括一材料，該材料主要組成為鍺或III-V化合物半導(dǎo)體材料，且其中 該半導(dǎo)體區(qū)的寬度小于50nm且深寬比小于1. 8。本發(fā)明也公開其他實施例。本發(fā)明中，在再生長的半導(dǎo)體區(qū)中差排的數(shù)目可大大的減低。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出優(yōu)選實施 例，并配合附圖，進行詳細說明。


圖IA 圖5為一系列剖面圖，用以說明本發(fā)明一優(yōu)選實施例制造高品質(zhì)異質(zhì)結(jié)構(gòu) 的中間階段。其中，附圖標記說明如下20 基板22 淺溝槽絕緣區(qū)20， 部分的基板20 25 側(cè)壁24 開口26 半導(dǎo)體區(qū)洸-1 層洸-2 層28 差排W， 寬度D， 深度
具體實施例方式本發(fā)明的實施例的制造與使用詳述如下。應(yīng)可理解的是，該些實施例所提供的許 多發(fā)明概念可廣泛的應(yīng)用于各種特定范疇。所述特定實施例僅為舉例說明而非以此為限。本發(fā)明提供低缺陷半導(dǎo)體材料的外延生長的新穎方法。依據(jù)實施例說明制造集成 電路結(jié)構(gòu)的中間步驟。在所述不同實施例中，設(shè)計類似的元件以類似的元件符號表示。參照圖1A，提供基板20。基板20可為以一般使用的半導(dǎo)體材料如硅所形成的半 導(dǎo)體基板。在基板20中形成絕緣體如淺溝槽絕緣(STI)區(qū)22。淺溝槽絕緣區(qū)22的深度 Dl可介于約50nm至300nm間，更或介于約IOOnm至400nm間。然而，應(yīng)了解所述尺寸僅用 于舉例，可依所使用的不同的形成技術(shù)而改變。使半導(dǎo)體基板20凹陷以形成開口，并以介 電質(zhì)材料填充開口以形成淺溝槽絕緣區(qū)22。淺溝槽絕緣區(qū)22包括側(cè)壁彼此相對的兩個鄰近區(qū)(如圖IB所示可為一連續(xù)區(qū)域 的部分)。基板20的一部分20’介于兩鄰近淺溝槽絕緣區(qū)22間，且鄰接兩鄰近淺溝槽絕 緣區(qū)22。部分基板20’可有較小的寬度W’。在一實施例中，寬度W’小于約50nm。寬度W’ 也可小于約30nm或介于約30nm至5nm間。
圖IB為圖IA所示結(jié)構(gòu)的俯視圖，其中圖IA由圖IB通過2A-2A線上的平面所獲 得。部分基板20’可為具有兩個長邊及兩個短邊的矩形。側(cè)壁，尤其是較長的側(cè)壁25，優(yōu) 選不要沿著基板20的[100]及[111]方向延伸。在一實施例中，側(cè)壁25可沿著基板20的 [110]方向延伸。寬度W’可與部份20’的較短側(cè)的長度相同。參照圖2，移除部分基板20’，形成開口 24。淺溝槽絕緣區(qū)22的側(cè)壁25因此暴露 于開口 M。在一實施例中，開口 M的底部與淺溝槽絕緣區(qū)22的底部成齊平。在另一實施 例中，開口 M的底部(如虛線所示)可低于或高于淺溝槽絕緣區(qū)22的底部。因此，開口的 深寬比(開口 M的深度D2對寬度W’)可依需要增加或減小。舉例來說，開口對的深寬比 可小于1.8，甚或小于1。開口 M的深寬比可為1。參照圖3，在開口 M中，半導(dǎo)體區(qū)沈以與半導(dǎo)體基板20不同晶格常數(shù)的材料生長 而成。形成半導(dǎo)體區(qū)26的方法包括例如以選擇性外延生長(SEG)。在一實施例中，半導(dǎo)體 區(qū)沈包括硅鍺，該硅鍺可表示為SihGex，其中χ為硅鍺中鍺的百分比，其可為大于零，并且 等于或小于1。當(dāng)χ等于1時，以純鍺形成半導(dǎo)體區(qū)26。在另一實施例中，半導(dǎo)體區(qū)沈包括 化合物半導(dǎo)體材料，化合物半導(dǎo)體材料包括第III族及第V族元素(III-V化合物半導(dǎo)體)， 可包括砷化鎵、磷化銦、砷化鎵銦、砷化鋁銦、銻化鎵、銻化鋁、砷化鋁、磷化鋁、磷化鎵、上 述的組合、及上述的多層組合，但并非以此為限。在一實施例中，半導(dǎo)體區(qū)沈的一層(表示為沈-1層)以外延生長后進行回火。 回火可為快閃式回火(flash anneal)、激光回火、快速加熱回火(rapid thermal anneal) 等。回火可造成差排例如為穿透差排(threading dislocations)如觀所示，因而水平滑 動。因差排的滑動，差排觀可碰到淺溝槽絕緣區(qū)22的側(cè)壁25而被阻擋。當(dāng)在沈-1層上 形成半導(dǎo)體區(qū)26的多層時，被阻擋的差排不會繼續(xù)生長，因此差排的數(shù)目會降低。在圖4中，以外延生長半導(dǎo)體區(qū)沈的額外的一層(表示為沈-2層)。額外的沈-2 層可與其下的26-1層組成相同，或是與其組成略為不同。若沈-1層與半導(dǎo)體基板20具有 第一晶格錯置(first lattice mismatch)，而洸-2層與半導(dǎo)體基板20具有第二晶格錯置， 其第二晶格錯置可大于或等于第一晶格錯置。在一實施例中，26-1層及沈-2層皆為鍺硅 層，26-2層的鍺百分比大于其下的沈-1層。在形成沈-2層后，可進行額外的回火，使得更 多穿透差排可滑動而被淺溝槽絕緣區(qū)22的側(cè)壁25阻擋。在一實施例中，上述外延生長與回火可重復(fù)多次。并且在各層生長時，各半導(dǎo)體材 料的組成可與其下層相同，或是該半導(dǎo)體材料與半導(dǎo)體基板20的晶格錯置比其下層更大。 在另一實施例中，在生長-回火的數(shù)次循環(huán)后，不進行更多的回火，而在半導(dǎo)體區(qū)26持續(xù)進 行生長使其高過淺溝槽絕緣區(qū)22的上表面。進行外延生長直到半導(dǎo)體區(qū)沈的上表面高于淺溝槽絕緣區(qū)22的上表面。如圖5 所示，可進行化學(xué)機械研磨(CMP)以平整淺溝槽絕緣區(qū)22與半導(dǎo)體區(qū)沈的上表面。另外， 也可只進行一次回火而非多次回火。該惟一一次的回火可于化學(xué)機械研磨之前或之后進 行。在形成如圖5所示的結(jié)構(gòu)后，可形成金屬氧化物半導(dǎo)體裝置，舉例來說，在半導(dǎo)體區(qū)沈 上形成柵極介電質(zhì)，在柵極介電質(zhì)上形成柵極電極，摻雜部分半導(dǎo)體區(qū)26以形成源極與漏 極區(qū)。已知在寬度W’(圖1A、圖1B)減小至50nm或更小時，在再生長的半導(dǎo)體區(qū)中差排 的數(shù)目可大大的減低。實驗結(jié)果顯示當(dāng)寬度W’小于50nm時，即使開口 24(圖2)的深寬比小于1. 8時，特別是其深寬比小于1時，仍可得所需差排數(shù)目，此與傳統(tǒng)形成方法的需求相反。 雖然本發(fā)明已以數(shù)個優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，任何所屬 技術(shù)領(lǐng)域中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動與潤飾， 因此本發(fā)明的保護范圍當(dāng)視隨附的權(quán)利要求所界定的保護范圍為準。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基板，由一第一半導(dǎo)體材料形成；兩個絕緣體，在該半導(dǎo)體基板中；以及一半導(dǎo)體區(qū)，在所述兩個絕緣體間并鄰接所述兩個絕緣體的側(cè)壁，其中該半導(dǎo)體區(qū)由 不同于該第一半導(dǎo)體材料的一第二半導(dǎo)體材料形成，且該半導(dǎo)體區(qū)的寬度小于50nm。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該半導(dǎo)體區(qū)的寬度小于30nm。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該半導(dǎo)體區(qū)的一深寬比小于1.8。
4.如權(quán)利要求3所述的集成電路結(jié)構(gòu)，其中該深寬比小于1。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該半導(dǎo)體基板為一硅基板，及其中該第二 半導(dǎo)體材料包括硅鍺。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該半導(dǎo)體基板為一硅基板，及其中該第二 半導(dǎo)體材料包括第III族及第V族元素的III-V化合物半導(dǎo)體材料。
7.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中相較于該半導(dǎo)體區(qū)的較下方部分與該半導(dǎo) 體基板間的晶格錯置，該半導(dǎo)體區(qū)的較上方部分與該半導(dǎo)體基板間的晶格錯置較多。
8.一種集成電路結(jié)構(gòu)，包括一硅基板；兩個淺溝槽絕緣區(qū)，在該硅基板中；以及一半導(dǎo)體區(qū)，在所述兩個淺溝槽絕緣區(qū)間并鄰接所述兩個淺溝槽絕緣區(qū)側(cè)壁，其中該 半導(dǎo)體區(qū)包括一材料，該材料主要組成為鍺或III-V化合物半導(dǎo)體材料，且其中該半導(dǎo)體 區(qū)的寬度小于50nm且深寬比小于1. 8。
9.如權(quán)利要求8所述的集成電路結(jié)構(gòu)，其中該半導(dǎo)體區(qū)的寬度小于30nm。
10.如權(quán)利要求9所述的集成電路結(jié)構(gòu)，其中該深寬比小于1。
全文摘要
本發(fā)明提供一種集成電路結(jié)構(gòu)，包括以第一半導(dǎo)體材料形成的半導(dǎo)體基板；兩個絕緣體在半導(dǎo)體基板中；兩絕緣體之間且鄰接側(cè)壁的半導(dǎo)體區(qū)。由不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料形成半導(dǎo)體區(qū)，其寬度小于50nm。本發(fā)明中，在再生長的半導(dǎo)體區(qū)中差排的數(shù)目可大大的減低。
文檔編號H01L29/06GK102054857SQ20101028329
公開日2011年5月11日 申請日期2010年9月15日 優(yōu)先權(quán)日2009年9月15日
發(fā)明者萬幸仁, 柯志欣 申請人:臺灣積體電路制造股份有限公司