專利名稱：制作半導體器件結構的方法
技術領域：
本發(fā)明涉及半導體制造工藝，特別涉及一種制作半導體器件結構的方法。
背景技術：
隨著半導體集成電路制造工藝的日益進步，柵極的尺寸越來越小，導電溝道也越來越短，形成的PN結漏電流對半導體器件結構的性能的影響也越來越明顯。若不改變半導體器件的組成成分或結構，僅單純的按比例縮小半導體器件會因其飽和漏電流(IDSS)過大而變得不可行，所以半導體器件在按比例縮小的同時會改變一些構件的成分或結構來減小IDSS。典型的半導體器件結構可以是互補性金屬氧化物(CMOS)器件結構。該CMOS器件結構包括柵極、源極和漏極。在源極( 和漏極(D)靠近柵極底部的區(qū)域還形成有輕摻雜區(qū)域(LDD區(qū))。輕摻雜區(qū)包含輕摻雜漏注入(Lightly Doped Drain, LDD)區(qū)及袋式區(qū)(Pocket) 離子注入區(qū)，所述輕摻雜區(qū)用于定義CMOS器件結構的源極/漏極(S/D)擴展區(qū)。LDD雜質位于柵極下方緊貼溝道區(qū)邊緣，Pocket雜質位于LDD區(qū)下方緊貼溝道區(qū)邊緣，均為S/D區(qū)提供雜質濃度梯度。下面以半導體器件結構的PMOS區(qū)域為例進行詳細說明，具體地，制備PMOS區(qū)域的 S/D擴展區(qū)的方法可以如下首先，在具有N阱的半導體襯底上形成柵極結構。接著，在該柵極結構的兩側形成間隙壁結構，其中，所述間隙壁結構從外側到內側依次包括墊氧層結構和側壁層結構(以柵極結構為中心，遠離柵極結構的為外側，靠近柵極結構的為內側)。其次，在上述間隙壁結構的兩側且靠近于間隙壁結構的襯底上形成外延區(qū)，再者去除所述間隙壁結構包含的側壁層結構。然后在襯底上的外延區(qū)與上述墊氧層結構之間形成輕摻雜區(qū) (LDD區(qū))。最后再次形成間隙壁結構所需要的側壁層結構，并通過重摻雜方式在接近淺溝槽隔離區(qū)的襯底上形成PMOS區(qū)域的源極/漏極。上述PMOS區(qū)域的外延區(qū)是用于導引應力至溝道區(qū)，所述LDD區(qū)中雜質離子沿導電溝道方向濃度梯度減小，且用于降低形成的半導體器件結構中的PN結漏電流。然而上述工藝出現的問題為制備的PMOS區(qū)域中的LDD區(qū)和外延區(qū)經常重合。由此，導致外延區(qū)和LDD區(qū)相互制約，導致外延區(qū)的應變作用降低，同時使得所述LDD區(qū)不能夠降低形成的PMOS區(qū)域PN結的漏電流和實際施加在PMOS區(qū)域耗盡層上面的電勢，進而無法降低半導體器件結構的功耗，得不到符合實際工藝的半導體器件結構。因此，在制備半導體器件結構中，如何避免源極/漏極區(qū)域的LDD區(qū)與外延區(qū)重合成為當前需要解決的技術問題。

發(fā)明內容
在發(fā)明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式
部分中進一步詳細說明。本發(fā)明的發(fā)明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
為了有效解決上述問題，本發(fā)明提出了一種制作半導體器件結構的方法，包括下列步驟提供一具有離子阱的襯底，該襯底上方形成有對應該離子阱的柵極結構；在所述柵極結構的外圍形成第一間隙壁結構，該第一間隙壁結構從外到內依次包括第一側壁層結構、第一偏移側壁層結構和第一墊氧層結構；在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成外延區(qū)；去除所述第一間隙壁結構中的第一側壁層結構；在所述襯底中位于所述外延區(qū)的內側且緊鄰于所述外延區(qū)的位置形成輕摻雜區(qū)， 該輕摻雜區(qū)的一部分位于所述第一偏移側壁層結構的下方；以及在所述第一偏移側壁層結構的外側形成第二側壁層結構，且在所述襯底中形成源 /漏極區(qū)，得到所述半導體器件結構。進一步地，當所述離子阱為N阱時，所述外延區(qū)為鍺化硅外延區(qū)；當所述離子阱為P阱時，所述外延區(qū)為碳化硅外延區(qū)。進一步地，在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成外延區(qū)進一步包括當所述離子阱為N阱時，在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成凹槽，且在所述凹槽中填充鍺、硅原子形成鍺化硅外延區(qū)；當所述離子阱為P阱時，在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成凹槽，且在所述凹槽中填充碳、硅原子形成碳化硅外延區(qū)。進一步地，所述第一墊氧層結構的形成方式是爐管氧化法、快速熱氧化法或原位水蒸氣產生氧化法；所述第一偏移側壁層結構、所述第一側壁層結構和所述第二側壁層結構的形成方式是低壓化學氣相沉積、半大氣壓化學氣相沉積或等離子體化學氣相沉積。進一步地，所述在所述柵極結構的外圍形成第一間隙壁結構進一步包括在所述柵極結構的外側形成所述第一墊氧層結構；接著在所述襯底和所述第一墊氧層結構的上表面依次沉積第一偏移側壁層和第一側壁層，以及依次刻蝕所述第一偏移側壁層和所述第一側壁層，得到所述第一偏移側壁層結構和第一側壁層結構。進一步地，所述在所述柵極結構的外圍形成第一間隙壁結構進一步包括在所述柵極結構的外側形成所述第一墊氧層結構；在所述襯底和所述第一墊氧層結構的上表面沉積第一偏移側壁層，刻蝕該第一偏移側壁層，得到所述第一偏移側壁層結構；以及在所述襯底和所述第一偏移側壁層結構的上表面沉積第一側壁層，刻蝕該第一側壁層，得到所述第一側壁層結構。進一步地，所述柵極結構包括位于所述襯底上方的柵極絕緣層和位于所述柵極絕緣層上方的柵極金屬層。進一步地，所述第一墊氧層結構、所述第一偏移側壁層結構、所述第一側壁層結構和所述第二側壁層結構的材料為氧化物、氮化物或兩者的組合物。以及，采用氣體為SiH4、TEOS、O2和O3的混合氣體制備材料為氧化物的所述第一偏移側壁層結構、所述第一側壁層結構和所述第二側壁層結構；采用氣體為DCS、SiH4和NH3的混合氣體制備材料為氮化物的所述第一偏移側壁層結構、所述第一側壁層結構和所述第二側壁層結構。進一步地，當所述離子阱為N阱時，所述輕摻雜區(qū)的摻雜雜質為硼或BF2 ；當所述離子阱為P阱時，所述輕摻雜區(qū)的摻雜雜質為磷或砷。根據本發(fā)明的制備半導體器件結構的方法，在形成外延區(qū)之前，先形成間隙壁結構，該間隙壁結構從內到外包括第一墊氧層結構、第一偏移側壁層結構和第一側壁層結構， 接著去除所述第一側壁層結構并形成LDD區(qū)，即制備半導體器件結構的S/D擴展區(qū)。通過本發(fā)明方法制備的半導體器件結構的工藝可使LDD區(qū)與外延區(qū)較少的重合，而且還可以減少在形成第一偏移側壁層結構時產生的柵極結構的外延薄膜(第一墊氧層結構)損失。另外，由于LDD區(qū)的形成是通過離子偏移某一角度進行注入的，由此可以使得LDD區(qū)更接近于版圖設計中的柵極結構的下方。進一步地，通過本發(fā)明的方法降低了形成的半導體器件結構的IDSS(漏電流)，以及降低了半導體器件結構的功耗，且提高了半導體器件結構的抗擊穿能力，進而提高了制備的半導體器件結構的性能。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，圖IA到圖IJ是根據本發(fā)明的實施例制備半導體器件結構的剖面示意圖；圖2A和圖2B為現有技術中制備的半導體器件結構的SEM圖；圖2C和圖2D為根據本發(fā)明的實施例制備的半導體器件結構的SEM圖；圖3是根據本發(fā)明的實施例的方法制備的半導體器件結構的工藝流程圖。
具體實施例方式在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。為了徹底了解本發(fā)明，將在下列的描述中提出詳細的步驟，以便說明本發(fā)明是如何改進制作半導體器件結構的工藝來解決現有技術中的問題。顯然，本發(fā)明的施行并不限定于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。本發(fā)明中的方法可以在半導體器件結構的PMOS區(qū)域或NMOS區(qū)域上實施，或在 PMOS區(qū)域和NMOS區(qū)域上同時實施，本發(fā)明不對其進行限制，依據實際的工藝需求進行設定。下述實施例是以單個的PMOS區(qū)域進行說明。參考圖IA所示，提供包含有淺溝槽隔離(STI)結構102和離子阱的半導體襯底 101，所述半導體襯底可以是硅、鍺、砷化鎵或硅鍺化合物。當所述離子阱為N阱時，該半導體襯底101區(qū)域屬于PMOS區(qū)域103，當所述離子阱為P阱時，所述半導體襯底101區(qū)域屬于 NMOS區(qū)域。以下以PMOS區(qū)域103為例進行說明，所述N阱中的離子可以是磷，注入的能量可以是250KeV至300KeV，劑量為!Be13原子/cm2。在所述半導體襯底101上方形成有第一柵極結構104，該第一柵極結構104包括襯底101上方的第一柵極絕緣層105和位于所述第一柵極絕緣層105上方的第一柵極金屬層 106，優(yōu)選地，可以在該第一柵極金屬層106得上方形成用于保護柵極的掩膜層。所述第一柵極絕緣層105可以是HfO2或其它絕緣性的材料，并且所述第一柵極絕緣層105可以通過化學氣相沉積形成或等離子體氣相沉積形成，其厚度優(yōu)選在5埃至20埃之間。所述第一柵極金屬層106可以是高K材料(K為介電常數)，或其它易導電的金屬氧化物材料，其厚度范圍可為5埃至30埃，該第一柵極金屬層106的形成方式可以通過常壓化學氣相沉積或低壓化學氣相沉積進行實施，或通過等離子體化學氣相沉積或原子層沉積法進行實施。接著，參考圖IB所示，在所述第一柵極結構104的外側形成第一墊氧化層結構 107’，該第一墊氧層結構107’的材料可以是氧化物或氮化物，如可以是氮化硅、氮氧化硅、 或上述的組合物等。另外，該第一墊氧層結構107’的形成方法可以為爐管氧化法、快速熱氧化法或原位水蒸氣產生氧化法，其選用的氣體是氧氣、氮氣、而、隊0和H2O等的混合氣體。 所述第一柵極結構104外表面的第一墊氧層結構107’的厚度大約為1 4納米。參考圖IC至IE所示，在圖IB所示的結構上表面依次形成第一偏移側壁層108和第一側壁層109，并刻蝕或圖形化所述第一偏移側壁層108和第一側壁層109，使其形成如圖IE所示的間隙壁結構。所述第一偏移側壁層108和第一側壁層109的刻蝕方式為干法刻蝕方式，其相對應的刻蝕氣體可以是CF4、HBr、He和仏等的混合氣體。圖IE所示的間隙壁結構從外側到內側依次包括第一側壁層結構109’、第一偏移側壁層結構108’和第一墊氧層結構107’。在本實施例中，以第一柵極結構104為中心，遠離第一柵極結構104為外側，靠近第一柵極結構104為內側。需要說明的是，在刻蝕形成間隙壁結構的過程中，在所述第一柵極結構104的正上方的保護層即第一墊氧層結構107’不被刻蝕。特別地，所述第一偏移側壁層結構108’和第一側壁層結構109’的材料可以是氧化物或氮化物，如可以是氮化硅、氮氧化硅或上述的組合等。其中，第一偏移側壁層108和第一側壁層109的形成方式可以采用低壓化學氣相沉積、半大氣壓化學氣相沉積或等離子體化學氣相沉積等，并且所述第一偏移側壁層108的沉積厚度在5 15納米之間，第一側壁層109的沉積厚度在10 25納米之間。當所述第一偏移側壁層結構108’和第一側壁層結構109’的材料選用氧化物時，沉積所述第一偏移側壁層108和第一側壁層109的氣體可以是SiH4、TEOS、O2和O3等的混合氣體；當所述第一偏移側壁層結構108’和第一側壁層結構109’的材料選用氮化物時，沉積所述第一偏移側壁層108和第一側壁層109的氣體可以是DCS、SiH4和NH3等的混合氣體。參考圖IE所示，所述間隙壁結構位于所述第一柵極結構104的外表面。所述間隙壁結構的形成方式可以是先在第一柵極結構104的外側形成第一墊氧層結構107’，再由內側到外側依次形成第一偏移側壁層108和第一側壁層109后，同時刻蝕/圖形化所述第一偏移側壁層108和第一側壁層109使其形成第一偏移側壁層結構108’和第一側壁層結構 109’進而獲得上述的間隙壁結構?？蛇x地，圖IE所示的間隙壁結構還可以是先形成第一墊氧層結構107’，其次在所述襯底101和所述第一墊氧層結構107’的上表面形成第一偏移側壁層108，刻蝕該第一偏移側壁層108，得到所述第一偏移側壁層結構108’，接著在所述襯底101和所述第一偏移側壁層結構108’的上表面形成第一側壁層109，刻蝕第一側壁層109，得到所述第一側壁層結構109’，該方式獲取的間隙壁結構也需要注意不能刻蝕掉上述第一柵極結構104正上方的保護層即第一墊氧層結構107’。該保護層可以是第一墊氧層結構107’或掩膜層，在本實施例中，所述保護層為第一墊氧層結構107’。當然，該第一偏移側壁層結構108’或第一側壁層結構109’的制備工藝可以在不同的刻蝕設備中依次進行，也可以在同一刻蝕設備中原位進行。當在同一設備中制備第一間隙壁結構時，所述相鄰的第一墊氧層結構107’、第一偏移側壁層結構108’和第一側壁層結構109’所選用的材料是不同的。然后，參考圖IF所示，在所述半導體襯底101上位于所述第一側壁層結構109’的外側且緊鄰于所述第一側壁層結構109’的位置形成外延區(qū)110，該外延區(qū)110緊鄰于所述第一側壁層結構109’。優(yōu)選可以使該外延區(qū)110位于所述間隙壁結構和STI結構之間。具體地，在緊鄰于所述第一側壁層結構109’的半導體襯底101中形成凹槽，即在位于所述第一側壁層結構109’的外側且緊鄰于所述第一側壁層結構109’的襯底位置形成凹槽，凹槽形成方法可為等向性及/或非等向性干法刻蝕，其深度為0-1000埃，較好為250-650埃。接著在所述凹槽中填充鍺、硅原子，使其外延反應形成具有可以產生壓應力的鍺化硅，以便用于提高該PMOS區(qū)域中源/漏極的載流子遷移率。所述鍺化硅外延區(qū)采用的硅源前驅氣體可以是SH4或SiH2Cl2,相對應的流量可以是30 300sccm，鍺源前驅氣體可以為GeH4、HCl、氫氣等的混合氣體，相對應的GeH4流量是5 500sccm，優(yōu)選的GeH4流量為5 50sccm，HCl 氣體的流量是50 200sCCm，氫氣的流量可以為5 50slm。優(yōu)選地是將上述的硅源前驅氣體和鍺源前驅氣體混合在腔體里面進行反應，從而實現在凹槽中形成具有壓應變的鍺化硅。鍺化硅外延區(qū)通常會在溝道區(qū)引發(fā)壓應力，因此可強化半導體器件結構中PMOS區(qū)域的載流子遷移率。其次，參考圖IG所示，去除間隙壁結構中的第一側壁層結構109’，同時去除所述第一柵極結構正上方的保護層即第一墊氧層結構107’。該處的去除方式可以采用濕法刻蝕方式，其所選用的溶液可以是熱磷酸，HF或RCA等，選用溶液的濃度依據實際的工藝需求配置。再接著，參考圖IH所示，在所述半導體襯底101中位于所述外延區(qū)101的內側且緊鄰于所述外延區(qū)101的位置形成輕摻雜區(qū)111，部分輕摻雜區(qū)111位于所述第一偏移側壁層結構108’的下方。其主要是通過離子注入方式在半導體襯底101中形成輕摻雜(LDD) 區(qū)111。所述LDD區(qū)的離子注入方向可以是與豎直方向傾斜45度角或傾斜大于45度角，優(yōu)選的角度范圍是30度至75度，以便使得LDD區(qū)盡可能的位于所述第一偏移側壁結構108’ 的正下方，減小與外延區(qū)110的重合。所述LDD區(qū)注入的離子即摻雜的雜質可以是硼或BF2 等，注入劑量可以為Ie13 !Be15原子/cm2?？蛇x地，在所述襯底101中位于所述外延區(qū)110 的內側且緊鄰于所述外延區(qū)110的位置形成多個輕摻雜區(qū)111，該多個輕摻雜區(qū)部分位于所述第一偏移側壁層結構108’的下方。參考圖II所示，在所述第一偏移側壁層結構108’的外側形成第二側壁層結構 112，所述第二側壁層結構112的形成方式類似于第一側壁層結構109’的形成方式，以及該第二側壁層結構112的材料也可以是氮化物、氧化物或兩者的組合等。最后參考圖IJ所示，在所述半導體襯底101中位于所述第二側壁層結構112的外側且緊鄰于第二側壁層結構112的位置形成重摻雜區(qū)，該重摻雜區(qū)域位于所述第二側壁層結構112和STI結構102之間，形成對應于PMOS區(qū)域的源/漏極113，進而得到半導體器件結構所需要的PMOS區(qū)域。所述重摻雜的離子可以是硼、BF2等，劑量可以為Ie13 !Be15原子 / cm2。綜上制備的半導體器件結構的PMOS區(qū)域的方法，該PMOS區(qū)域具有與外延區(qū)110 較少重合的LDD區(qū)111，使得該PMOS區(qū)域的外延區(qū)110能夠較好的提高載流子的遷移率，且所述LDD區(qū)111能夠減小半導體器件結構中的飽和漏電流，由此本發(fā)明的方法可以提高制備的半導體器件結構的電學性能。根據本發(fā)明的另一方面，上述制備半導體器件結構的PMOS區(qū)域的方法也可以適用于NMOS區(qū)域的制備過程。對于制備NMOS區(qū)域的S/D區(qū)也可以采用上述的方式，其不同之處在于，所述NMOS區(qū)域的凹槽中通過填充碳原子形成碳化硅外延區(qū)，該碳化硅外延區(qū)用于提供張應力。此外，對于NMOS區(qū)域的LDD區(qū)摻雜的雜質可以是磷和砷等，相對應的劑量可以為Ie13 !Be15原子/cm2。具體地，首先，在具有P阱的半導體襯底區(qū)域上形成第二柵極結構，且在該第二柵極結構的外側形成和上述類似的間隙壁結構，該間隙壁結構從外側到內側依次包括第一側壁層結構109’、第一偏移側壁層結構108’和第一墊氧層結構107’。 接著，在NMOS區(qū)域的半導體襯底上位于所述第一側壁層結構109’的外側且緊鄰于所述第一側壁層結構109’的位置形成碳化硅外延區(qū)，具體地，在所述襯底上位于所述第一側壁層結構109’的外側且緊鄰于所述第一側壁層結構109’的位置形成凹槽，且在所述凹槽中填充碳、硅原子形成碳化硅外延區(qū)。然后，去除上述間隙壁結構中的第一側壁層結構109’，對所述NMOS區(qū)域的襯底進行輕摻雜，形成輕摻雜區(qū)，該輕摻雜區(qū)位于所述外延區(qū)的內側且緊鄰于所述外延區(qū)的位置。再接著在所述第一偏移側壁層結構108’的外側形成第二側壁層結構112，以及對NMOS區(qū)域的襯底進行重摻雜，得到NMOS區(qū)域的源極/漏極，所述重摻雜區(qū)域位于該第二側壁層結構112和STI結構102之間，重摻雜區(qū)域的摻雜雜質可以使磷、砷等，劑量為Ie13 k15原子/cm2。優(yōu)選地，所述半導體器件結構中的PMOS區(qū)域和NMOS區(qū)域可以同時進行。具體地， 在制備PMOS區(qū)域的某一操作時，如“刻蝕第一偏移側壁層”、“刻蝕第一側壁層”、“形成凹槽結構”或“外延區(qū)”等，可以采用掩膜或光致抗蝕劑將半導體器件結構的NMOS區(qū)域進行遮蔽。相對應地，對NMOS區(qū)域進行操作時，可以采用掩膜或光致抗蝕劑遮蔽所述PMOS區(qū)域。 當然，上述制備半導體器件結構的NMOS區(qū)域和PMOS區(qū)域同時進行還是針對單個區(qū)域進行制備，其主要是依據實際的工藝設備選擇。參考圖2A和圖2B所示，圖2A和圖2B分別為現有技術中制備的半導體器件結構的SEM圖。圖2A中所示的實例的LDD區(qū)的形成方式是先形成墊氧層結構和側壁層結構后， 再形成外延區(qū)，進而去除所述側壁層結構，接著形成偏移側壁層結構和LDD區(qū)。從圖中可以看出，所述LDD區(qū)和外延區(qū)較多的被重合，使得外延區(qū)的鍺化硅被損失了至少5nm。相比較于圖2C和圖2D，圖2C和圖2D為根據本發(fā)明的實施例制備的半導體器件結構的SEM圖。通過上述實施例獲取得半導體器件結構的SEM圖中顯示的所述LDD區(qū)和外延區(qū)較少重合。由此，在本發(fā)明中預先形成具有第一側壁層的間隙壁結構，再形成外延區(qū)，之后去除所述第一側壁層結構，接著形成輕摻雜區(qū)的方法可以使最后制備的PMOS區(qū)域的LDD 區(qū)和外延區(qū)較少重合，進而使外延區(qū)對PMOS區(qū)域的源/漏極起到較好的壓應力的作用，同時LDD區(qū)還可以有效降低PN結的漏電流和施加在PMOS區(qū)域的耗盡層上的電勢，進而降低了半導體器件結構的功耗。依據本發(fā)明制備的半導體器件結構的漏電流較小，提高了半導體器件結構的電學性能。參考圖3所示，圖3是根據本發(fā)明的實施例的方法制備的半導體器件結構的工藝流程圖，具體步驟包括步驟301 提供一具有離子阱的襯底，該襯底上方形成有對應該離子阱的柵極結構；步驟302 在所述柵極結構的外圍形成第一間隙壁結構，該第一間隙壁結構從外到內依次包括第一側壁層結構、第一偏移側壁層結構和第一墊氧層結構；步驟303 在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成外延區(qū)；步驟304 去除所述第一間隙壁結構中的第一側壁層結構；步驟305 在所述襯底中位于所述外延區(qū)的內側且緊鄰于所述外延區(qū)的位置形成輕摻雜區(qū)，該輕摻雜區(qū)的一部分位于所述第一偏移側壁層結構的下萬；以及步驟306 在所述第一偏移側壁層結構的外側形成第二側壁層結構，且在所述襯底中以及在第二側壁層結構的外側形成源/漏極區(qū)，得到所述半導體器件結構。另外，當所述離子阱為N阱時，在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成凹槽，且在所述凹槽中填充鍺原子形成鍺化硅外延區(qū)；當所述離子阱為P阱時，在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成凹槽，且在所述凹槽中填充碳原子形成碳化硅外延區(qū)。根據如上所述的實施例制造的半導體器件結構可應用于多種集成電路(IC)中。 根據本發(fā)明的IC例如是存儲器電路，如隨機存取存儲器(RAM)、動態(tài)RAM(DRAM)、同步 DRAM (SDRAM)、靜態(tài)RAM(SRAM)、或只讀存儲器(ROM)等等。根據本發(fā)明的IC還可以是邏輯器件，如可編程邏輯陣列(PLA)、專用集成電路(ASIC)、合并式DRAM邏輯集成電路(掩埋式 DRAM)、射頻器件或任意其他電路器件。根據本發(fā)明的IC芯片可用于例如用戶電子產品，如個人計算機、便攜式計算機、游戲機、蜂窩式電話、個人數字助理、攝像機、數碼相機、手機等各種電子產品中，尤其是射頻產品中。需要指出的是，剖視圖中的各個結構僅以示意性形式表現出來，并不代表各結構之間的比例關系。本發(fā)明所描述的某一區(qū)域或某一層結構的“上”、“上方”、“上表面”，意味著相應于這一區(qū)域或這一層結構的正上方，而不包括其它區(qū)域或層結構的上方的部分。本發(fā)明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。
權利要求
1.一種制作半導體器件結構的方法，其特征在于，所述方法包括下列步驟提供一具有離子阱的襯底，該襯底上方形成有對應該離子阱的柵極結構；在所述柵極結構的外圍形成第一間隙壁結構，該第一間隙壁結構從外到內依次包括第一側壁層結構、第一偏移側壁層結構和第一墊氧層結構；在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成外延區(qū)；去除所述第一間隙壁結構中的所述第一側壁層結構；在所述襯底中位于所述外延區(qū)的內側且緊鄰于所述外延區(qū)的位置形成輕摻雜區(qū)，該輕摻雜區(qū)的一部分位于所述第一偏移側壁層結構的下方；以及在所述第一偏移側壁層結構的外側形成第二側壁層結構，且在所述襯底中形成源/漏極區(qū)，得到所述半導體器件結構。
2.如權利要求1所述的方法，其特征在于，當所述離子阱為N阱時，所述外延區(qū)為鍺化硅外延區(qū)；當所述離子阱為P阱時，所述外延區(qū)為碳化硅外延區(qū)。
3.如權利要求1所述的方法，其特征在于，在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成外延區(qū)進一步包括當所述離子阱為N阱時，在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成凹槽，且在所述凹槽中填充鍺、硅原子形成鍺化硅外延區(qū)；當所述離子阱為P阱時，在所述襯底上位于所述第一側壁層結構的外側且緊鄰于所述第一側壁層結構的位置形成凹槽，且在所述凹槽中填充碳、硅原子形成碳化硅外延區(qū)。
4.如權利要求1所述的方法，其特征在于，所述第一墊氧層結構的形成方式是爐管氧化法、快速熱氧化法或原位水蒸氣產生氧化法；所述第一偏移側壁層結構、所述第一側壁層結構和所述第二側壁層結構的形成方式是低壓化學氣相沉積、半大氣壓化學氣相沉積或等離子體化學氣相沉積。
5.如權利要求1所述的方法，其特征在于，所述在所述柵極結構的外圍形成第一間隙壁結構進一步包括在所述柵極結構的外側形成所述第一墊氧層結構；接著在所述襯底和所述第一墊氧層結構的上表面依次沉積第一偏移側壁層和第一側壁層，以及依次刻蝕所述第一偏移側壁層和所述第一側壁層，得到所述第一偏移側壁層結構和第一側壁層結構。
6.如權利要求1所述的方法，其特征在于，所述在所述柵極結構的外圍形成第一間隙壁結構進一步包括在所述柵極結構的外側形成所述第一墊氧層結構；在所述襯底和所述第一墊氧層結構的上表面沉積第一偏移側壁層，刻蝕該第一偏移側壁層，得到所述第一偏移側壁層結構；以及在所述襯底和所述第一偏移側壁層結構的上表面沉積第一側壁層，刻蝕該第一側壁層，得到所述第一側壁層結構。
7.如權利要求1所述的方法，其特征在于，所述柵極結構包括位于所述襯底上方的柵極絕緣層和位于所述柵極絕緣層上方的柵極金屬層。
8.如權利要求1所述的方法，其特征在于，所述第一墊氧層結構、所述第一偏移側壁層結構、所述第一側壁層結構和所述第二側壁層結構的材料為氧化物、氮化物或兩者的組合物。
9.如權利要求8所述的方法，其特征在于，采用氣體為SiH4、TEOS、O2和O3的混合氣體制備材料為氧化物的所述第一偏移側壁層結構、所述第一側壁層結構和所述第二側壁層結構；采用氣體為DCS、SiH4和NH3的混合氣體制備材料為氮化物的所述第一偏移側壁層結構、所述第一側壁層結構和所述第二側壁層結構。
10.如權利要求1所述的方法，其特征在于，當所述離子阱為N阱時，所述輕摻雜區(qū)的摻雜雜質為硼或BF2 ；當所述離子阱為P阱時，所述輕摻雜區(qū)的摻雜雜質為磷或砷。
11.一種包含通過如權利要求1所述的方法制造的半導體器件結構的集成電路，其中所述集成電路選自隨機存取存儲器、動態(tài)隨機存取存儲器、同步隨機存取存儲器、靜態(tài)隨機存取存儲器、只讀存儲器、可編程邏輯陣列、專用集成電路、掩埋式DRAM和射頻電路。
12.一種包含通過如權利要求1所述的方法制造的半導體器件結構的電子設備，其中所述電子設備選自個人計算機、便攜式計算機、游戲機、蜂窩式電話、個人數字助理、攝像機和數碼相機。
全文摘要
本發(fā)明公開了一種制作半導體器件結構的方法，包括提供一具有離子阱的襯底，該襯底上方形成有對應該離子阱的柵極結構；在該柵極結構的外圍形成從外到內依次為第一側壁層結構、第一偏移側壁層結構和第一墊氧層結構的第一間隙壁結構；在襯底上形成外延區(qū)；去除所述第一間隙壁結構中的第一側壁層結構；在襯底中位于所述外延區(qū)的內側且緊鄰于所述外延區(qū)的位置形成輕摻雜區(qū)，部分的輕摻雜區(qū)位于第一偏移側壁層結構的下方；以及在第一偏移側壁層結構的外側形成第二側壁層結構，且在襯底中形成源/漏極區(qū)，得到半導體器件結構。上述方法可使LDD區(qū)與外延區(qū)較少重合，且可以減少在形成第一偏移側壁層結構時產生的柵極結構的外延薄膜損失。
文檔編號H01L21/336GK102280411SQ201010203828
公開日2011年12月14日 申請日期2010年6月13日 優(yōu)先權日2010年6月13日
發(fā)明者何有豐 申請人:中芯國際集成電路制造(上海)有限公司