專利名稱：半導(dǎo)體裝置及其制造方法和使用它的電源裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法和使用它的電源裝置，尤其涉及適用于功率 MOSFET和使用它的電力變換用的電源裝置的有效技術(shù)。
背景技術(shù)：
現(xiàn)在，在向個(gè)人計(jì)算機(jī)或服務(wù)商的CPU(中央處理單元)供給電力的開關(guān)電源(以 下稱VR，即Voltage Regulator)中使用溝槽MOSFET (金屬氧化物半導(dǎo)體場效應(yīng)晶體管) (例如專利文獻(xiàn)1、專利文獻(xiàn)2)。溝槽MOSFET與平面MOSFET (例如非專利文獻(xiàn)1)相比，由 于單元間距小，所以具有每單位面積的溝槽寬度大、可以降低接通電阻的優(yōu)點(diǎn)，但由于溝槽 柵與漏區(qū)的對置面積大，所以具有反饋電容大的缺點(diǎn)。近年來，由于CPU的大電流化和低電壓化，所以抑制CPU的消耗電流變化時(shí)的CPU 電壓的變化的輸出電容器增多，導(dǎo)致VR的尺寸和成本增加。已知，為了削減輸出電容器，提 高VR的開關(guān)頻率是有效的(例如非專利文獻(xiàn)2或非專利文獻(xiàn)3)。提高開關(guān)頻率時(shí)的瓶頸是，因伴隨著開關(guān)產(chǎn)生的損失，MOSFET超過使用溫度的上 限(例如150°C)。作為開關(guān)時(shí)產(chǎn)生的損失，針對VR的高側(cè)MOSFET有接通損失、截止損失 和驅(qū)動(dòng)損失，針對低側(cè)MOSFET有內(nèi)置二極管的導(dǎo)通損失、復(fù)原損失和驅(qū)動(dòng)損失，但其中高 側(cè)MOSFET的接通損失和截止損失占的比率相對較大。下面，把接通損失和截止損失統(tǒng)稱為 開關(guān)損失。為了降低開關(guān)損失，降低MOSFET的反饋電容是有效的。因?yàn)?，如果反饋電容減小， 則開關(guān)速度加快，開關(guān)損失降低。溝槽MOSFET本質(zhì)上存在反饋電容大的問題，難以進(jìn)一步 提高開關(guān)頻率。雖然作為可以降低反饋電容的結(jié)構(gòu)有橫型M0SFET，但有接通電阻大的缺點(diǎn)。作為 橫型MOSFET的接通電阻大的理由，可以舉出以下兩點(diǎn)。第一，由于保持耐壓的區(qū)域相對于半導(dǎo)體襯底的表面為水平方向，所以在提高耐 壓時(shí)必須增大水平方向的距離，單元間距增大，接通電阻增大。第二，由于從襯底表面獲取漏和源的電極，所以漏電流相對于襯底表面在水平方 向上流動(dòng)時(shí)的電極的電阻即所謂擴(kuò)展電阻增大。作為解決上述第二問題的手段，提出了在半導(dǎo)體襯底的背面上設(shè)置源電極或漏電 極，經(jīng)由擴(kuò)散層或金屬、多晶硅等的導(dǎo)電體在襯底背面上流過電流的結(jié)構(gòu)(例如專利文獻(xiàn) 3、專利文獻(xiàn)4)。由于通過在背面上設(shè)置源電極或漏電極可以增大源電極和漏電極的面積， 所以可以降低電極的擴(kuò)展電阻。<專利文獻(xiàn)1>日本特開2008-218711號(hào)公報(bào)<專利文獻(xiàn)2>日本特開2005-57050號(hào)公報(bào)<專利文獻(xiàn)3>日本特開2002-368121號(hào)公報(bào)<專利文獻(xiàn)4>日本特開平6-232396號(hào)公報(bào)〈非專利文獻(xiàn)1>J. Ng 等，‘’ A Novel Planar Power MOSFET withLaterallyUniform Body and Ion-Implanted JFET Region" , IEEEElectron Device Letter,2008, Vol. 29，No. 4，pp.375—377，April 2008。<2>Y. Ren " Analysis of the power delivery pathfrom the 12-V VR to the microprocessor"，Proc. IEEE APEC' 04，2004，Vol. 1，pp.285-291。〈非專利文獻(xiàn)3>M. Xu 等，“Small signal modeling of a highbandwidth voltage regulator using coupled inductor" , IEEE Trans. Power Electron, Vol. 22, No. 2，pp. 399-406，Mar. 2007。

發(fā)明內(nèi)容
(發(fā)明要解決的問題)雖然利用專利文獻(xiàn)3和專利文獻(xiàn)4可以解決上述第二問題，但上述第一問題，即由 于保持耐壓的區(qū)域相對于半導(dǎo)體襯底的表面為水平方向，所以在提高耐壓時(shí)必須增大水平 方向的距離、單元間距增大、接通電阻增大的問題未被改善。本發(fā)明的目的在于，在橫型功率MOSFET中提供不僅防止了元件面積的擴(kuò)大、還可 以降低反饋電容和接通電阻的技術(shù)。本發(fā)明的上述和其它的目的和新穎特征，從本說明書的描述和附圖可以清楚地看
出ο(用來解決問題的手段)如果簡要地說明本申請中公開的發(fā)明中的代表性方案的概要，則如下所述。根據(jù)本申請的一個(gè)發(fā)明的半導(dǎo)體裝置，具有在具有第一電阻的第一導(dǎo)電類型的半 導(dǎo)體襯底的主面上形成的功率M0SFET，上述功率MOSFET具有在上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的主面上形成的、具有比上述 第一電阻高的第二電阻的半導(dǎo)體區(qū)；在上述具有第二電阻的半導(dǎo)體區(qū)的表面的一部分上形成的、具有比上述第一電阻 高的第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)；在上述具有第二電阻的半導(dǎo)體區(qū)的表面的一部分上形成的第二導(dǎo)電類型的半導(dǎo) 體區(qū)；在上述第二導(dǎo)電類型的半導(dǎo)體區(qū)的表面的一部分上形成的、具有比上述第三電阻 低的第四電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)；在上述具有第二電阻的半導(dǎo)體區(qū)的主面上，隔著柵絕緣膜形成的柵電極；在上述具有第二電阻的半導(dǎo)體區(qū)的主面上，與上述柵電極隔著絕緣膜形成，且與 上述具有第四電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)電連接的源電極；以及在上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的背面上形成的漏電極；且上述具有第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)從上述具有第二電阻的半導(dǎo)體區(qū) 的主面一直設(shè)置到上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底，與上述具有第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)相接地形成從上述具有第二電 阻的半導(dǎo)體區(qū)的主面一直設(shè)置到上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的溝槽， 在上述溝槽內(nèi)隔著絕緣體填充有導(dǎo)電體，上述導(dǎo)電體與上述源電極電連接。(發(fā)明的效果)
如果簡要地說明由本申請中公開的發(fā)明中的代表性方案分別得到的效果，則如下 所述。在橫型MOSFET中，提供不僅防止了元件面積的擴(kuò)大、還可以降低反饋電容和接通 電阻的技術(shù)。


圖1是示出本發(fā)明的實(shí)施方式1的半導(dǎo)體裝置的概要剖面圖。圖2是示出本發(fā)明的實(shí)施方式1的半導(dǎo)體裝置的制造方法的概要剖面圖。圖3是示出接著圖2的半導(dǎo)體裝置的制造方法的概要剖面圖。圖4是示出接著圖3的半導(dǎo)體裝置的制造方法的概要剖面圖。圖5是示出接著圖4的半導(dǎo)體裝置的制造方法的概要剖面圖。圖6是示出接著圖5的半導(dǎo)體裝置的制造方法的概要剖面圖。圖7是示出接著圖6的半導(dǎo)體裝置的制造方法的概要剖面圖。圖8是示出接著圖7的半導(dǎo)體裝置的制造方法的概要剖面圖。圖9是示出接著圖8的半導(dǎo)體裝置的制造方法的概要剖面圖。圖10是示出接著圖9的半導(dǎo)體裝置的制造方法的概要剖面圖。圖11是示出接著圖10的半導(dǎo)體裝置的制造方法的概要剖面圖。圖12是示出接著圖11的半導(dǎo)體裝置的制造方法的概要剖面圖。圖13是示出本發(fā)明的實(shí)施方式2的半導(dǎo)體裝置的概要剖面圖。圖14是附加了緩沖電阻和緩沖電容的功率MOSFET的電路圖。圖15是非絕緣型降壓變換器的電路圖。圖16(a)是有緩沖電阻和緩沖電容的電源裝置的開關(guān)時(shí)的電壓波形，(b)是沒有 緩沖電阻和緩沖電容的電源裝置的開關(guān)時(shí)的電壓波形。圖17(a)是本發(fā)明的實(shí)施方式3的半導(dǎo)體裝置的平面圖，(b)是本發(fā)明的實(shí)施方 式3的半導(dǎo)體裝置的概要剖面圖。圖18是示出接通電阻和反饋電容的折衷關(guān)系的圖。(附圖標(biāo)記說明)l:n+型硅襯底(半導(dǎo)體襯底)；3:高電阻的η-型硅區(qū)(第二漂移區(qū))；4 絕緣 體；5 導(dǎo)電體；6 :ρ型硅區(qū)(阱區(qū))；7 :ρ+型硅區(qū)(阱區(qū) 接觸區(qū))；8 :η+型硅區(qū)(源區(qū))； 9 柵絕緣膜；10 柵電極；11 硅化物等的低電阻的導(dǎo)電膜；12 絕緣膜；13 源電極；14 漏 電極；15、16 接觸孔；17 絕緣膜；21 :η-型硅區(qū)(第一漂移區(qū))；31 電源控制器；32 驅(qū)動(dòng) 器；33 處理器；34 高側(cè)MOSFET ；35 高側(cè)內(nèi)置二極管；36 低側(cè)MOSFET ；37 低側(cè)內(nèi)置二極 管；41 功率MOSFET ；42 內(nèi)置二極管；43 緩沖電阻；44 緩沖電容；51,52 接觸；61,62 溝 槽；72 主面；73 背面；La 單元間距
具體實(shí)施例方式在以下實(shí)施方式中，為了方便，需要分成多個(gè)部分或?qū)嵤┓绞竭M(jìn)行說明，但除了特 別明示的情形以外，它們相互間不是沒有關(guān)系，而是具有如下關(guān)系一方是另一方的一部分 或全部變形例、細(xì)節(jié)、補(bǔ)充說明等。
另外，在以下實(shí)施方式中，在提到要素的數(shù)等(包括個(gè)數(shù)、數(shù)值、數(shù)量、范圍等)時(shí)， 除了特別明示的情形和從原理上看很顯然限于特定的數(shù)的情形等以外，但并不限定于該特 定的數(shù)，可以是特定的數(shù)以上，也可以是特定的數(shù)以下。而且，在以下實(shí)施方式中，其構(gòu)成要素(也包括要素步驟等)，除了特別明示的情 形和從原理上看認(rèn)為很顯然是必需的情形等以外，也不是必需的，這是不言而喻的。另外， 在實(shí)施方式等中，關(guān)于構(gòu)成要素等提到“由A構(gòu)成”時(shí)，除了特別明示僅由該要素構(gòu)成的情 形等以外，不排除除此之外的要素，這是不言而喻的。同樣地，在以下實(shí)施方式中，在提到構(gòu)成要素等的形狀、位置關(guān)系等時(shí)，除了特別 明示的情形和從原理上看很顯然不是這樣的情形等以外，包括基本上與該形狀等近似或類 似的情況等。這一點(diǎn)對于上述數(shù)值和范圍也是一樣。另外，在提及材料等時(shí)，除了特別明示不是這樣的情形或從原理上或根據(jù)情況看 不是這樣的情形時(shí)以外，特定的材料是主要材料，并不排除次要的要素、添加物、附加要素 等。例如，硅部件除了特別明示的情形等以外，不僅包括純硅的情形，也包括添加雜質(zhì)、以硅 為主要要素的二元、三元等的合金(例如SiGe)等。另外，在用來說明以下的實(shí)施方式的全部附圖中，原則上對具有相同功能的部件 賦予相同的附圖標(biāo)記，省略其重復(fù)說明。另外，在以下的實(shí)施方式使用的附圖中，即使是平面圖，為了容易觀察，有時(shí)也部 分地添加了陰影線。(實(shí)施方式1)圖1示出實(shí)施了本發(fā)明的實(shí)施方式1的橫型功率MOSFET的剖面圖，圖中附圖標(biāo) 記1是η+型硅襯底(半導(dǎo)體襯底)；21是η_型硅區(qū)(第一漂移區(qū))；3是高電阻的η_型硅 區(qū)(第二漂移區(qū))；6是ρ型硅區(qū)(阱區(qū))；7是ρ+型硅區(qū)(阱區(qū) 接觸區(qū))；8是η+型硅區(qū) (源區(qū))；9是柵絕緣膜；10是柵電極；11是硅化物等的低電阻的導(dǎo)電膜；12是絕緣膜；13是 源電極；14是漏電極。與η_型硅區(qū)3鄰接著設(shè)置有溝槽(溝)61，隔著絕緣體4用導(dǎo)電體 5填充溝槽61內(nèi)部，導(dǎo)電體5與源電極13電連接。在此，把設(shè)置了源的η+型硅區(qū)8和阱的ρ型硅區(qū)6的半導(dǎo)體襯底面稱為主面72 (第 一主表面)、把η+型硅襯底1的背面稱為半導(dǎo)體襯底的背面73 (第二主表面)。在η+型硅襯底1的表面上預(yù)先用例如外延生長法等形成η—型硅區(qū)21，在該η—型 硅區(qū)21的表面上通過離子注入和擴(kuò)散工序形成η—型硅區(qū)3和ρ型硅區(qū)6。制造工序的細(xì) 節(jié)在后面說明。在本實(shí)施方式所示的橫型功率MOSFET中，上述各要素中尤其是漏、源、柵這三個(gè) 主要端子是如下那樣的構(gòu)成。η_型硅區(qū)21和η_型硅區(qū)3構(gòu)成漏，隔著鄰接的η+型硅襯底 1與漏電極14連接。η+型硅區(qū)8構(gòu)成源，與源電極13連接。在ρ型硅區(qū)6的表面上被柵 絕緣膜9隔開的柵電極10構(gòu)成柵。ρ型硅區(qū)6構(gòu)成阱區(qū)。如果向柵電極10施加正的電壓，則在ρ型硅區(qū)6上經(jīng)由柵絕緣膜9產(chǎn)生電場，在ρ 型硅區(qū)6中的與柵絕緣膜9接合的接合面處電場強(qiáng)度特別強(qiáng)，反轉(zhuǎn)成η型，生成載流子。此 時(shí)，如果在源電極13與漏電極14之間施加有電壓，則通過源的η+型硅區(qū)8和漏的η_型硅 區(qū)3引起載流子的漂移。另外，以與ρ型硅區(qū)6電接觸的方式從襯底表面到ρ型硅區(qū)6設(shè)置溝槽(溝)62，
8成為與源的n+型硅區(qū)8 —體地導(dǎo)通了的結(jié)構(gòu)。此時(shí)，為了歐姆連接而在源電極13和ρ型 硅區(qū)6的接觸面上形成有ρ+型硅區(qū)7。在本實(shí)施方式中，漏電極14與背面73相接地設(shè)置，但由于一般情況下橫型MOSFET 的漏電極和源電極都設(shè)置在半導(dǎo)體襯底的主面上，所以統(tǒng)稱為“橫型”。另一方面，由于專 利文獻(xiàn)1和專利文獻(xiàn)2的溝槽MOSFET的漏電極設(shè)置在半導(dǎo)體襯底的背面上，所以稱為縱型 MOSFET。在本實(shí)施方式所示的橫型功率MOSFET中，圖1所示的功率MOSFET是基本單位，稱 為單位單元(unit cell)。實(shí)際中是多個(gè)單位單元成為反復(fù)的基本單位而排列的結(jié)構(gòu)。把 單位單元的橫方向的尺寸稱為單元間距La，單元間距La小時(shí)在單位面積上敷設(shè)的單位單 元的數(shù)目多，可以降低接通電阻。另外，通過使n_型硅區(qū)3隔著絕緣體4與導(dǎo)電體5相接，可以提高n_型硅區(qū)3 的雜質(zhì)濃度，降低η—型硅區(qū)3的電阻。通過使與源電極電連接的導(dǎo)電體隔著絕緣物與 η_型硅區(qū)鄰接來降低ιΓ型硅區(qū)的電阻，作為“RESURF效果”是已知的(例如，P. Goarin 等，〃 Split-gateRESURF stepped oxide (RSO)MOSFET for 25V applications withrecord low gate-to-drain charge" , Proc. IEEE ISPSD' 07, May 2007，pp. 61-64)。下面，用圖2 圖12描述本發(fā)明的實(shí)施方式1的半導(dǎo)體裝置的制造方法。首先，像圖2所示那樣，在η+型硅襯底1上用外延生長法形成rT型硅區(qū)21。然后，像圖3所示那樣，用光掩模構(gòu)圖后，用干法蝕刻形成溝槽(溝)61。然后，像圖4所示那樣，用光掩模構(gòu)圖后，通過離子注入形成η—型硅區(qū)3。此時(shí)，通 過使離子注入的角度從與襯底表面垂直的方向偏離，在溝槽61側(cè)面上形成η—型硅區(qū)3。然后，像圖5所示那樣，通過熱擴(kuò)散在溝槽61內(nèi)形成由二氧化硅構(gòu)成的絕緣體4。 另外，作為絕緣體4的材料，也可以使用BST ((Ba, Sr) TiO3)。然后，像圖6所示那樣，用CVD(化學(xué)氣相沉積)法沉積多晶硅，通過回蝕(etch back)除去在溝槽61的內(nèi)側(cè)以外沉積的多晶娃，形成導(dǎo)電體5。另外，作為導(dǎo)電體5的材料， 除多晶硅以外也可以使用鎢等的高熔點(diǎn)金屬。然后，像圖7所示那樣，用光掩模構(gòu)圖后，通過離子注入形成ρ型硅區(qū)6。然后，像圖8所示那樣，通過熱氧化形成作為柵絕緣膜9的二氧化硅后，用CVD法 沉積作為柵電極10的多晶硅和作為導(dǎo)電膜11的硅化物，用光掩模構(gòu)圖后，用干法蝕刻形成 柵絕緣膜9、柵電極10和導(dǎo)電膜11。然后，像圖9所示那樣，用光掩模構(gòu)圖后，通過離子注入形成作為源的η+型硅區(qū)8。然后，像圖10所示那樣，用CVD法沉積作為絕緣膜12的二氧化硅，用光掩模構(gòu)圖 后，為了獲得源電極的接觸，在絕緣膜12上形成接觸孔15。然后，像圖11所示那樣，用干法蝕刻在ρ型硅區(qū)6上形成溝槽62后，為了獲得ρ 型硅區(qū)6與源電極的歐姆接觸，通過離子注入在溝槽62的底部形成ρ+型硅區(qū)7。然后，像圖12所示那樣，用光掩模構(gòu)圖后，用干法蝕刻形成用來連接導(dǎo)電體5的多 晶硅和源電極的接觸孔16，最后用CVD法在η+型硅襯底1的主面上和背面上分別沉積源電 極13和漏電極14，完成本實(shí)施方式的半導(dǎo)體裝置。在此，作為源電極13和漏電極14的材 料，主要使用Al(鋁)。本實(shí)施方式與現(xiàn)有例(專利文獻(xiàn)3、專利文獻(xiàn)4)的不同之處在于，與半導(dǎo)體襯底的主面72垂直地設(shè)置稱為漂移區(qū)的保持耐壓的區(qū)域(n_型硅區(qū)3)。在現(xiàn)有例(專利文獻(xiàn) 3、專利文獻(xiàn)4)中，雖然也是漏電極與背面73相接地設(shè)置，但由于從主面72向背面73沿 垂直方向流動(dòng)的電流路徑是多晶硅或金屬等的導(dǎo)電體，所以在垂直方向上不能保持耐壓， MOSFET的耐壓由n_型硅區(qū)3的橫方向(相對于主面72為水平方向)的尺寸確定。因此， 為了提高耐壓必須增大橫方向的尺寸，所以存在單元間距La增寬、接通電阻增加的問題。與此不同，在本實(shí)施方式中，由于作為漂移區(qū)的n_型硅區(qū)3與主面72垂直地形成， 所以在提高耐壓時(shí)，只要增大縱方向(相對于主面72為垂直方向)的尺寸即可，所以即使 提高耐壓也不會(huì)增大單元間距La，可以抑制接通電阻的增加。下面，對本實(shí)施方式中提高雪崩耐量的設(shè)計(jì)方針進(jìn)行描述。雪崩耐量指向MOSFET 施加了超過耐壓的電壓時(shí)MOSFET不會(huì)物理破壞的電流值，該電流值被稱為雪崩峰值電流 (lap) 0已知一般情況下，橫型MOSFET在主面72附近發(fā)生擊穿，所以雪崩耐量低。在本實(shí)施 方式中，通過設(shè)計(jì)成P型硅區(qū)6與n_型硅區(qū)21的接合耐壓比ρ型硅區(qū)6與高電阻的n_型 硅區(qū)3的接合耐壓低，在ρ型硅區(qū)6與n_型硅區(qū)21的接合面附近即半導(dǎo)體襯底內(nèi)部發(fā)生 擊穿，可以提高雪崩耐量。另外，在本實(shí)施方式中，雖然與n_型硅區(qū)21鄰接地形成有絕緣體4和導(dǎo)電體5，但 也可以沒有該絕緣體4、導(dǎo)電體5以及接觸孔16。但此時(shí)，由于不能提高n_型硅區(qū)3的雜 質(zhì)濃度，所以不能降低n_型硅區(qū)3的電阻，不能得到RESURF效果。作為制造方法，有取代 絕緣體4和導(dǎo)電體5而向溝槽61內(nèi)填充由二氧化硅等的絕緣體構(gòu)成的絕緣物的方法、或者 不形成溝槽61而通過以光刻膠為掩模的離子注入形成n_型硅區(qū)21的方法等。(實(shí)施方式2)圖13示出實(shí)施本發(fā)明的實(shí)施方式2的橫型功率MOSFET的剖面圖，與實(shí)施方式1 的不同之處在于，取代n_型硅區(qū)21而使用p_型硅區(qū)2。通過使p_型硅區(qū)2與n_型硅區(qū)3 鄰接地配置可以提高n_型硅區(qū)3的雜質(zhì)濃度、降低電阻。作為“超結(jié)”，一般已知像上述那 樣，使P型區(qū)與η型區(qū)鄰接地配置而降低電阻，(例如，G.Deboy等，"A newgeneration of high voltage MOSFETs breaks the limit line of silicon" ， Technical digest IEEE IEDM' 98，December 1998，pp.683-685)。另外，在本實(shí)施方式中也是，也可以沒有絕緣體4、導(dǎo)電體5以及接觸孔16。但此 時(shí)不能得到RESURF (降低表面電場)效果。(實(shí)施方式3)下面，用圖14 圖18說明本發(fā)明的實(shí)施方式3。圖14是在功率MOSFET 41與內(nèi) 置二極管42上追加了緩沖電阻43和緩沖電容44的電路圖。緩沖電阻43和緩沖電容44 的串聯(lián)電路連接在功率M0SFET41的漏和源之間，具有抑制MOSFET開關(guān)時(shí)的電壓變化的效^ ο圖15示出向處理器等供給電力的電源中使用的電路構(gòu)成，稱為非絕緣型降壓 (Buck)變換器。降壓變換器由輸入電源Vin、輸入電容器Cin、高側(cè)MOSFET 34、高側(cè)MOSFET 34的內(nèi)置二極管35、低側(cè)MOSFET 36、低側(cè)MOSFET 36的內(nèi)置二極管37、驅(qū)動(dòng)高側(cè)MOSFET 34和低側(cè)MOSFET 36的驅(qū)動(dòng)器32、驅(qū)動(dòng)器32的電源Vdrive、向驅(qū)動(dòng)器32供給PWM信號(hào)的 電源控制器31、構(gòu)成輸出濾波器的輸出電感器L、輸出電容器Cout和作為負(fù)載的處理器33 構(gòu)成。高側(cè)MOSFET 34接通時(shí)，低側(cè)MOSFET 36的漏電壓Vsw上升到電源電壓Vin。此時(shí)，受從輸入電容器Cin到高側(cè)MOSFET 34和低側(cè)MOSFET 36的環(huán)路中存在的寄生電感的影 響，低側(cè)MOSFET 36的漏電壓Vsw上升到電源電壓Vin以上，發(fā)生電壓振動(dòng)。近年來，為了 降低降壓變換器的損失，提高驅(qū)動(dòng)電路的驅(qū)動(dòng)力，使MOSFET高速地開關(guān)，因此，具有伴隨著 電壓振動(dòng)而產(chǎn)生的噪聲對電子設(shè)備施加影響的問題。圖16 (a)、(b)示出接通高側(cè)MOSFET時(shí)的低側(cè)MOSFET的漏電Vsw的電壓波形。測 定點(diǎn)是圖15中的Vsw點(diǎn)。可以看出，在有緩沖電阻和緩沖電容時(shí)(圖16(a))，與沒有緩沖電阻和緩沖電容 時(shí)(圖16(b))相比，電壓振動(dòng)被抑制。這是因?yàn)?，通過用緩沖電容緩和開關(guān)時(shí)的電壓跳升， 抑制了峰值電壓，緩沖電阻阻滯了電壓振動(dòng)。這樣，緩沖電容和緩沖電阻具有抑制開關(guān)時(shí)的 峰值電壓和電壓振動(dòng)的效果，但在追加了外帶電容和電阻時(shí)，存在增加降壓變換器的成本 和安裝面積的問題。在本實(shí)施方式中，提供不追加外帶電容和電阻而在半導(dǎo)體襯底上制作緩沖電容和 緩沖電阻的方法。圖17是說明本實(shí)施方式中的半導(dǎo)體裝置的圖，圖17(a)示出圖17(b)的 B-B線處的剖面的平面圖，圖17(b)示出圖17(a)的A-A線處的剖面圖。圖17(a)中，51表 示源電極13與導(dǎo)電體5的接觸，52表示源電極13與η+型硅區(qū)8和ρ+型硅區(qū)7的接觸，17 表示圖17(b)中的由柵絕緣膜9和絕緣膜12構(gòu)成的絕緣膜。本實(shí)施方式與實(shí)施方式2的 不同之處在于，導(dǎo)電體5與源電極13的接觸51是在襯底表面的水平方向上斷斷續(xù)續(xù)地設(shè) 置的。在圖17(a)中，雖然源電極13與η+型硅區(qū)8和ρ+型硅區(qū)7的接觸52是連續(xù)地設(shè) 置的，但導(dǎo)電體5與源電極13的接觸51是斷斷續(xù)續(xù)地設(shè)置的。在本實(shí)施方式中，緩沖電容 44由以絕緣體4為介電體、以導(dǎo)電體5、η_型硅區(qū)3和η+型硅襯底1為電極的電容器構(gòu)成， 緩沖電阻43由導(dǎo)電體5構(gòu)成。為了將導(dǎo)電體5用作緩沖電阻43，需要使導(dǎo)電體5成為所期 望的電阻值，但可以通過改變導(dǎo)電體5的電阻率或?qū)щ婓w5與源電極13的接觸51的間隔 來調(diào)整導(dǎo)電體5的電阻值。關(guān)于接觸51的間隔變更，可以通過擴(kuò)大接觸51的間隔來增大 電阻值，通過縮窄接觸51的間隔來減小電阻值。下面，圖18通過比較溝槽MOSFET和橫型MOSFET來示出本發(fā)明的效果。圖18是 以接通電阻Ron為橫軸、以反饋電容Crss為縱軸的圖，A表示本實(shí)施方式的半導(dǎo)體裝置，B 表示現(xiàn)有的橫型M0SFET，C表示現(xiàn)有的溝槽M0SFET。圓圈是溝槽M0SFET、橫型MOSFET以及 本實(shí)施方式的半導(dǎo)體裝置在同一芯片面積下的比較。關(guān)于溝槽M0SFET，雖然接通電阻小但反饋電容大，可以通過改變MOSFET的芯片面 積來實(shí)現(xiàn)接通電阻和反饋電容的折衷曲線的任意特性。即，如果增大芯片面積則是圖中左 上的特性(接通電阻小、反饋電容大)，如果減小芯片面積則是圖中右下的特性(接通電阻 大、反饋電容小)。橫型MOSFET在相同芯片面積下與溝槽MOSFET比較時(shí)，雖然接通電阻 增大，但反饋電容減小，就折衷性而言有所改善。但是，在橫型MOSFET中，為了實(shí)現(xiàn)與溝槽 MOSFET同等的接通電阻，需要將芯片面積增大3倍左右，導(dǎo)致芯片成本增加。根據(jù)本發(fā)明，除了實(shí)施方式1的效果以外，還能夠使接通電阻與溝槽MOSFET相比 的增加停留在30%左右，且折衷性比橫型MOSFET更加改善。由此，可以實(shí)現(xiàn)反饋電容和接 通電阻小的功率M0SFET，所以對于使用它的電源裝置的損失降低和成本降低有效果。以上，基于實(shí)施方式具體說明了由本發(fā)明人完成的發(fā)明，但本發(fā)明不限于上述實(shí)施方式，在不脫離本發(fā)明的主要發(fā)明構(gòu)思的范圍內(nèi)可以進(jìn)行種種變更。產(chǎn)業(yè)上的可利用性本發(fā)明的半導(dǎo)體裝置的制造方法廣泛應(yīng)用于向計(jì)算機(jī)供給電力的變換中使用的 電源裝置。
權(quán)利要求
一種半導(dǎo)體裝置，具有在具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的主面上形成的功率MOSFET，其特征在于上述功率MOSFET具有在上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的主面上形成的、具有比上述第一電阻高的第二電阻的半導(dǎo)體區(qū)；在上述具有第二電阻的半導(dǎo)體區(qū)的表面的一部分上形成的、具有比上述第一電阻高的第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)；在上述具有第二電阻的半導(dǎo)體區(qū)的表面的一部分上形成的第二導(dǎo)電類型的半導(dǎo)體區(qū)；在上述第二導(dǎo)電類型的半導(dǎo)體區(qū)的表面的一部分上形成的、具有比上述第三電阻低的第四電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)；在上述具有第二電阻的半導(dǎo)體區(qū)的主面上，隔著柵絕緣膜形成的柵電極；在上述具有第二電阻的半導(dǎo)體區(qū)的主面上，與上述柵電極隔著絕緣膜形成，且與上述具有第四電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)電連接的源電極；以及在上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的背面上形成的漏電極；且上述具有第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)從上述具有第二電阻的半導(dǎo)體區(qū)的主面一直設(shè)置到上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于上述具有第二電阻的半導(dǎo)體區(qū)包含第一導(dǎo)電類型的雜質(zhì)。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于上述具有第二電阻的半導(dǎo)體區(qū)包含第二導(dǎo)電類型的雜質(zhì)。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于與上述具有第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)相接地形成有從上述具有第二電阻 的半導(dǎo)體區(qū)的主面一直設(shè)置到上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的溝槽，在 上述溝槽內(nèi)隔著絕緣體填充有導(dǎo)電體，上述導(dǎo)電體與上述源電極電連接。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于 上述導(dǎo)電體包含多晶硅或鎢。
6.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于上述溝槽內(nèi)的上述絕緣體包含二氧化硅或BST即(Ba，Sr) TiO30
7.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于在沿著上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的主面的方向上，斷斷續(xù)續(xù)地 設(shè)置有把上述溝槽內(nèi)的上述導(dǎo)電體與上述源電極電連接的接觸孔。
8.一種半導(dǎo)體裝置的制造方法，該半導(dǎo)體裝置具有在具有第一電阻的第一導(dǎo)電類型的 半導(dǎo)體襯底上形成的功率M0SFET，該制造方法包括(a)、準(zhǔn)備上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的工序；(b)、在上述(a)工序之后，在上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底上形成 具有比上述第一電阻高的第二電阻的半導(dǎo)體區(qū)的工序；(C)、在上述(b)工序之后，通過各向異性蝕刻形成從上述具有第二電阻的半導(dǎo)體區(qū)的 主面到達(dá)上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的第一溝槽的工序；(d)、在上述(C)工序之后，通過從相對于上述具有第二電阻的半導(dǎo)體區(qū)的主面垂直的 方向傾斜的方向注入離子，在上述第一溝槽的側(cè)壁上形成具有比上述第一電阻高的第三電 阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)的工序；(e)、在上述(d)工序之后，在上述第一溝槽的表面上形成絕緣體的工序；(f)、在上述(e)工序之后，用導(dǎo)電體填充上述第一溝槽內(nèi)的工序；(g)、在上述(b)工序之后，通過離子注入在上述具有第二電阻的半導(dǎo)體區(qū)的表面的一 部分上形成具有第四電阻的第二導(dǎo)電類型的半導(dǎo)體區(qū)的工序；(h)、在上述(g)工序之后，在上述具有第二電阻的半導(dǎo)體區(qū)的主面上隔著柵絕緣膜形 成柵電極的工序；(i)、在上述(h)工序之后，通過離子注入在上述具有第二電阻的半導(dǎo)體區(qū)的表面的一 部分上形成具有比上述第三電阻低的第五電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)的工序；(j)、在上述(i)工序之后，在上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的主面 上沉積絕緣膜的工序；(k)、在上述(j)工序之后，貫通上述絕緣膜形成到達(dá)上述具有第五電阻的第一導(dǎo)電類 型的半導(dǎo)體區(qū)的第一接觸孔的工序；(1)、在上述(k)工序之后，將形成了上述第一接觸孔的上述絕緣膜作為掩模而在上述 具有第二電阻的半導(dǎo)體區(qū)的主面上形成到達(dá)上述具有第四電阻的第二導(dǎo)電類型的半導(dǎo)體 區(qū)的第二溝槽的工序；(m)、在上述(1)工序之后，在上述第二溝槽的底部形成上述具有比第四電阻低的第六 電阻的第二導(dǎo)電類型的半導(dǎo)體區(qū)的工序；(η)、在上述(j)工序之后，貫通上述絕緣膜地形成到達(dá)填充了上述第一溝槽的導(dǎo)電體 的第二接觸孔的工序；(0)、在上述(m)工序和(η)工序之后，在第一主表面上形成源電極的工序；以及 (P)、在第二主表面上形成漏電極的工序；且在上述(d)工序中，上述具有第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)從上述具有第二電 阻的半導(dǎo)體區(qū)的主面一直設(shè)置到上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底。
9.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于在上述(b)工序中形成上述具有第二電阻的半導(dǎo)體區(qū)時(shí)，向上述具有第二電阻的半導(dǎo) 體區(qū)混入第一導(dǎo)電類型的雜質(zhì)。
10.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于在上述(b)工序中形成上述具有第二電阻的半導(dǎo)體區(qū)時(shí)，向上述具有第二電阻的半導(dǎo) 體區(qū)混入第二導(dǎo)電類型的雜質(zhì)。
11.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于 在上述(f)工序中，上述導(dǎo)電體包含多晶硅或鎢而形成。
12.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于在上述(e)工序中，上述第一溝槽內(nèi)的上述絕緣體包含二氧化硅或BST即(Ba，Sr)Ti03 而形成。
13.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其特征在于在上述(η)工序中，在沿著上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的主面的方向上，斷斷續(xù)續(xù)地設(shè)置上述第二接觸孔。
14.一種電源裝置，是向半導(dǎo)體裝置供給電力的同步整流方式的電源裝置，上述電源裝 置具有第一功率MOSFET和第二功率M0SFET，上述第一功率MOSFET和上述第二功率MOSFET 中的至少一個(gè)具有在具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的主面上形成的、具有比上述第一電阻 高的第二電阻的半導(dǎo)體區(qū)；在上述具有第二電阻的半導(dǎo)體區(qū)的表面的一部分上形成的、具有比上述第一電阻高的 第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)；在上述具有第二電阻的半導(dǎo)體區(qū)的表面的一部分上形成的第二導(dǎo)電類型的半導(dǎo)體區(qū)；在上述第二導(dǎo)電類型的半導(dǎo)體區(qū)的表面的一部分上形成的、具有比上述第三電阻低的 第四電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)；在上述具有第二電阻的半導(dǎo)體區(qū)的主面上，隔著柵絕緣膜形成的柵電極； 在上述具有第二電阻的半導(dǎo)體區(qū)的主面上，與上述柵電極隔著絕緣膜形成，且與上述 具有第四電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)電連接的源電極；以及在上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的背面上形成的漏電極；且 上述具有第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)從上述具有第二電阻的半導(dǎo)體區(qū)的主 面一直設(shè)置到上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底。
15.如權(quán)利要求14所述的電源裝置，其特征在于上述具有第二電阻的半導(dǎo)體區(qū)包含第一導(dǎo)電類型的雜質(zhì)。
16.如權(quán)利要求14所述的電源裝置，其特征在于上述具有第二電阻的半導(dǎo)體區(qū)包含第二導(dǎo)電類型的雜質(zhì)。
17.如權(quán)利要求14所述的電源裝置，其特征在于與上述具有第三電阻的第一導(dǎo)電類型的半導(dǎo)體區(qū)相接地形成從上述具有第二電阻的 半導(dǎo)體區(qū)的主面一直設(shè)置到上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的溝槽，在上 述溝槽內(nèi)隔著絕緣體填充有導(dǎo)電體，上述導(dǎo)電體與上述源電極電連接。
18.如權(quán)利要求17所述的電源裝置，其特征在于 上述導(dǎo)電體包含多晶硅或鎢。
19.如權(quán)利要求17所述的電源裝置，其特征在于上述溝槽內(nèi)的上述絕緣體包含二氧化硅或BST即(Ba，Sr) TiO30
20.如權(quán)利要求17所述的電源裝置，其特征在于在沿著上述具有第一電阻的第一導(dǎo)電類型的半導(dǎo)體襯底的主面的方向上，斷斷續(xù)續(xù)地 設(shè)置把上述溝槽內(nèi)的上述導(dǎo)電體與上述源電極電連接的接觸孔。
全文摘要
提供一種半導(dǎo)體裝置及其制造方法和使用它的電源裝置。在橫型功率MOSFET中，不僅抑制了單元間距的增大，還提高了耐壓，降低了反饋電容和接通電阻。相對于n+型硅襯底(1)的主面(72)垂直地設(shè)置作為耐壓保持區(qū)域的高電阻的n-型硅區(qū)(3)，使高電阻的n-型硅區(qū)(3)與n+型硅襯底(1)連接。另外，與高電阻的n-型硅區(qū)(3)相接地在從n+型硅襯底(1)的主面(72)到達(dá)n+型硅襯底(1)的溝槽(61)內(nèi)隔著絕緣體(4)填充有導(dǎo)電體(5)，把上述導(dǎo)電體(5)與源電極(13)電連接。
文檔編號(hào)H01L29/06GK101931005SQ20101018553
公開日2010年12月29日 申請日期2010年5月19日 優(yōu)先權(quán)日2009年6月24日
發(fā)明者平尾高志, 橋本貴之, 秋山登 申請人:瑞薩電子株式會(huì)社