專利名稱：半導體器件和使用應力記憶技術工藝制造半導體器件的方法
技術領域：
本發(fā)明涉及半導體制造領域，特別涉及一種半導體器件和使用應力記憶技術 (SMT, Stress Memorization Technology)工藝制造半導體器件的方法。
背景技術：
在現(xiàn)有的半導體制造工藝中，引入了一種應力記憶技術(SMT， StressMemorization Technology)工藝，用于源極/漏極(S/D)離子注入步驟后，以誘發(fā)應 力于金屬氧化物半導體場效應管(MOSFET)的溝道區(qū)域，借此改善所制造的元器件的電學 特性。在傳統(tǒng)的SMT工藝中，通常采用沉積應力層及S/D退火工藝，以誘發(fā)應力于襯底 中，即通過S/D退火工藝使位于應力頂蓋層(stress capping layer)下層的多晶硅柵極再 結晶，從而改善N溝道金屬氧化物半導體場效應管(NM0SFET，以下簡稱NM0S)的電學性能。 上述的應力層將在后續(xù)工藝前移除。圖1為現(xiàn)有技術中的SMT工藝的流程圖。圖2A 圖2G為現(xiàn)有技術中的SMT工藝 的示意圖。結合圖1、圖2A 圖2G所示，現(xiàn)有技術中的SMT工藝包括如下所述的步驟步驟101，在半導體襯底上形成柵氧化層和柵極。如圖2A所示，在本步驟中，首先可在半導體襯底101上沉積形成柵氧化層102，其 中，所述半導體襯底101可分為PMOS區(qū)域和NMOS區(qū)域，所形成的柵氧化層102覆蓋于PMOS 區(qū)域和NMOS區(qū)域之上。在上述柵氧化層102上沉積一多晶硅層(即柵極層)；然后再對所 述柵氧化層102和多晶硅層進行曝光、刻蝕等工藝，以分別形成位于PMOS區(qū)域和NMOS區(qū)域 之上的柵極103 ；步驟102，在所述柵氧化層和柵極上依次沉積側墻氧化層和側墻氮化硅層。如圖2B所示，在本步驟中，將首先在柵極上沉積側墻氧化(SpacerOxide)層104， 然后再在側墻氧化層上沉積側墻氮化硅(Spacer SiN)層105。步驟103，對側墻氮化硅層進行刻蝕。如圖2C所示，在本步驟中，將對側墻氮化硅層105進行垂直于半導體襯底表面方 向的定向刻蝕，以形成后續(xù)刻蝕所述側墻氧化層104以形成環(huán)繞所述柵極103的側墻時所 需的硬掩膜。此時，所使用的刻蝕方法一般為干法刻蝕工藝。步驟104，在PMOS區(qū)域上形成光刻膠(PR)層。如圖2C所示，在本步驟中，將在完成上述對側墻氮化硅層105的刻蝕后，在PMOS 區(qū)域上形成一 ra層，用于在后續(xù)的N+離子注入工藝中，避免在PMOS區(qū)域中注入N+離子。步驟105，進行N+離子注入工藝。在本步驟中，將對NMOS區(qū)域進行N+離子注入工藝，從而在NMOS區(qū)域上形成相應 的源極和漏極(圖2C中未示出)。由于PMOS區(qū)域上具有光刻膠(PR)層，因此在進行N+離 子注入工藝時，不會在PMOS區(qū)域中注入N+離子。
步驟106，去除PMOS區(qū)域上的I3R層。步驟107，對側墻氧化層進行刻蝕，形成環(huán)繞所述柵極的側墻。如圖2D所示，在本步驟中，將對側墻氧化層104進行刻蝕，以去除NMOS區(qū)域和 PMOS區(qū)域上的殘余的側墻氧化層，從而形成環(huán)繞所述柵極103的側墻。步驟108，進行P+離子注入工藝。如圖2D所示，在本步驟中，將先在NMOS區(qū)域上形成I3R層，并以該I3R層以及環(huán)繞 所述柵極103的側墻為掩膜對PMOS區(qū)域進行P+離子注入工藝，從而在PMOS區(qū)域上形成相 應的源極和漏極(圖2D中未示出)。在完成上述離子注入工藝后，去除NMOS區(qū)域上的I3R層。步驟109，在PMOS區(qū)域和NMOS區(qū)域上形成緩沖氧化(Buffer Oxide)層和高應力 氮化硅(HighTensile SiN)層。如圖2E所示，在本步驟中，將在PMOS區(qū)域和NMOS區(qū)域上(即在所形成的柵極、 源極和漏極上)通過化學氣相沉積(CVD，Chemical VaporDeposition)工藝形成緩沖氧化 (Buffer Oxide)層106和高應力氮化硅(HighTensile SiN)層107。其中，所述緩沖氧化 層106用于避免所形成的高應力氮化硅層107對上述所形成的柵極103造成不必要的破 壞，并可作為高應力氮化硅的刻蝕停止層；而上述所形成的高應力氮化硅層107，則用于半 導體襯底101中的溝道(channel)區(qū)域中誘發(fā)相應的應力。步驟110，在NMOS區(qū)域上形成I3R層；以該I3R層為掩膜，通過刻蝕去除PMOS區(qū)域
上的高應力氮化硅層。對于半導體襯底101中的NMOS區(qū)域來說，由于上述高應力氮化硅層107的沉積所 引入的應力將提高NMOS區(qū)域中溝道區(qū)域的載流子遷移率(carrier mobility)，此時，該載 流子遷移率為電子遷移率(electron mobility)。但對于半導體襯底101中的PMOS區(qū)域來 說，由于上述高應力氮化硅層107的沉積所引入的應力將降低PMOS區(qū)域中溝道區(qū)域的載流 子遷移率(carriermobility)，此時，該載流子遷移率為空穴遷移率(hole mobility)。因此，為了消除上述所沉積的高應力氮化硅層107對PMOS區(qū)域的空穴遷移率的不 利影響，如圖2F所示，在本步驟中，將在NMOS區(qū)域上形成I3R層，從而遮擋位于匪OS區(qū)域上 的高應力氮化硅層107。然后，將以該ra層為掩膜，使用光刻等刻蝕工藝對暴露的PMOS區(qū) 域上的高應力氮化硅層107進行刻蝕，以去除PMOS區(qū)域上的高應力氮化硅層107。為了完 全去除該高應力氮化硅層107，一般需要進行一定量的過刻蝕，即在上述刻蝕過程中，在完 成對高應力氮化硅層107的刻蝕后，還將對緩沖氧化層106進行一定量的刻蝕。因此，在完 成上述刻蝕工藝后，PMOS區(qū)域上的緩沖氧化層的厚度將小于NMOS區(qū)域上的緩沖氧化層的 厚度。步驟111，去除PR層，進行尖峰退火(Spike Annealing)工藝。在本步驟中，將先去除NMOS區(qū)域上的I3R層，然后進行尖峰退火工藝，從而使得上 述由于所沉積的高應力氮化硅層107所引起的應力被記憶在NMOS區(qū)域中，提高NMOS區(qū)域 中溝道區(qū)域的電子遷移率，改善NMOS元件的電學性能。由于在進行上述尖峰退火工藝時， PMOS區(qū)域之上的高應力氮化硅層107已被去除，因此上述PMOS區(qū)域的電學性能不會被改 變。步驟112，去除NMOS區(qū)域上的高應力氮化硅層。
如圖2G所示，在完成尖峰退火工藝后，將使用刻蝕工藝(例如，干法刻蝕工藝或濕 法刻蝕工藝)去除NMOS區(qū)域上的高應力氮化硅層，以便于進行后續(xù)的處理工藝，例如，通過 CVD方法沉積自對準硅化物阻擋(SAB，Salicide Block)層等。在上述的工藝流程中，為了完全去除上述的高應力氮化硅層，一般需要進行一定 量的過刻蝕，即在上述刻蝕過程中，在完成對高應力氮化硅層的刻蝕后，還將對緩沖氧化層 進行一定量的刻蝕。因此，在完成上述刻蝕工藝后，PMOS區(qū)域上的緩沖氧化層的厚度還將 進一步變小，從而仍然小于NMOS區(qū)域上的緩沖氧化層的厚度。在現(xiàn)有技術中的上述步驟110和步驟112中，PMOS區(qū)域上的緩沖氧化層都會被刻 蝕掉一部分，因此將使得PMOS區(qū)域上的緩沖氧化層的厚度比NMOS區(qū)域上的緩沖氧化層的 厚度小55 65埃(A )左右，從而不利于后續(xù)的處理工藝的進行。例如，在步驟112后，還 可通過CVD方法沉積SAB層，并進行相應的SAB層刻蝕工藝。但是，由于PMOS區(qū)域上的緩 沖氧化層的厚度較薄，而在進行上述SAB層刻蝕工藝過程中，對NMOS區(qū)域和PMOS區(qū)域的刻 蝕量是相同的，為了保證完全去除NMOS區(qū)域上的SAB層，在PMOS區(qū)域上就必然會出現(xiàn)過刻 蝕，形成較大的凹坑(divot)，從而對PMOS半導體器件的電學特性造成不利的影響。
發(fā)明內容
有鑒于此，本發(fā)明提供一種半導體器件和使用應力記憶技術工藝制造半導體器件 的方法，從而有效地改善半導體元器件的電學性能。根據(jù)上述目的，本發(fā)明的技術方案是這樣實現(xiàn)的一種使用應力記憶技術工藝制造半導體器件的方法，該方法包括在具有PMOS區(qū)域和NMOS區(qū)域的半導體襯底上形成柵氧化層和柵極；在所述柵氧 化層和柵極上依次沉積側墻氧化層和側墻氮化硅層，并對側墻氮化硅層進行垂直于半導體 襯底表面方向的定向刻蝕；在PMOS區(qū)域上形成光刻膠層，對NMOS區(qū)域進行N+離子注入工藝；以所述光刻膠層為掩膜，去除NMOS區(qū)域上的側墻氧化層，保留PMOS區(qū)域上的側墻 氧化層；去除PMOS區(qū)域上的光刻膠層；在NMOS區(qū)域上形成光刻膠層，對PMOS區(qū)域進行P+離子注入工藝；去除NMOS區(qū)域 的光刻膠層；在PMOS區(qū)域和NMOS區(qū)域上形成緩沖氧化層和高應力氮化硅層；去除PMOS區(qū)域上的高應力氮化硅層；進行尖峰退火工藝；去除NMOS區(qū)域上的高 應力氮化硅層。在所述去除NMOS區(qū)域上的側墻氧化層之后，所述PMOS區(qū)域上的側墻氧化層的厚 度為55 65埃。所述在PMOS區(qū)域和NMOS區(qū)域上形成緩沖氧化層和高應力氮化硅層包括通過化學氣相沉積工藝在PMOS區(qū)域和NMOS區(qū)域上形成緩沖氧化層和高應力氮化硅層。本發(fā)明還提供了一種半導體器件，該半導體器件包括具有PMOS區(qū)域和NMOS區(qū)域的半導體襯底；在所述半導體襯底上形成的柵氧化層和柵極；
通過在所述柵氧化層和柵極上沉積和刻蝕而形成的完全覆蓋PMOS區(qū)域但并不完 全覆蓋NMOS區(qū)域的側墻氧化層；通過在所述側墻氧化層上沉積和垂直于半導體襯底表面方向的定向刻蝕而形成 的環(huán)繞所述柵極的側墻氮化硅層；通過在所述側墻氧化層、側墻氮化硅層和半導體襯底上沉積和刻蝕而形成的完全 覆蓋PMOS區(qū)域和NMOS區(qū)域的緩沖氧化層；其中，所述NMOS區(qū)域的半導體襯底中還包括由于在所述緩沖氧化層上沉積、退 火后并去除的高應力氮化硅層而具有應力的溝道區(qū)域。由上可知，本發(fā)明提供了一種半導體器件和一種使用應力記憶技術工藝制造半導 體器件的方法，由于在該方法中，在對NMOS區(qū)域進行N+離子注入工藝后，并不立即去除 PMOS區(qū)域上的光刻膠層，而是以所述光刻膠層為掩膜，去除NMOS區(qū)域上的側墻氧化層，以 保留一定厚度的PMOS區(qū)域上的側墻氧化層，使得在后續(xù)的處理工藝中，不會在PMOS區(qū)域上 出現(xiàn)由于過刻蝕而形成較大的凹坑的現(xiàn)象，從而有效地改善了半導體元器件的電學性能， 提高了所生產的半導體器件的良率，降低了制造成本。
圖1為現(xiàn)有技術中的SMT工藝的流程圖。圖2A 圖2G為現(xiàn)有技術中的SMT工藝的示意圖。圖3為本發(fā)明中的使用SMT工藝制造半導體器件的方法流程圖。圖4A 圖4H為本發(fā)明中的使用SMT工藝制造半導體器件的示意圖。
具體實施例方式為了使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，以下舉具體實施例并參照 附圖，對本發(fā)明進行進一步詳細的說明。圖3為本發(fā)明中的使用應力記憶技術工藝制造半導體器件的方法流程圖。圖4A 圖4H為本發(fā)明中的使用SMT工藝制造半導體器件的示意圖。結合圖3、圖4A 圖4H所示， 本發(fā)明中所提供的使用應力記憶技術工藝制造半導體器件的方法包括如下所述的步驟步驟301，在半導體襯底上形成柵氧化層和柵極。如圖4A所示，在本步驟中，首先可在具有PMOS區(qū)域和NMOS區(qū)域的半導體襯底101 上沉積形成柵氧化層102，其中，所形成的柵氧化層102覆蓋于PMOS區(qū)域和NMOS區(qū)域之上。 在上述柵氧化層102上沉積一多晶硅層(柵極層)；然后再對所述柵氧化層102和多晶硅 層進行曝光、刻蝕等工藝，以分別形成位于PMOS區(qū)域和NMOS區(qū)域之上的柵極103 ；其中，所述半導體襯底為已定義器件有源區(qū)(AA)并已完成淺溝槽隔離的半導體 襯底；所述柵氧化層102的材料為二氧化硅(SiO2)、或者是摻雜氮(N)或鉿(Hf)等元素 的具有高介電常數(shù)的介質材料。所述柵氧化層102的形成方法可采用熱氧化法或化學氣相 沉積(CVD)方法等。步驟302，在所述柵氧化層和柵極上依次沉積側墻氧化層和側墻氮化硅層如圖4B所示，在本步驟中，將首先在柵極上沉積側墻氧化層104，然后再在側墻氧 化層上沉積側墻氮化硅層105。
步驟303，對側墻氮化硅層進行刻蝕。如圖4C所示，在本步驟中，將對側墻氮化硅層105進行垂直于半導體襯底表面方 向的定向刻蝕，以形成后續(xù)刻蝕所述側墻氧化層104以形成環(huán)繞所述柵極103的側墻時所 需的硬掩膜。此時，所使用的刻蝕方法一般為干法刻蝕工藝。步驟304，在PMOS區(qū)域上形成I3R層。如圖4C所示，在本步驟中，將在完成上述對側墻氮化硅層105的刻蝕后，在PMOS 區(qū)域上形成一 ra層，用于在后續(xù)的N+離子注入工藝中，避免在PMOS區(qū)域中注入N+離子。步驟305，進行N+離子注入工藝。在本步驟中，將對NMOS區(qū)域進行N+離子注入工藝，從而在NMOS區(qū)域上形成相應 的源極和漏極(圖4C中未示出)。由于PMOS區(qū)域上具有ra層，因此在進行N+離子注入工 藝時，不會在PMOS區(qū)域中注入N+離子。步驟306，以所述I3R層為掩膜，去除NMOS區(qū)域上的側墻氧化層，保留PMOS區(qū)域上 的側墻氧化層。在現(xiàn)有技術中，一般將先去除PMOS區(qū)域上的I3R層，然后再進行刻蝕工藝，將NMOS 區(qū)域和PMOS區(qū)域上的殘余的側墻氧化層104全部去除；或者在PMOS區(qū)域的離子注入完成 之后，再一起將NMOS區(qū)域和PMOS區(qū)域上的殘余的側墻氧化層104全部去除。而在本發(fā)明的實施例中，如圖4D所示，將以所述ra層為掩膜進行刻蝕工藝，以去 除NMOS區(qū)域上的殘余的側墻氧化層，但保留PMOS區(qū)域上的側墻氧化層。由于PMOS區(qū)域上 具有I3R層，因此PMOS區(qū)域上的側墻氧化層不會被去除，從而形成完全覆蓋PMOS區(qū)域但并 不完全覆蓋NMOS區(qū)域的側墻氧化層。在去除NMOS區(qū)域上的側墻氧化層之后，該被保留的 PMOS區(qū)域上的側墻氧化層的厚度一般為55 65A左右。步驟307，去除PMOS區(qū)域上的I3R層。步驟308，進行P+離子注入工藝。如圖4E所示，在本步驟中，將先在NMOS區(qū)域上形成I3R層，并以該冊層為掩膜對 PMOS區(qū)域進行P+離子注入工藝，從而在PMOS區(qū)域上形成相應的源極和漏極(圖4E中未示 出)。在完成上述離子注入工藝后，去除NMOS區(qū)域上的ra層。步驟309，在PMOS區(qū)域和NMOS區(qū)域上形成緩沖氧化層和高應力氮化硅層。如圖4F所示，在本步驟中，將在PMOS區(qū)域和NMOS區(qū)域上(即在所形成的柵極、源 極和漏極上)通過CVD工藝形成緩沖氧化層406和高應力氮化硅層407。其中，所述緩沖氧 化層406用于避免所形成的高應力氮化硅層407對上述所形成的柵極103造成不必要的破 壞，并可作為高應力氮化硅的刻蝕停止層；而上述所形成的高應力氮化硅層407，則用于半 導體襯底101中的溝道(channel)區(qū)域中誘發(fā)相應的應力。如圖4F所示，由于在步驟306中保留了 PMOS區(qū)域上的側墻氧化層，因此在形成上 述緩沖氧化層和高應力氮化硅層之后，PMOS區(qū)域上的緩沖氧化層和高應力氮化硅層的高度 與NMOS區(qū)域上的緩沖氧化層和高應力氮化硅層的高度并不相等。步驟310，去除PMOS區(qū)域上的高應力氮化硅層。對于半導體襯底101中的NMOS區(qū)域來說，由于上述高應力氮化硅層407的沉積所 引入的應力將提高NMOS區(qū)域中溝道區(qū)域的載流子遷移率，此時，該載流子遷移率為電子遷 移率。但對于半導體襯底101中的PMOS區(qū)域來說，由于上述高應力氮化硅層407的沉積所
7引入的應力將降低PMOS區(qū)域中溝道區(qū)域的載流子遷移率，此時，該載流子遷移率為空穴遷移率。因此，為了消除上述所沉積的高應力氮化硅層407對PMOS區(qū)域的空穴遷移率的不 利影響，如圖4G所示，在本步驟中，將在NMOS區(qū)域上形成I3R層，從而遮擋位于匪OS區(qū)域上 的高應力氮化硅層407。然后，將以該ra層為掩膜，使用光刻等刻蝕工藝對暴露的PMOS區(qū)域上的高應力氮 化硅層407進行刻蝕，以去除PMOS區(qū)域上的高應力氮化硅層407。為了完全去除該高應力 氮化硅層407，一般需要進行一定量的過刻蝕，即在上述刻蝕過程中，在完成對高應力氮化 硅層407的刻蝕后，還將對緩沖氧化層406進行一定量的刻蝕。因此，在完成上述刻蝕工藝 后，PMOS區(qū)域上的緩沖氧化層的高度有可能仍低于NMOS區(qū)域上的緩沖氧化層的高度，如圖 4G所示。但是，由于在步驟306中保留了 PMOS區(qū)域上的側墻氧化層，因此本步驟中的高度 差將小于現(xiàn)有技術中所出現(xiàn)的高度差。步驟311，進行尖峰退火工藝。在本步驟中，將先去除NMOS區(qū)域上的I3R層，然后進行尖峰退火工藝，從而使得上 述由于所沉積的高應力氮化硅層407所引起的應力被記憶在NMOS區(qū)域中，提高NMOS區(qū)域 中溝道區(qū)域的電子遷移率，改善NMOS元件的電學性能。由于在進行上述尖峰退火工藝時， PMOS區(qū)域之上的高應力氮化硅層407已被去除，因此上述PMOS區(qū)域的電學性能不會被改變。步驟312，去除NMOS區(qū)域上的高應力氮化硅層。如圖4H所示，在完成尖峰退火工藝后，將使用刻蝕工藝(例如，干法刻蝕工藝或濕 法刻蝕工藝)去除NMOS區(qū)域上的高應力氮化硅層，以便于進行后續(xù)的處理工藝，例如，通過 CVD方法沉積自對準硅化物阻擋(SAB，Salicide Block)層等。為了完全去除上述的高應力氮化硅層，一般需要進行一定量的過刻蝕，即在上述 刻蝕過程中，在完成對高應力氮化硅層的刻蝕后，還將對緩沖氧化層進行一定量的刻蝕。因 此，在完成上述刻蝕工藝后，PMOS區(qū)域上的緩沖氧化層的厚度還將進一步變小。但是，由于 在上述步驟306中保留了 PMOS區(qū)域上的側墻氧化層，且該被保留的側墻氧化層的厚度為 60人左右，剛好可以基本抵消PMOS區(qū)域上的緩沖氧化層的厚度與NMOS區(qū)域上的緩沖氧化 層的厚度之間的差值，從而使得在去除NMOS區(qū)域上的高應力氮化硅層之后，PMOS區(qū)域上的 緩沖氧化層的厚度與被保留的側墻氧化層的厚度的和，基本等于NMOS區(qū)域上的緩沖氧化 層的厚度。因此，在后續(xù)的進一步處理工藝(例如，通過CVD方法沉積SAB層，并進行相應的 SAB層刻蝕工藝)中，將不會在PMOS區(qū)域上出現(xiàn)由于過刻蝕而形成較大的凹坑的現(xiàn)象，從而 大大改善了半導體器件的電學性能，提高了所生產的半導體器件的良率，降低了制造成本。此外，在本發(fā)明的實施例中，還可提供一種根據(jù)上述的方法而制造的半導體器件， 如圖4H所示。該半導體器件包括具有PMOS區(qū)域和匪OS區(qū)域的半導體襯底；在所述半導體襯底上形成的柵氧化層和柵極；通過在所述柵氧化層和柵極上沉積和刻蝕而形成的完全覆蓋PMOS區(qū)域但并不完 全覆蓋NMOS區(qū)域的側墻氧化層；通過在所述側墻氧化層上沉積和垂直于半導體襯底表面方向的定向刻蝕而形成
8的環(huán)繞所述柵極的側墻氮化硅層；通過在所述側墻氧化層、側墻氮化硅層和半導體襯底上沉積和刻蝕而形成的完全 覆蓋PMOS區(qū)域和NMOS區(qū)域的緩沖氧化層；其中，所述NMOS區(qū)域的半導體襯底中還包括由于在所述緩沖氧化層上沉積、退 火后并去除的高應力氮化硅層而具有應力的溝道區(qū)域。以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精 神和原則之內所做的任何修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內。
權利要求
1.一種使用應力記憶技術工藝制造半導體器件的方法，該方法包括在具有PMOS區(qū)域和NMOS區(qū)域的半導體襯底上形成柵氧化層和柵極；在所述柵氧化層 和柵極上依次沉積側墻氧化層和側墻氮化硅層，并對側墻氮化硅層進行垂直于半導體襯底 表面方向的定向刻蝕；在PMOS區(qū)域上形成光刻膠層，對NMOS區(qū)域進行N+離子注入工藝； 以所述光刻膠層為掩膜，去除NMOS區(qū)域上的側墻氧化層；去除PMOS區(qū)域上的光刻膠層；在NMOS區(qū)域上形成光刻膠層，對PMOS區(qū)域進行P+離子注入工藝；去除NMOS區(qū)域的光 刻膠層；在PMOS區(qū)域和NMOS區(qū)域上形成緩沖氧化層和高應力氮化硅層；去除PMOS區(qū)域上的高應力氮化硅層；進行尖峰退火工藝；去除NMOS區(qū)域上的高應力氮化硅層。
2.根據(jù)權利要求1所述的方法，其特征在于在所述去除NMOS區(qū)域上的側墻氧化層之后，所述PMOS區(qū)域上的側墻氧化層的厚度為 55 65埃。
3.根據(jù)權利要求1所述的方法，其特征在于，所述在PMOS區(qū)域和NMOS區(qū)域上形成緩沖 氧化層和高應力氮化硅層包括通過化學氣相沉積工藝在PMOS區(qū)域和NMOS區(qū)域上形成緩沖氧化層和高應力氮化硅層。
4.一種半導體器件，該半導體器件包括 具有PMOS區(qū)域和NMOS區(qū)域的半導體襯底； 在所述半導體襯底上形成的柵氧化層和柵極；通過在所述柵氧化層和柵極上沉積和刻蝕而形成的完全覆蓋PMOS區(qū)域但并不完全覆 蓋NMOS區(qū)域的側墻氧化層；通過在所述側墻氧化層上沉積和垂直于半導體襯底表面方向的定向刻蝕而形成的環(huán) 繞所述柵極的側墻氮化硅層；通過在所述側墻氧化層、側墻氮化硅層和半導體襯底上沉積和刻蝕而形成的完全覆蓋 PMOS區(qū)域和NMOS區(qū)域的緩沖氧化層；其中，所述NMOS區(qū)域的半導體襯底中還包括由于在所述緩沖氧化層上沉積、退火后 并去除的高應力氮化硅層而具有應力的溝道區(qū)域。
全文摘要
本發(fā)明公開了一種使用SMT工藝制造半導體器件的方法，包括在半導體襯底上形成柵氧化層和柵極；沉積側墻氧化層和側墻氮化硅層，并對側墻氮化硅層進行刻蝕；在PMOS區(qū)域上形成PR層，進行N+離子注入；以PR層為掩膜，去除NMOS區(qū)域上的側墻氧化層；去除PMOS區(qū)域上的PR層；在NMOS區(qū)域上形成PR層，進行P+離子注入，去除NMOS區(qū)域的PR層；形成緩沖氧化層和高應力氮化硅層；去除PMOS區(qū)域上的高應力氮化硅層；進行尖峰退火工藝；去除NMOS區(qū)域上的高應力氮化硅層。本發(fā)明還公開了一種半導體器件。通過使用本發(fā)明所提供的半導體器件和方法，可改善半導體器件的電學性能，提高半導體器件的良率，降低制造成本。
文檔編號H01L27/088GK102117773SQ20101002252
公開日2011年7月6日 申請日期2010年1月4日 優(yōu)先權日2010年1月4日
發(fā)明者周地寶 申請人:中芯國際集成電路制造(上海)有限公司