專(zhuān)利名稱(chēng)：制造半導(dǎo)體裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在基底上形成集成電路裝置的方法，特別涉及制造集成電路中的柵極
結(jié)構(gòu)的方法。
背景技術(shù)：
隨著技術(shù)節(jié)點(diǎn)的微縮化，在一些IC設(shè)計(jì)中，已期望以金屬柵極電極取代一般的多 晶硅柵極電極，以增進(jìn)具有縮小的元件尺寸的裝置效能。使用金屬柵極結(jié)構(gòu)(例如，其包括 金屬柵極電極，而非多晶硅)提供了一個(gè)解答。 一個(gè)用以形成金屬柵極堆疊的方法是被稱(chēng) 作為"柵極最后"工藝，于其中是在"最后"制造最終的柵極堆疊。使用柵極最后工藝能夠 減少后續(xù)工藝的數(shù)目，包括在形成柵極之后所必須進(jìn)行的高溫工藝。此外，當(dāng)晶體管的尺寸 縮小時(shí)，柵極氧化物的厚度必須隨著縮小的柵極長(zhǎng)度而變小，以維持裝置的效能。為了降低 柵極漏電流，也使用高介電常數(shù)柵極絕緣層，其允許在較大的技術(shù)節(jié)點(diǎn)中所使用的一般柵 極氧化物能有較大的物理厚度(physical thickness)，而維持相同的有效厚度。
然而，在CMOS制造中使用這樣的元件以及工藝具有挑戰(zhàn)性。隨著柵極長(zhǎng)度縮小， 這些問(wèn)題會(huì)更嚴(yán)重。舉例來(lái)說(shuō)，在"柵極最后"制造過(guò)程中，會(huì)發(fā)生控制柵極高度、層間介電 質(zhì)不預(yù)期的移除、以及化學(xué)機(jī)械研磨工藝不均勻(non-uniformity)的問(wèn)題。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)存在的上述問(wèn)題，本發(fā)明提供一種制造半導(dǎo)體裝置的方法，包 括提供一半導(dǎo)體基底；于該基底中形成一晶體管，該晶體管具有一柵極結(jié)構(gòu)，其包括一虛 置柵極結(jié)構(gòu)；于該基底及該晶體管上形成一層間介電質(zhì)；于該層間介電質(zhì)上進(jìn)行一第一化 學(xué)機(jī)械研磨，以露出該虛置柵極結(jié)構(gòu)的一頂表面；移除該層間介電質(zhì)的一部分，使該層間介 電質(zhì)的一頂表面位于該虛置柵極結(jié)構(gòu)的該頂表面下方一距離；于該層間介電質(zhì)及該虛置柵 極結(jié)構(gòu)上形成一材料層；于該材料層上進(jìn)行一第二化學(xué)機(jī)械研磨，以露出該虛置柵極結(jié)構(gòu) 的該頂表面；移除該虛置柵極結(jié)構(gòu)，借此形成一溝槽；形成一金屬層以填充該溝槽；以及進(jìn) 行一第三化學(xué)機(jī)械研磨，其實(shí)質(zhì)上停止于該層間介電質(zhì)的該頂表面。 本發(fā)明也提供一種制造半導(dǎo)體裝置的方法，包括提供一半導(dǎo)體基底；于該基底 上形成一柵極堆疊，該柵極堆疊包括一虛置柵極結(jié)構(gòu)；于該基底及該柵極堆疊上形成一層 間介電質(zhì)；進(jìn)行一第一化學(xué)機(jī)械研磨，使該層間介電質(zhì)的一第一頂表面與該虛置柵極結(jié)構(gòu) 的一頂表面實(shí)質(zhì)上為共平面；移除該層間介電質(zhì)的一部分，其造成該層間介電質(zhì)的一第二 頂表面，該層間介電質(zhì)的該第二頂表面與該虛置柵極結(jié)構(gòu)的該頂表面實(shí)質(zhì)上為非共平面； 于該層間介電質(zhì)及該虛置柵極結(jié)構(gòu)上形成一硬掩模層；于該硬掩模層上進(jìn)行一第二化學(xué)機(jī) 械研磨，以露出該虛置柵極結(jié)構(gòu)；從該柵極堆疊移除該虛置柵極結(jié)構(gòu)，借此形成一溝槽；形 成一金屬層以填充該溝槽；以及進(jìn)行一第三化學(xué)機(jī)械研磨，其實(shí)質(zhì)上停止于該層間介電質(zhì) 的該第二頂表面。
本發(fā)明還提供一種制造半導(dǎo)體裝置的方法，包括提供一半導(dǎo)體基底；形成一晶體管，其具有設(shè)置于該基底上的一柵極堆疊，該柵極堆疊包括一界面層、一高介電常數(shù)介電 層、一虛置多晶柵極；于該基底及該晶體管上形成一層間介電質(zhì)；平坦化該層間介電質(zhì)，以 露出該虛置多晶柵極的一頂表面；移除該層間介電質(zhì)的一部分，使該層間介電質(zhì)的一頂表 面位于該虛置多晶柵極的該頂表面下方一距離；于該層間介電質(zhì)及該虛置多晶柵極上形成 一第一金屬層；平坦化該第一金屬層，以露出該虛置多晶柵極的該頂表面；從該柵極堆疊 移除該虛置多晶柵極，借此形成一溝槽；形成一第二金屬層以填充該溝槽；以及平坦化該 基底，直至露出該層間介電質(zhì)的該頂表面。 本發(fā)明提供了以金屬材料所形成的硬掩模層，其解決了在柵極最后工藝中的問(wèn) 題。硬掩模層可在移除虛置多晶柵極之前形成于層間介電質(zhì)上。硬掩模層可最小化柵極高 度的損失，且因此在之后的化學(xué)機(jī)械研磨工藝中提供了更好的柵極高度的控制。另外，硬掩 模層的金屬材料提供了平坦化金屬柵極的化學(xué)機(jī)械研磨更佳的均勻度。再者，本發(fā)明適合 目前的CMOS技術(shù)制造流程，且是輕易的與目前的制造設(shè)備及裝置技術(shù)整合。


圖1為根據(jù)本發(fā)明的各種概念，在柵極最后工藝中制造半導(dǎo)體裝置的方法流程 圖。 圖2A至圖2F為根據(jù)一實(shí)施例的方法中的半導(dǎo)體裝置的工藝剖面圖。
上述附圖中的附圖標(biāo)記說(shuō)明如下 200 半導(dǎo)體裝置；202 基底；210 柵極介電質(zhì)(或柵極介電層)；211 阻擋 層；212 多晶硅層(或多晶層)；220 柵極結(jié)構(gòu)(或柵極堆疊)；222 間隙壁；230 柵 極介電質(zhì)(或柵極介電層)；235 化學(xué)機(jī)械研磨工藝；240 距離；245 材料層；250 化 學(xué)機(jī)械研磨工藝；252 溝槽；260 金屬層；270 化學(xué)機(jī)械研磨工藝；275 金屬柵極結(jié) 構(gòu)。
具體實(shí)施例方式
本發(fā)明是有關(guān)于在基底上形成集成電路裝置的方法，特別是有關(guān)于制造集成電路 (其包括場(chǎng)效應(yīng)晶體管(FET)裝置)中的柵極結(jié)構(gòu)的方法。有關(guān)各實(shí)施例的制造和使用方 式如以下所詳述。然而，值得注意的是，本發(fā)明所提供的各種可應(yīng)用的發(fā)明概念是依具體內(nèi) 文的各種變化據(jù)以實(shí)施，且在此所討論的具體實(shí)施例僅是用來(lái)顯示具體使用和制造本發(fā)明 的方法，而不用以限制本發(fā)明的范圍。以下是通過(guò)各種附圖及實(shí)施例說(shuō)明本發(fā)明較佳實(shí)施 例的制造過(guò)程。在本發(fā)明各種不同的各種實(shí)施例和附圖中，相同的符號(hào)代表相同或類(lèi)似的 元件。此外，當(dāng)一層材料層是位于另一材料層或基底之上時(shí)，其可以是直接位于其表面上或 另外插入有其他中介層。 圖1為在"柵極最后"工藝中制造半導(dǎo)體裝置的方法100流程圖。圖2A至圖2F 為根據(jù)圖1的方法100，在柵極最后工藝中制造半導(dǎo)體裝置200的工藝剖面圖。半導(dǎo)體 裝置200可為集成電路或集成電路中的一部分，其可包括靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory ;SRAM)和/或其他邏輯電路；無(wú)源元件，例如電阻、電容、以及誘導(dǎo) 器；以及有源元件，例如P型溝道場(chǎng)效應(yīng)晶體管(P-channel field effect transistors; pFET) 、 N型溝道場(chǎng)效應(yīng)晶體管(N-channel FET ;nFET)、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(metal-oxidesemiconductor field effect transistor ;M0SFET)、互補(bǔ)式金屬氧化物半 導(dǎo)體(complementary metal-oxide semiconductor ;CM0S)晶體管、雙極晶體管(bipolar transistor)、高壓晶體管、高頻晶體管、其他存儲(chǔ)器單元、以及上述的組合。要了解在圖2A 至圖2F中所示的半導(dǎo)體裝置200可包括各種以CMOS工藝流程所形成的其他元件，然而為 了使本發(fā)明的概念更容易的被了解，已將其簡(jiǎn)化。因此，要了解可在圖1的方法ioo之前、 期間、以及之后提供額外的工藝，且在此可以?xún)H簡(jiǎn)單的說(shuō)明某些其他的工藝。
方法100起始于步驟102，提供半導(dǎo)體基底。在圖2A中，半導(dǎo)體裝置200可包括 基底202。在一實(shí)施例中，基底202包括結(jié)晶結(jié)構(gòu)的硅基底(例如芯片)?；?02可包括 各種摻雜結(jié)構(gòu)，其取決于公知的設(shè)計(jì)需求(例如P型基底或n型基底)。再者，基底202可 包括各種摻雜區(qū)域，例如P型阱或n型阱。在其他實(shí)施例中，基底202也可包括其他元素半 導(dǎo)體，例如鍺及鉆石?；蛘撸?02可包括化合物半導(dǎo)體，例如碳化硅、砷化鎵(gallium arsenide)、石串化銅(indium arsenide)、或憐化銅(indium phosphide)。再者，基底202 可任選的包括外延層；可為應(yīng)變的(strained)以增強(qiáng)效能；和/或可包括絕緣層上覆硅結(jié) 構(gòu)。 半導(dǎo)體裝置200可包括隔離結(jié)構(gòu)，例如形成于基底202中的淺溝槽隔離元件，以使 一個(gè)或更多個(gè)裝置互相隔離。淺溝槽隔離元件可包括氧化硅、氮化硅、氮氧化硅、氟摻雜的 硅酸鹽玻璃(fluoride-doped silicate glass ;FSG)、和/或低介電常數(shù)材料?？稍跍\溝 槽隔離元件的位置使用其他的隔離方法和/或元件，或?qū)⑵渌母綦x方法和/或元件附加 在淺溝槽隔離元件。舉例來(lái)說(shuō)，淺溝槽隔離元件可利用下述工藝形成利用反應(yīng)性離子蝕刻 (reactive ion etch ;RIE)工藝于基底202中形成溝槽，然后利用沉積工藝將絕緣材料填 充至溝槽中，接著進(jìn)行化學(xué)機(jī)械研磨工藝。 方法100進(jìn)行至步驟104，于基底上形成柵極堆疊，上述柵極堆疊包括虛置柵極結(jié) 構(gòu)。舉例來(lái)說(shuō)，柵極堆疊的形成包括形成各種材料層，并圖案化上述各種材料層，以形成n 型場(chǎng)效應(yīng)晶體管(nFET)或p型場(chǎng)效應(yīng)晶體管(pFET)裝置的柵極堆疊。柵極堆疊可包括虛 置柵極結(jié)構(gòu)，其將在下述柵極最后工藝中移除，并以金屬材料取代。 半導(dǎo)體裝置200可包括柵極介電質(zhì)210，其形成于基底上。柵極介電質(zhì)210可包 括界面層。界面層可包括氧化硅層(例如，以熱或化學(xué)氧化工藝所形成)，其厚度介于約 5埃至約10埃。柵極介電質(zhì)210還可包括高介電常數(shù)材料層，其形成于界面層上。在一 實(shí)施例中。高介電常數(shù)介電質(zhì)包括氧化鉿(hafnium oxide ;Hf02)。高介電常數(shù)介電質(zhì)的 其他例子包括氧化硅鉿(hafniumsilicon oxide ;HfSiO)、氮氧化硅鉿(hafnium silicon oxynitride ;HfSiON)、氧化鉿鉭(hafnium tantalum oxide ;HfTaO)、氧化鉿鈦(hafnium titanium oxide ;HfTi0)、氧化鉿鋯(hafnium zirconium oxide ;HfZr0)、上述的組合、和/ 或其他合適的材料。高介電常數(shù)介電層可通過(guò)原子層沉積法(ALD)或其他合適的方法而形 成。高介電常數(shù)介電層的厚度可介于約10埃至約30埃。 在一些實(shí)施例中，可于高介電常數(shù)介電層上形成覆蓋層，以調(diào)變柵極電極的有效 功函數(shù)，而適當(dāng)?shù)淖饔脼閚型場(chǎng)效應(yīng)晶體管或p型場(chǎng)效應(yīng)晶體管裝置。舉例來(lái)說(shuō)，覆蓋層可 包括八1203、1^203、或其他合適的材料。在其他實(shí)施例中，可于高介電常數(shù)介電層上形成阻擋 層211。阻擋層211可包括TiN、TaN、或其他合適的材料。阻擋層211可通過(guò)各種沉積技術(shù) 而形成，例如原子層沉積、物理氣相沉積(PVD或?yàn)R鍍)、化學(xué)氣相沉積、或其他合適的工藝。
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半導(dǎo)體裝置200還可包括通過(guò)化學(xué)氣相沉積或其他合適的沉積工藝，而于柵極介 電質(zhì)210上所形成的多晶硅(或多晶)層212。舉例來(lái)說(shuō)，可在化學(xué)氣相沉積工藝中使用 硅烷(silane ;SiH4)作為化學(xué)氣體，以形成多晶層212。多晶層212的厚度可介于約400埃 至約800埃。半導(dǎo)體層也可包括非晶硅(amorphous silicon)層?？捎诙嗑?12上形成 硬掩模層。硬掩模層可包括氧化硅、氮化硅、氮氧化硅、和/或其他合適的材料。硬掩模層 可利用例如化學(xué)氣相沉積法、物理氣相沉積法或原子層沉積法的方法而形成。此外，可于硬 掩模層上形成抗反射涂布(anti-reflective coating ;ARC)層或底部抗反射涂布(bottom anti-reflective coating ;BARC)層，以強(qiáng)化之后要進(jìn)行的公知圖案化工藝。
可于硬掩模層上形成圖案化光致抗蝕劑層。圖案化的光致抗蝕劑層可包 括n型場(chǎng)效應(yīng)晶體管或p型場(chǎng)效應(yīng)晶體管裝置的柵極圖案。柵極圖案可以光微影 (photolithography)、浸潤(rùn)式微影( immersion lithography)、尚子束刻寫(xiě)(ion—beam writing)、或其他合適的工藝而形成。可使用圖案化的光致抗蝕劑作為掩模，通過(guò)干或濕蝕 刻工藝圖案化硬掩模層，并可使用圖案化的硬掩模層圖案化柵極結(jié)構(gòu)220。柵極結(jié)構(gòu)220可 通過(guò)干或濕蝕刻工藝(例如，柵極蝕刻或圖案化)而形成。舉例來(lái)說(shuō)，干蝕刻工藝可使用含 氟的等離子體(例如包括C^的蝕刻氣體)?；蛘?，蝕刻工藝可包括多個(gè)蝕刻步驟，以蝕刻 各種柵極材料層。圖案化的光致抗蝕劑層可通過(guò)剝離(stri卯ing)或灰化(ashing)工藝而 移除。柵極結(jié)構(gòu)220可包括硬掩模層、虛置多晶層212、阻擋層211、及柵極介電層210(其 包括界面層以及高介電常數(shù)介電層)。 在圖案化柵極之后，要了解半導(dǎo)體裝置200可進(jìn)行在CMOS制造流程中的其他 工藝，以形成公知的各種元件。舉例來(lái)說(shuō)，可于柵極結(jié)構(gòu)220的側(cè)壁上形成柵極或側(cè)壁 間隙壁222。間隙壁222可由氧化硅、氮化硅、氮氧化硅、碳化硅、摻雜氟的硅酸鹽玻璃 (fluorine-doped silicate glass ;FSG)、低介電常數(shù)介電材料、上述的組合、和/或其他合 適的材料所形成。間隙壁222可具有多層結(jié)構(gòu)，舉例來(lái)說(shuō)，其包括一個(gè)或更多個(gè)襯墊層。襯 墊層可包括介電材料，例如氧化硅、氮化硅、和/或其他合適的材料。形成間隙壁222的方 法可包括沉積合適的介電材料，并各向異性的蝕刻上述材料，以形成間隙壁222輪廓。
另外，也可于基底202中形成源極/漏極區(qū)域。源極/漏極區(qū)域可包括輕摻雜源 極/漏極(lightly doped source/drain ;LDD)區(qū)域以及重?fù)诫s源極/漏極區(qū)域。應(yīng)要注 意輕摻雜源極/漏極區(qū)域可在形成間隙壁222之前形成。源極/漏極區(qū)域可根據(jù)期望的晶 體管結(jié)構(gòu)(例如n型場(chǎng)效應(yīng)晶體管或p型場(chǎng)效應(yīng)晶體管)，通過(guò)注入p型或n型摻雜物或雜 質(zhì)至基底202中而形成。形成源極/漏極區(qū)域的方法可包括光微影、離子注入、擴(kuò)散、和/或 其他合適的工藝。此外，P型場(chǎng)效應(yīng)晶體管裝置的源極/漏極區(qū)域可包括凸起的(raised) 源極/漏極區(qū)域和/或SiGe元件。舉例來(lái)說(shuō)，SiGe元件可通過(guò)外延工藝而形成，使得形成 于基底202中的SiGe元件具有結(jié)晶態(tài)。因此，應(yīng)變溝道(strained channel)可到達(dá)至p 型金屬氧化物半導(dǎo)體裝置中，以提高載子遷移率并增強(qiáng)裝置效能。 再者，可形成接觸窗元件(contact feature)，例如金屬硅化物，且其耦合至源極/ 漏極區(qū)域。接觸窗元件可通過(guò)金屬硅化(自對(duì)準(zhǔn)的金屬硅化)工藝而形成于源極/漏極區(qū) 域上。舉例來(lái)說(shuō)，可形成金屬材料鄰接于硅結(jié)構(gòu)，然后提高溫度以進(jìn)行退火，且造成金屬材 料與其下方的硅反應(yīng)而形成金屬硅化物，并可將未反應(yīng)的金屬蝕刻掉。接觸窗可包括鎳化 硅(nickel silicide)、鈷化硅(cobalt silicide)、鴇化硅(tungsten silicide)、鉭化硅(tantalum silicide)、欽化硅(titanium silicide)、鉬化硅(platinum silicide)、與化 硅(erbium silicide)、鈀化硅(palladium silicide)、或上述的組合?？捎诨?02以及 柵極堆疊220上形成接觸蝕刻停止層(contact etch stop layer ;CESL)。接觸蝕刻停止 層可由氮化硅、氮氧化硅、和/或其他合適的材料所形成。接觸蝕刻停止層的組成可根據(jù)對(duì) 于半導(dǎo)體裝置200 —個(gè)或更多個(gè)額外的元件的蝕刻選擇比作而選擇。再者，根據(jù)所期望的 晶體管結(jié)構(gòu)，接觸蝕刻停止層可作為拉伸接觸蝕刻停止層(tensile-CESL)或壓縮接觸蝕 刻停止層(compressive-CESL)。 方法100進(jìn)行至步驟106，可于基底及柵極堆疊上形成層間介電質(zhì)(inter-layer dielectric ;ILD)。介電層，例如層間介電層230，其可通過(guò)化學(xué)氣相沉積法、高密度等離子 體化學(xué)氣相沉積法、旋轉(zhuǎn)涂布法、濺鍍法、或其他合適的方法而形成于接觸蝕刻停止層上。 層間介電層230可包括氧化硅、氮氧化硅、或低介電常數(shù)材料。在一實(shí)施例中，層間介電 層230可包括高密度等離子體介電質(zhì)與高深寬比工藝所形成的介電質(zhì)，其能用以填溝(gap filling)。 方法100進(jìn)行至步驟108，可于層間介電質(zhì)上進(jìn)行第一化學(xué)機(jī)械研磨工藝，以露出 虛置柵極結(jié)構(gòu)的頂表面。在柵極最后工藝中，可移除虛置多晶柵極結(jié)構(gòu)212，因此所形成的 最終金屬柵極結(jié)構(gòu)能取代虛置多晶柵極結(jié)構(gòu)212。因此，層間介電層230可借進(jìn)行化學(xué)機(jī)械 研磨工藝235，直到露出或到達(dá)虛置多晶柵極212的頂表面而平坦化。應(yīng)要注意在進(jìn)行化學(xué) 機(jī)械研磨工藝235之后，虛置多晶柵極212的頂表面與層間介電質(zhì)230的頂表面實(shí)質(zhì)上可 為共平面?；蛘?，可進(jìn)行化學(xué)機(jī)械研磨工藝以露出硬掩模層，且然后可進(jìn)行蝕刻工藝，例如 濕蝕刻浸泡(恥t etch dip)，以移除硬掩模層，借此露出虛置多晶柵極212。
方法100進(jìn)行至步驟110，可移除部分層間介電質(zhì)，使層間介電質(zhì)的頂表面位于虛 置柵極結(jié)構(gòu)的頂表面下方一距離。在圖2B中，可對(duì)半導(dǎo)體裝置200進(jìn)行濕蝕刻工藝(例 如濕蝕刻浸泡)，其選擇性的移除部分層間介電層230，而未移除虛置多晶柵極212。舉例 來(lái)說(shuō)，濕蝕刻浸泡可包括稀釋氫氟酸(HF)溶液和/或其他合適的蝕刻劑溶液，其在多晶硅 (虛置多晶柵極)/氧化硅(層間介電層)之間具有高選擇比。層間介電層230的厚度可縮 減介于約50埃至約150埃。換句話說(shuō)，在進(jìn)行濕蝕刻浸泡工藝后，層間介電層230的頂表 面可位于虛置多晶柵極212的頂表面下方一距離240，其介于約50埃至約150埃。層間介 電層230預(yù)期移除的厚度可通過(guò)精確的控制濕蝕刻浸泡工藝的蝕刻時(shí)間而達(dá)到。
方法100進(jìn)行至步驟112，可于層間介電質(zhì)及虛置柵極結(jié)構(gòu)上形成材料層。在圖 2C中，材料層245可形成在層間介電質(zhì)230及虛置多晶柵極212上。材料層245可由不同 于層間介電層230的材料以及不同于虛置多晶柵極212的材料所形成。材料層245可用作 硬掩模層，以保護(hù)其下方的層間介電層230。在一實(shí)施例中，材料層245可包括金屬材料， 其通過(guò)物理氣相沉積、化學(xué)氣相沉積、或其他合適的工藝而形成。舉例來(lái)說(shuō)，金屬材料可包 括TiN、 TaN、 Al、上述的組合、或其他合適的金屬材料。金屬材料245可相同于之后為取代 虛置多晶柵極212而形成的金屬柵極，上述取代工藝將于下面說(shuō)明。方法100進(jìn)行至步驟 114，可于材料層上進(jìn)行第二化學(xué)機(jī)械研磨工藝，以露出虛置柵極結(jié)構(gòu)?？捎诓牧蠈?45上 進(jìn)行化學(xué)機(jī)械研磨工藝250，以平坦化并移除多余的材料層，使虛置多晶柵極212的頂表面 露出。應(yīng)要注意在化學(xué)機(jī)械研磨工藝250之后，虛置多晶柵極的頂表面與材料層的頂表面 實(shí)質(zhì)上為共平面。
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方法100進(jìn)行至步驟116，可從柵極堆疊移除虛置柵極結(jié)構(gòu)，借此形成溝槽。在圖 2D中，在化學(xué)機(jī)械研磨工藝250之后，可從柵極堆疊220移除虛置柵極結(jié)構(gòu)212。舉例來(lái) 說(shuō)，多晶硅被選擇性的蝕刻掉，因而移除了虛置多晶柵極212。選擇性的移除虛置多晶柵極 212提供了溝槽252，而溝槽252中可形成金屬柵極。虛置多晶柵極212可利用濕蝕刻和/ 或干蝕刻工藝而移除。阻擋層211可用作蝕刻工藝中的蝕刻阻擋物。在一實(shí)施例中，濕蝕 刻工藝包括暴露在含氫氧化物的溶液(例如氫氧化銨(ammonium hydroxide))、去離子水、 和/或其他適合的蝕刻劑溶液中。應(yīng)要注意材料層245可保護(hù)層間介電層230，并避免層間 介電層230在濕蝕刻工藝中被移除。 方法100進(jìn)行至步驟118，可形成金屬層以填充溝槽。在圖2E中，可沉積金屬層 260以實(shí)質(zhì)上填充溝槽252。所沉積的金屬層260可為任何金屬材料，其適合用以形成金屬 柵極或金屬柵極的一部分，其包括功函數(shù)(workf皿ction ;WF)層、填充層、襯墊層、界面層、 晶種層、黏合層、阻擋層等。金屬層260可包括一個(gè)或更多個(gè)層膜，其包括TiN、 TaN、 TaC、 TaSiN、WN、TiAl、TiAlN、上述的組合、和/或其他合適的材料。金屬層260可通過(guò)物理氣相 沉積或其他合適的工藝而形成?？沙练e的金屬例子包括P型場(chǎng)效應(yīng)晶體管裝置的P型功函 數(shù)金屬(P-type work function metals ;P-metals)以及n型場(chǎng)效應(yīng)晶體管裝置的N型功 函數(shù)金屬(N-type work function metals ;N-metals)。金屬層260還可包括形成于功函 數(shù)金屬上的填充金屬層。填充金屬層可包括鋁、鎢、或其他合適的材料。在一實(shí)施例中，填 充金屬可包括鈦層，其用作濕潤(rùn)層(wetting layer),以及鋁層，其用以填充溝槽252的剩 余部分。填充金屬層可通過(guò)使用化學(xué)氣相沉積、物理氣相沉積、電鍍、或其他適合的工藝而 沉積。 方法100進(jìn)行至步驟120，可進(jìn)行第三化學(xué)機(jī)械研磨工藝，其實(shí)質(zhì)上停止于層間介 電質(zhì)的頂表面。在圖2F中，可進(jìn)行化學(xué)機(jī)械研磨工藝270以平坦化半導(dǎo)體裝置200。化學(xué) 機(jī)械研磨工藝270可移除所有的材料層245以及部分金屬層260，直到到達(dá)層間介電層230 的頂表面?；瘜W(xué)機(jī)械研磨工藝270提供具有金屬柵極結(jié)構(gòu)275的半導(dǎo)體裝置200。已發(fā)現(xiàn) 位于層間介電層230上的材料層245(以金屬材料所形成)可提升化學(xué)機(jī)械研磨工藝270 的均勻度(uniformity)，并可在柵極最后工藝中對(duì)柵極高度提供更好的控制。此外，如先前 所述，材料層245可由與金屬層260相同的材料所形成。在一實(shí)施例中，材料層245可由與 金屬層260相同的功函數(shù)金屬所形成。因此，化學(xué)機(jī)械研磨工藝270可移除材料層以及部 分金屬層。 在一些實(shí)施例中，可進(jìn)行方法100而包括額外的工藝步驟，例如沉積保護(hù)層、形成 接觸窗、內(nèi)連線結(jié)構(gòu)(例如，線(line)及介層窗(via)、金屬層、以及層間介電質(zhì)，其提供電 性?xún)?nèi)連線至包括所形成的金屬柵極的裝置)。舉例來(lái)說(shuō)，多層內(nèi)連線包括垂直內(nèi)連線，例如 公知的介層窗(via)或接觸窗(contacts),以及水平內(nèi)連線，例如金屬線。不同的內(nèi)連線元 件可使用不同的導(dǎo)電材料，其包括銅、鎢、以及金屬硅化物。在一實(shí)施例中，是使用鑲嵌工藝 (damascen印rocess)以形成與銅有關(guān)的多層內(nèi)連線結(jié)構(gòu)。 總之，在高介電常數(shù)金屬柵極(high-k metal gate)技術(shù)中，可使用柵極最后工藝 以形成金屬柵極結(jié)構(gòu)。然而，已發(fā)現(xiàn)柵極最后工藝有各種問(wèn)題，例如控制柵極高度、層間介 電層不期望的移除、以及化學(xué)機(jī)械研磨工藝不均勻的問(wèn)題。因此，損害了裝置效能及可靠 度。于此所述的方法及裝置提供了以金屬材料所形成的硬掩模層，其解決了上述在柵極最后工藝中的問(wèn)題。硬掩模層可在移除虛置多晶柵極之前形成于層間介電質(zhì)上。在一些實(shí)施 例中，硬掩模層可包括用以形成金屬柵極的相同材料。在其他實(shí)施例中，硬掩模層可包括不 同的材料。硬掩模層可最小化柵極高度的損失，且因此在之后的化學(xué)機(jī)械研磨工藝中提供 了更好的柵極高度的控制。另外，硬掩模層的金屬材料提供了平坦化金屬柵極的化學(xué)機(jī)械 研磨更佳的均勻度。再者，在此所述的方法及裝置是適合目前的CMOS技術(shù)制造流程，且是 輕易的與目前的制造設(shè)備及裝置技術(shù)整合。 雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普 通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動(dòng)與潤(rùn)飾。舉例來(lái)說(shuō)，雖然在 此所述的方法是使用"柵極最后"作說(shuō)明，然而在此所述的方法也可使用于混合工藝中，于 其中是在"柵極最先(gate first)"制造流程中形成一類(lèi)型的金屬柵極，并在"柵極最后" 制造流程中形成另一類(lèi)型的金屬柵極。因此，本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界 定的范圍為準(zhǔn)。
權(quán)利要求
一種制造半導(dǎo)體裝置的方法，包括提供一半導(dǎo)體基底；于該基底中形成一晶體管，該晶體管具有一柵極結(jié)構(gòu)，其包括一虛置柵極結(jié)構(gòu)；于該基底及該晶體管上形成一層間介電質(zhì)；于該層間介電質(zhì)上進(jìn)行一第一化學(xué)機(jī)械研磨，以露出該虛置柵極結(jié)構(gòu)的一頂表面；移除該層間介電質(zhì)的一部分，使該層間介電質(zhì)的一頂表面位于該虛置柵極結(jié)構(gòu)的該頂表面下方一距離；于該層間介電質(zhì)及該虛置柵極結(jié)構(gòu)上形成一材料層；于該材料層上進(jìn)行一第二化學(xué)機(jī)械研磨，以露出該虛置柵極結(jié)構(gòu)的該頂表面；移除該虛置柵極結(jié)構(gòu)，借此形成一溝槽；形成一金屬層以填充該溝槽；以及進(jìn)行一第三化學(xué)機(jī)械研磨，其實(shí)質(zhì)上停止于該層間介電質(zhì)的該頂表面。
2. 如權(quán)利要求1所述的制造半導(dǎo)體裝置的方法，其中該金屬層包括一多金屬層，其包括一功函數(shù)金屬以及一填充金屬。
3. 如權(quán)利要求2所述的制造半導(dǎo)體裝置的方法，其中該金屬層包括該功函數(shù)金屬。
4. 如權(quán)利要求2所述的制造半導(dǎo)體裝置的方法，其中該填充金屬包括鋁。
5. 如權(quán)利要求1所述的制造半導(dǎo)體裝置的方法，其中該虛置柵極結(jié)構(gòu)包括多晶硅，且其中該層間介電質(zhì)包括氧化硅。
6. 如權(quán)利要求5所述的制造半導(dǎo)體裝置的方法，其中該材料層包括一金屬材料。
7. 如權(quán)利要求1所述的制造半導(dǎo)體裝置的方法，其中該柵極結(jié)構(gòu)還包括形成于該基底上的一界面層、形成于該界面層上的一高介電常數(shù)介電層、以及形成于該高介電常數(shù)介電層上的一阻擋層；以及其中該虛置柵極結(jié)構(gòu)形成于該阻擋層上。
8. —種制造半導(dǎo)體裝置的方法，包括提供一半導(dǎo)體基底；于該基底上形成一柵極堆疊，該柵極堆疊包括一虛置柵極結(jié)構(gòu)；于該基底及該柵極堆疊上形成一層間介電質(zhì)；進(jìn)行一第一化學(xué)機(jī)械研磨，使該層間介電質(zhì)的一第一頂表面與該虛置柵極結(jié)構(gòu)的一頂表面實(shí)質(zhì)上為共平面；移除該層間介電質(zhì)的一部分，其造成該層間介電質(zhì)的一第二頂表面，該層間介電質(zhì)的該第二頂表面與該虛置柵極結(jié)構(gòu)的該頂表面實(shí)質(zhì)上為非共平面；于該層間介電質(zhì)及該虛置柵極結(jié)構(gòu)上形成一硬掩模層；于該硬掩模層上進(jìn)行一第二化學(xué)機(jī)械研磨，以露出該虛置柵極結(jié)構(gòu)；從該柵極堆疊移除該虛置柵極結(jié)構(gòu)，借此形成一溝槽；形成一金屬層以填充該溝槽；以及進(jìn)行一第三化學(xué)機(jī)械研磨，其實(shí)質(zhì)上停止于該層間介電質(zhì)的該第二頂表面。
9. 如權(quán)利要求8所述的制造半導(dǎo)體裝置的方法，其中該形成該金屬層包括形成一功函數(shù)金屬層以部分填充該溝槽；以及于該功函數(shù)金屬層上形成一填充金屬層，以填充該溝槽的剩余部分。
10. 如權(quán)利要求9所述的制造半導(dǎo)體裝置的方法，其中該硬掩模層由相同于該功函數(shù)金屬層的材料所形成。
11. 如權(quán)利要求8所述的制造半導(dǎo)體裝置的方法，其中該硬掩模層由不同于該金屬層的材料所形成。
12. 如權(quán)利要求8所述的制造半導(dǎo)體裝置的方法，其中該層間介電質(zhì)的該第二頂表面位于該虛置柵極結(jié)構(gòu)的該頂表面下方約50埃至約150埃。
13. 如權(quán)利要求8所述的制造半導(dǎo)體裝置的方法，其中該虛置柵極結(jié)構(gòu)包括多晶硅。
14. 一種制造半導(dǎo)體裝置的方法，包括提供一半導(dǎo)體基底；形成一晶體管，其具有設(shè)置于該基底上的一柵極堆疊，該柵極堆疊包括一界面層、一高介電常數(shù)介電層、一虛置多晶柵極；于該基底及該晶體管上形成一層間介電質(zhì)；平坦化該層間介電質(zhì)，以露出該虛置多晶柵極的一頂表面；移除該層間介電質(zhì)的一部分，使該層間介電質(zhì)的一頂表面位于該虛置多晶柵極的該頂表面下方一距離；于該層間介電質(zhì)及該虛置多晶柵極上形成一第一金屬層；平坦化該第一金屬層，以露出該虛置多晶柵極的該頂表面；從該柵極堆疊移除該虛置多晶柵極，借此形成一溝槽；形成一第二金屬層以填充該溝槽；以及平坦化該基底，直至露出該層間介電質(zhì)的該頂表面。
15. 如權(quán)利要求14所述的制造半導(dǎo)體裝置的方法，其中該第一金屬層及該第二金屬層包括相同的金屬。
全文摘要
一種制造半導(dǎo)體裝置的方法，包括提供一半導(dǎo)體基底；于該基底中形成一晶體管，該晶體管具有一柵極結(jié)構(gòu)，其包括一虛置柵極結(jié)構(gòu)；于該基底及該晶體管上形成一層間介電質(zhì)；于該層間介電質(zhì)上進(jìn)行一第一化學(xué)機(jī)械研磨，以露出該虛置柵極結(jié)構(gòu)的一頂表面；移除該層間介電質(zhì)的一部分，使該層間介電質(zhì)的一頂表面位于該虛置柵極結(jié)構(gòu)的該頂表面下方一距離；于該層間介電質(zhì)及該虛置柵極結(jié)構(gòu)上形成一材料層；于該材料層上進(jìn)行一第二化學(xué)機(jī)械研磨；移除該虛置柵極結(jié)構(gòu)，借此形成一溝槽；形成一金屬層以填充該溝槽；以及進(jìn)行一第三化學(xué)機(jī)械研磨。本發(fā)明解決了在柵極最后工藝中的問(wèn)題，且可輕易的與目前的制造設(shè)備及裝置技術(shù)整合。
文檔編號(hào)H01L21/28GK101714508SQ200910179130
公開(kāi)日2010年5月26日 申請(qǐng)日期2009年9月29日 優(yōu)先權(quán)日2008年10月6日
發(fā)明者莊學(xué)理, 鄭光茗, 鐘昇鎮(zhèn) 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司