專利名稱：使用分立導(dǎo)電層重新選擇鍵合線路徑的半導(dǎo)體器件封裝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件封裝，具體來說，是為了避免在半導(dǎo)體器件封裝 中導(dǎo)線鍵合所產(chǎn)生的問題。
背景技術(shù)：
半導(dǎo)體器件一般被封裝在引線框架的芯片襯墊上。引線框架提供引腳以 實(shí)現(xiàn)器件封裝與該器件或系統(tǒng)的其它組件之間的電連接。通過鍵合線實(shí)現(xiàn)了 從引線框架的引腳到半導(dǎo)體器件的導(dǎo)電襯底之間的電連接。有大量影響鍵合 線路徑選擇的規(guī)則。規(guī)則之一是兩個鍵合線不能交叉。另外一個規(guī)則是鍵合
線必須短于預(yù)定的最大長度。 一般情況下，鍵合線的最大長度是200 300mils。當(dāng)半導(dǎo)體器件封裝由一個制造商制造且所使用兩個或兩個以上不同 制造商制造的半導(dǎo)體器件組件時，這些規(guī)則會產(chǎn)生問題。而電池控制電路就 是會產(chǎn)生此種問題的一個例子。
用于便攜式電子裝置的典型電池包中具有若干裸電池(barecells)、 一個 保護(hù)電路模塊(PCM)，在該保護(hù)電路模塊中形成一個控制裸電池充電和放 電的保護(hù)電路， 一個終端線，該終端線使裸電池和保護(hù)電路彼此電連接。裸 電池、PCM、終端線可在預(yù)設(shè)的情況下調(diào)節(jié)。
電荷管理系統(tǒng)和電池保護(hù)集成電路提供了廣泛的電池過電壓和過電流 保護(hù)，電池預(yù)先調(diào)整和百分之一的充電電壓精確度(charger voltage accuracy)。 他們被放置在一個小的熱增強(qiáng)引線框架封裝包中，該封裝包是一個小的表面 安裝器件(SMD)。
現(xiàn)有技術(shù)在進(jìn)一步減少電池保護(hù)集成電路(IC)的尺寸上受到一些技術(shù) 上的困難和限制。傳統(tǒng)的電池保護(hù)集成電路一般包含一個功率控制集成電路 和集成的雙通道共漏金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，其封裝在 具有尺寸為2x5毫米的小型引腳(footprint)的引線框架封裝包中。包括一 個功率控制集成電路的合成物或者組合封裝器件用來貼附安裝所有配置的
7MOSFET，該功率控制集成電路堆棧在集成雙信道共漏MOSFET的頂部上方 或者交叉重迭在兩個具有共同芯片襯墊的分立MOSFET上。圖1A是一個現(xiàn) 有技術(shù)中的封裝器件100的俯視圖。
如圖1A所示，雙通道共漏MOSFE106和108，由單一的半導(dǎo)體芯片制 造，可具有同樣的源極和柵極尺寸，且貼附在位于引線框架104上的芯片襯 墊101上。芯片襯墊101可與引線框架104分離，或者也可是引線框架的整 個平面部分。雙通道共漏MOSFET 106、 108可以是由一個包含單一雙信道 共漏MOSFET芯片的單一半導(dǎo)體芯片制造的。雙通道共漏MOSFET的源極 和柵極可沿著這2個MOSFET的中心線對稱排列。功率控制集成電路102 堆棧在雙信道共漏MOSFET106和108的頂部上方。在一個優(yōu)選實(shí)施例中， 功率控制集成電路102非傳導(dǎo)地堆棧在雙信道MOSFET106和108的頂部上 方。功率控制集成電路102的襯底電絕緣于雙通道共漏MOSFET 106和108 的頂部。功率控制集成電路102的電壓監(jiān)視VM和供應(yīng)電壓VDD的輸入襯 墊分別通過鍵合線112和113電連接于引線框架104上的VM引腳和VCC 引腳。在圖1所示的例子中，輸入襯墊DP (縮短延遲時間的測試引腳)通 過鍵合線109電連接到引線框架104上相應(yīng)的DP引腳上。功率控制集成電 路102的輸出CO和DO襯墊分別通過鍵合線114和115電連接于MOSFET 106和108的柵極襯墊Gl和G2。功率控制集成電路102的VSS襯墊通過鍵 合線116電連接于VSS引腳。MOSFET 106的源極襯墊SI和MOSFET 108 的源極襯墊S2分別通過多個鍵合線110和122電連接于OUTM引腳以及VSS 引腳和VSS1引腳。
然而，作為電池PCM的部分應(yīng)用需要，PCM的制造商通常使用一個特 殊布局來設(shè)置控制集成電路102和MOSFET 106、 108，且MOSFET 106、 108 與集成電路制造商提供的標(biāo)準(zhǔn)控制集成電路102的引腳是不兼容的。例如， 在如圖1A所示的情形中，在控制集成電路102的引腳分布上，DP襯墊位于 VM和OUTM襯墊之間。此種引腳分布以及在芯片襯墊101和引線框架104 上的集成電路102以及MOSFET106、 108的布局結(jié)果，如圖1A所示，會造 成鍵合線109和112的交叉。此種鍵合線交叉在標(biāo)準(zhǔn)導(dǎo)線鍵合規(guī)則中是被禁 止的，因?yàn)槠鋾?dǎo)致短路的風(fēng)險。此規(guī)則同樣也適用于一個鍵合線在另外一 個鍵合線的下方選擇路徑，以避免兩個鍵合線相接觸情況。解決如圖1A中所描述的鍵合線交叉問題的直接辦法是如圖IB所示，將 集成電路102上的襯墊重新布局，因此DP和VM襯墊的位置被互換。如圖 1B所示，鍵合線109和112互相不交叉。然而，此方法需要重新設(shè)計控制集 成電路102。雖然看似直接，此方法也需花費(fèi)大量的精力，例如，需要可行 性分析、成本、研發(fā)時間來重新布局在集成電路102上的各個襯墊引腳的分 布。如此增加了封裝100的成本。而且，集成電路制造商也未必愿意重新設(shè) 計他們的集成電路。
另一個解決鍵合線交叉問題的方法在美國專利第11/944， 313號中進(jìn)行 過描述。如圖2A和2B所示，在該專利中使用了不同的控制集成電路202。 圖2A是俯視圖，圖2B是圖2A所示的半導(dǎo)體封裝的沿B-B線的剖視圖。在 這個例子中，控制集成電路202可為不包括DP襯墊的標(biāo)準(zhǔn)集成電路。如圖 2A所示，雙通道共漏MOSFET 206和208可具有同樣的源極和柵極尺寸， 且貼附安裝在芯片襯墊200上。雙通道MOSFET的源極和柵極布局沿著這2 個MOSFET的中心線對稱排列。功率控制集成電路202堆棧在雙信道共漏 206和208的頂部上方，且迭放在MOSFET206和208的源極區(qū)域而非柵極 區(qū)域部分之上。絕緣粘結(jié)層203，例如使用不導(dǎo)電環(huán)氧層將功率集成電路202 粘附在MOSFET206和208之上。MOSFET206和208的共漏襯墊通過導(dǎo)電 鍵合介質(zhì)201被貼附到芯片襯墊200上。功率控制集成電路202的電壓檢測 VM輸入襯墊以及供應(yīng)電壓VCC的輸入襯墊分別通過鍵合線212和213電連 接于封裝包的VM和VCC引腳。功率控制集成電路202的輸出CO、 DO襯 墊分別通過鍵合線214和215電連接于MOSFET206和208的柵極襯墊Gl 和G2。功率控制集成電路202的VSS襯墊通過鍵合線216電連接于 MOSFET208的頂部源極襯墊S2。MOSFET206的源極襯墊Sl和MOSFET208 的頂部源極襯墊S2分別通過多個鍵合線210和222連接于熔線(fUsed)OUTM 引腳218和熔線VSS和VSS1引腳220。
雖然該方法避免了鍵合線交叉的問題，但是芯片襯墊200與圖1A-1B的 芯片襯墊104相比具有不同的引腳分布。通常封裝組件100的制造商對芯片 襯墊有特定的引腳分布需求，除非對整個封裝組件進(jìn)行實(shí)質(zhì)上的再設(shè)計，否 則該引腳分布不能被改變。而且顧客一般不愿意去購買具有非標(biāo)準(zhǔn)的引腳布 局的零件。另外，封裝組件100的制造商可能需要使用特定的控制集成電路
9102和DP輸出。在此情形下，圖2A-2B所示的類型的替代可能是不現(xiàn)實(shí)的。 理想的情況是設(shè)計一種封裝，為集成雙通道共漏MOSFET封裝提供同樣 或者更小的封裝，同時避免鍵合線交叉問題。最好能生產(chǎn)具有更薄的封裝厚 度的封裝。最好能實(shí)施一種方法，該方法不需要改變控制集成電路的引腳分 布或者芯片襯墊布局。如果該方法能被MOSFET的制造商實(shí)施則最理想了。

發(fā)明內(nèi)容
本發(fā)明提供了一種使用分立導(dǎo)電層重新選擇鍵合線路徑的半導(dǎo)體器件封 裝，使用該種封裝的目的在于不改變控制集成電路的引腳分布或者芯片襯墊 布局的情況下，而避免健合線的交叉問題。
為了達(dá)到上述目的，本發(fā)明提供了一種半導(dǎo)體封裝組件，包含具有第 一芯片鍵合襯墊和若干引腳的引線框架； 一鍵合到第一芯片鍵合襯墊的第一 半導(dǎo)體器件；所述的第一半導(dǎo)體器件包含一垂直分立半導(dǎo)體器件；以及一電 絕緣導(dǎo)電線路，該電絕緣導(dǎo)電線路由設(shè)置在垂直分立半導(dǎo)體器件頂部的導(dǎo)電 材料層中形成；其中，該導(dǎo)電線路被設(shè)置為提供第一鍵合線和第二鍵合線之 間的導(dǎo)電路徑；所述的第一鍵合線將電絕緣導(dǎo)電線路的第一末端連接于若干 引腳中的第一引腳，第二鍵合線連接于電絕緣導(dǎo)電線路的第二末端；所述的 導(dǎo)電路徑設(shè)置在第三鍵合線的下方傳導(dǎo)，以避免第三鍵合線和其它鍵合線交 叉;或者所述的導(dǎo)電路徑使得第一或第二鍵合線的長度短于預(yù)設(shè)的最大長度。
所述的導(dǎo)電線路包含一金屬線路。
所述的導(dǎo)電線路包含一導(dǎo)電多晶硅線路。
所述的半導(dǎo)體封裝組件，還包含一個封裝物，該封裝物至少部分的覆蓋 垂直分立半導(dǎo)體器件和弓I線框架。
所述的垂直分立半導(dǎo)體器件是一個垂直金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
所述的垂直分立半導(dǎo)體器件包含雙通道共漏金屬氧化物半導(dǎo)體場效應(yīng)
晶體管o
所述的半導(dǎo)體封裝組件還包含一個第二半導(dǎo)體器件，所述的第二鍵合線 電耦合在導(dǎo)電線路的第二末端和第二半導(dǎo)體器件之間。 所述的第二半導(dǎo)體器件包含一個功率控制集成電路，所述的垂直分立半導(dǎo)體器件包含雙通道共漏金屬氧化物場效應(yīng)晶體管。
所述的功率控制集成電路垂直堆棧在雙信道共漏金屬氧化物場效應(yīng)晶 體管的頂部上方。
所述的功率控制集成電路非導(dǎo)電地貼附設(shè)置在雙通道共漏金屬氧化物 場效應(yīng)晶體管的頂部上方。
所述的引線框架還包含一個第二芯片鍵合襯墊，該第一和第二芯片鍵合 襯墊之間具有一橫向間距，所述的第二半導(dǎo)體器件鍵合到第二芯片鍵合襯墊。
所述的第一半導(dǎo)體器件是一個垂直分立金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
所述的第二半導(dǎo)體器件是一集成電路。
所述的位于導(dǎo)電線路下方的雙通道共漏金屬氧化物場效應(yīng)晶體管區(qū)域 還包含無源單元或者不包含單元。
所述的第一半導(dǎo)體器件的制造不需要額外的掩模步驟。
所述的導(dǎo)電線路的全部區(qū)域少于垂直分立金屬氧化物場效應(yīng)晶體管的
所有有源區(qū)域的5%。
所述的半導(dǎo)體封裝組件，還包含一個封裝物，該封裝物至少部分的覆蓋 垂直分立半導(dǎo)體器件、第二半導(dǎo)體器件和引線框架。
本發(fā)明還提供了一種電池保護(hù)封裝組件，包含
一引線框架； 一電池功率控制集成電路；電耦合于電池功率控制集成電 路的第一和第二共漏金屬氧化物半導(dǎo)體場效應(yīng)晶體管；其中，所述的電池功 率控制集成電路和第一和第二共漏金屬氧化物半導(dǎo)體場效應(yīng)晶體管共同封裝 到引線框架的芯片襯墊上，所述的功率控制集成電路垂直堆棧在第一和第二 共漏金屬氧化物場效應(yīng)晶體管的其中至少一個的頂部上方；所述的第一和/ 或第二金屬氧化物場效應(yīng)晶體管包含一個或者多個電絕緣導(dǎo)電線路，該電絕 緣導(dǎo)電線路形成于導(dǎo)電材料層中，所述導(dǎo)電線路被配置為提供第一鍵合線和 第二鍵合線之間的導(dǎo)電路徑;所述的導(dǎo)電路徑設(shè)置在第三鍵合線的下方傳導(dǎo)， 以避免第三鍵合線和另外兩個鍵合線之間的交叉，或者所述的導(dǎo)電路徑使得 第一或第二鍵合線的長度短于預(yù)設(shè)的最大長度。本發(fā)明還提供了一種形成半導(dǎo)體封裝組件的方法，包含
a) 將垂直分立半導(dǎo)體器件貼附安裝到弓I線框架上；
b) 將集成電路非傳導(dǎo)地堆棧到垂直分立半導(dǎo)體器件的頂部上方； C)使用垂直分立半導(dǎo)體器件頂部未被功率控制集成電路覆蓋的一部分來
形成一個導(dǎo)電路徑；
d)將第一鍵合線貼附安裝到導(dǎo)電線路的第一末端，將第二鍵合線貼附到 導(dǎo)電線路的第二末端，所述的第三鍵合線由導(dǎo)電線路上方穿過，以避免第三 鍵合線和其它鍵合線之間的交叉，或者所述的導(dǎo)電線路使得第一和第二鍵合 線的長度短于預(yù)設(shè)的最大長度。
所述的垂直分立半導(dǎo)體器件為一個垂直金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
本發(fā)明還提供了 一種由若干層材料構(gòu)成的分立半導(dǎo)體器件，其包含一個
或多個有源器件區(qū)域以及一個或多個導(dǎo)電層；形成在半導(dǎo)體器件表面上的第 一和第二鍵合線襯墊；以及由導(dǎo)電層中形成的導(dǎo)電線路；所述的導(dǎo)電線路電 連接于第一和第二鍵合襯墊，提供了二者之間的導(dǎo)電路徑；所述的導(dǎo)電線路 和一個或多個導(dǎo)電層，包括生成該導(dǎo)電線路的導(dǎo)電層中的其它部分電絕緣， 該導(dǎo)電線路還與一個或多個有源器件區(qū)域電絕緣。 所述的器件是一個垂直半導(dǎo)體器件。 所述的器件是一個垂直分立金屬氧化物場效應(yīng)晶體管。 所述的導(dǎo)電線路形成在一頂部金屬層中。
所述的導(dǎo)電線路金屬形成在和源極金屬同樣的頂部金屬層中，所述的頂 部金屬層是圖案化的。
所述的導(dǎo)電線路形成在器件內(nèi)部的導(dǎo)電多晶硅層中。
所述的導(dǎo)電線路提供了第一鍵合線和第二鍵合線之間的導(dǎo)電路徑，所述 的導(dǎo)電路徑設(shè)置在第三鍵合線下方，以避免該第三鍵合線和其它鍵合線之間 的交叉。
所述的導(dǎo)電線路提供了第一鍵合線和第二鍵合線之間的導(dǎo)電路徑，所述 的導(dǎo)電路徑的尺寸和位置使得第一和第二鍵合線的長度短于預(yù)設(shè)的最大長 度。
12本發(fā)明具有以下優(yōu)點(diǎn)
1. 不需要改變控制集成電路的引腳分布或者芯片襯墊布局；
2. 避免了鍵合線的交叉問題；
3. 使鍵合線的長度小于預(yù)設(shè)的最大長度。


圖1A-1B是現(xiàn)有技術(shù)中半導(dǎo)體封裝組件的俯視圖2A是現(xiàn)有技術(shù)中另一個半導(dǎo)體封裝組件的俯視圖2B是圖2A所示的半導(dǎo)體封裝沿B-B線的剖視圖； 圖3A是本發(fā)明的一個實(shí)施例中具有鍵合線路徑的半導(dǎo)體封裝組件的俯 視圖3B是圖3A所示的半導(dǎo)體封裝的剖視圖4是本發(fā)明的另一實(shí)施例中具有鍵合線路徑的半導(dǎo)體封裝的剖視圖； 圖5是本發(fā)明的另一實(shí)施例中具有鍵合線路徑的MOSFET頂層結(jié)構(gòu)的俯 視圖6是本發(fā)明的另一實(shí)施例中具有鍵合線路徑的MOSFET頂層結(jié)構(gòu)的俯 視圖。
具體實(shí)施例方式
為了說明，雖然以下的詳細(xì)描述中包含很多具體細(xì)節(jié)，但本領(lǐng)域的普通 技術(shù)人員都將理解對以下細(xì)節(jié)的許多變化和替換都在本發(fā)明的范圍之內(nèi)。因 此，以下描述的本發(fā)明的實(shí)施例并不喪失一般性，且并未對本發(fā)明的權(quán)利要 求造成限制。
本發(fā)明的實(shí)施例通過使用一種半導(dǎo)體器件而克服了上述問題，該半導(dǎo)體 器件包含電絕緣導(dǎo)電線路(conductivetrace),該電絕緣導(dǎo)電線路形成在位于 器件上部的導(dǎo)電材料層上。導(dǎo)電線路被設(shè)置為提供在第一鍵合線和第二鍵合 線之間的導(dǎo)電路徑。導(dǎo)電路徑位于第三鍵合線下方，因此避免了第三鍵合線 和另外鍵合線交叉的情形。會與第三鍵合線交叉的鍵合線被第一鍵合線、第 二鍵合線以及導(dǎo)電線路替代。作為選擇，或者說另外，導(dǎo)電路徑可能導(dǎo)致減 少第一或者第二鍵合線的長度，使其短于預(yù)設(shè)的最大長度。
13圖3A是根據(jù)本發(fā)明的實(shí)施例所示的具有鍵合線路徑的半導(dǎo)體封裝組件 300的俯視圖。該半導(dǎo)體封裝300和上述半導(dǎo)體封裝100的結(jié)構(gòu)相似。如圖 3A所示，半導(dǎo)體封裝300包括貼附在芯片襯墊101上的雙通道共漏MOSFET 106和108，其中，該芯片襯墊101設(shè)置于引線框架104上。MOSFET 106 和108可由單件半導(dǎo)體芯片制造得到，且具有相同的源極和柵極尺寸。雙通 道MOSFET 106、 108的源極和柵極布局沿著這2個MOSFET的中心線對稱 分布。功率控制集成電路102堆棧在雙信道MOSFET 106、 108之上。在優(yōu) 選實(shí)施例中，功率控制集成電路102可非傳導(dǎo)地堆棧在雙信道MOSFET 106、 108之上。
功率控制集成電路102的用于供給電壓VDD的輸入襯墊通過鍵合線113 連接到引線框架104的VCC引腳。輸入襯墊DP通過鍵合線109電連接DP 引腳。功率控制集成電路102的輸出CO襯墊和輸出DO襯墊分別通過鍵合 線114和115連接到MOSEFT 106、 108的柵極襯墊Gl、 G2。功率控制集成 電路102的VSS襯墊通過鍵合線116電連接VSS引腳。MOSFET 106的源 極襯墊Sl和MOSFET 108的源極襯墊S2通過若干鍵合線110和122分別電 連接至OUTM引腳和VSS、 VSS1引腳。
在本實(shí)施例中，電絕緣導(dǎo)電線路302，例如，金屬線路(metaltrace)或 者導(dǎo)電多線路(conductive poly trace),形成在一個或兩個共漏MOSFET106、 108的導(dǎo)電層之中。舉例說明，導(dǎo)電線路302形成在器件的頂部金屬層，如， 源極金屬層之中。如圖3A-3B所示，線路302包括末端襯墊303 (有時候被 認(rèn)為是鍵合線襯墊)，該末端襯墊303的大小和形狀設(shè)置為可以允許通過傳統(tǒng) 鍵合技術(shù)來粘附鍵合線。導(dǎo)電線路302形成在導(dǎo)電層以及MOSFET內(nèi)的有源 器件區(qū)域之上且與其絕緣。
特別的，導(dǎo)電線路和導(dǎo)電層中的其它區(qū)域電絕緣，該導(dǎo)電線路形成于所 述導(dǎo)電層中。例如，如果導(dǎo)電線路302形成在頂部金屬層中，則其和頂部金 屬層的其它區(qū)域電絕緣。導(dǎo)電線路302可由鈍化層(passivation)覆蓋，僅僅 末端襯墊303暴露在外，以用于和鍵合線鍵合。功率控制集成電路102的輸 入襯墊VM通過鍵合線306、導(dǎo)電線路302和鍵合線304連接于引線框架104 的VM引腳。此配置中，集成電路102上的DP襯墊和引線框架104的DP 引腳之間的鍵合線，也就是鍵合線109，將不會與鍵合線306或鍵合線304相交叉。另夕卜，線路302提供了位于鍵合線109下方的導(dǎo)電路徑。在圖3A-3B 中所述的例子中，導(dǎo)電線路302提供了鍵合線304、 306之間的導(dǎo)電路徑，其 提供了引線框架104上的VM引腳和控制集成電路102上的VM輸入襯墊之 間的電連接，且不違反禁止鍵合線交叉的鍵合規(guī)則，并且不需要改變控制集 成電路102或引線框架104的引腳分布。圖3B是圖3A所示的半導(dǎo)體封裝的剖面圖。如圖3B所示，導(dǎo)電線路302 設(shè)置在雙通道共漏MOSFET106、 108的頂表面，因此，導(dǎo)電線路302和源極 金屬層308共面，且和源極金屬層308絕緣。舉例說明，并且不作為限制， 當(dāng)源極金屬層在MOSFET106的制造過程中被圖案化時，導(dǎo)電線路302可由 作為源極金屬層308的這一金屬層中形成。如圖3B所示，導(dǎo)電線路302通 過電絕緣材料(圖中未顯示)，例如氧化物(硅氧化物)或者氮化物(硅氮化 物)和位于其下面的其它層電絕緣。該絕緣層也可使源極金屬308與 MOSFET106、 108的其中部分絕緣，而絕緣層具有開口 (openings)使源極 金屬308和MOSFET106、 108的其它部分電連接，如標(biāo)準(zhǔn)MOSFET。圖5 所示為絕緣層的例子。導(dǎo)電線路302通過形成圖案化的溝槽與源極金屬層308 絕緣，該圖案化溝槽穿過金屬層直至圍設(shè)在導(dǎo)電線路302周圍的絕緣材料， 且將導(dǎo)電線路302同源極金屬層308的其余部分物理上分隔。這些溝槽也可 被另外的電絕緣材料填充。MOSFET106的制造商在制造MOSFET106時使用與制造標(biāo)準(zhǔn)MOSFET(例如MOSFET 108)時同樣的制造工序。主要區(qū)別在于，使用不同的掩模 來圖案化源極金屬層308，而在標(biāo)準(zhǔn)MOSFET，例如MOSFET108中使用標(biāo) 準(zhǔn)掩模來圖案化源極金屬層。和不采用導(dǎo)電線路302的標(biāo)準(zhǔn)MOSFET的制造 工藝相比，并不需要額外的掩模步驟。這在成本和效率上是很有利的。在一 些情況下，有必要使位于線路302下的MOSFET單元絕緣或者無源(inactivate)。這需要改變一個或者多個另外的掩模層(例如，絕緣層掩模)。 然而，制造MOSFET器件的基本制程會有些許改變。對MOSFET制造商來 講，此種解決鍵合線鍵合問題的方法比控制集成電路102的再設(shè)計更容易實(shí) 施且更便宜。導(dǎo)電線路302并沒有明顯降低MOSFET器件的性能，因?yàn)?MOSFET中被影響的單元在總數(shù)單元中所占的百分比很小。確切百分比取決 于總實(shí)際鍵合面積。但是少于總有源單元區(qū)域的百分之五。在另外一個情況下，使用多個導(dǎo)電線路，可能使用多于總有源單元區(qū)域的百分之五。
上述討論的實(shí)施例可有很多變化。例如，如圖3B所示，有個可選的封 裝物310，其覆蓋MOSFET106、 108、控制集成電路102、鍵合線和芯片襯 墊IOI，來構(gòu)成一個封裝主體。另外，雖然圖3A-3B和本文其它地方所描述 的MOSFET是形成有導(dǎo)電線路的半導(dǎo)體器件，但本領(lǐng)域的普通技術(shù)人員都理 解本發(fā)明的實(shí)施例包含在任何種類的垂直分立半導(dǎo)體器件上使用導(dǎo)電線路來 解決鍵合線鍵合問題。適合的半導(dǎo)體器件的例子包括，但是不限制于場效應(yīng) 晶體管、二極管、絕緣柵雙極晶體管(IGBT)。而且，本發(fā)明適用于底部源 極MOSFET，該MOSFET的漏極和柵極設(shè)置在其頂部，源極設(shè)置在其底部。 這些半導(dǎo)體器件中的一些可能具有有效的導(dǎo)電層，和一個設(shè)置在該導(dǎo)電層以 及器件有源半導(dǎo)體區(qū)域之間的絕緣層。例如，MOSFET器件通常具有一個源 極金屬層，該源極金屬層可用來形成線路。該源極金屬層一般通過一個例如 由氧化物構(gòu)成的絕緣層，與部分的有源半導(dǎo)體層(例如，柵極)絕緣。絕緣 層上具有開口以允許該開口內(nèi)部與源極和本體區(qū)域接觸。其它的器件，例如 二極管可能需要在有源半導(dǎo)體材料的上方設(shè)置額外的絕緣材料層，以及設(shè)置 在該絕緣材料層上方的金屬層，并可在該金屬層中形成導(dǎo)電線路?？刂萍?電路也可被其它的器件替換，該器件和第一半導(dǎo)體器件(MOSFET或者其它) 都需要對鍵合線進(jìn)行重新鍵合(re-routing)。
圖4是本發(fā)明的另一個實(shí)施例中，具有鍵合線路徑的半導(dǎo)體封裝400的 剖視圖。該半導(dǎo)體封裝400和美國專利公布的第2007/0145609號描述的發(fā)明 類似。
如圖4所示，半導(dǎo)體封裝400包括一個或者多個半導(dǎo)體器件，該半導(dǎo)體 器件貼附并電連接到引線框架403的第一芯片襯墊414上。舉例說明， 一對 共漏MOSFET408、 410可被鍵合到第一芯片襯墊上。 一個第二半導(dǎo)體器件， 例如，功率集成電路401,可被鍵合到引線框架的第二芯片襯墊412上。第 一和第二芯片襯墊414和412之間具有橫向間距。絕緣導(dǎo)電線路402與 MOSFET408、 410的源極金屬層411共面且電絕緣。功率控制集成電路401 上的導(dǎo)電襯墊通過鍵合線406、 404電連接于引線框架403的引腳416，該鍵 合線406、 404之間通過導(dǎo)電線路402連接。該配置方法可以消除了上文所描 述的鍵合線的交叉問題或避免違反禁止鍵合線超過預(yù)設(shè)最大長度的規(guī)定，例
16如大約200-300密爾的規(guī)定。在這個例子中，導(dǎo)電線路402提供了導(dǎo)電路徑， 該導(dǎo)電路徑使得鍵合線404、 406短于預(yù)設(shè)的最大長度，而仍然實(shí)現(xiàn)在集成電 路401和引腳416之間的連接。封裝物418覆蓋了 MOSFET408、 410、功率 集成電路401、鍵合線、第一和第二芯片襯墊412、 414，提供了一個封裝主 體。
圖5是本發(fā)明的另一個實(shí)施例中具有鍵合線路徑的MOSFET頂層結(jié)構(gòu)的 剖視圖。如圖5所示，頂部源極金屬層506包括一個源極觸點(diǎn)508，該源極 觸點(diǎn)508形成在MOSFET器件內(nèi)部的有源單元區(qū)域502之上。此處所使用的 術(shù)語單元(cdl) —般涉及MOSFET器件內(nèi)部的結(jié)構(gòu)，該結(jié)構(gòu)起到場效應(yīng)晶 體管的作用。在這個實(shí)施例中，以金屬線路形式存在的導(dǎo)電線路512形成在 MOSFET器件的區(qū)域504之上的，該MOSFET器件包含無源單元或不包含 單元(contain inactive cells and no cells)的。如果沒有電連接到該單元，則他 們是無源的(inactive)。在有源區(qū)域中的氧化物層510上設(shè)有開口 ，該開口允 許源極金屬506形成源極觸點(diǎn)508。在該實(shí)施例中，在導(dǎo)電線路512下的氧 化物層510上沒有開口。作為替換或者另外，工藝掩模(process masks)能 被改變，因此在導(dǎo)電線路512下沒有形成單元。導(dǎo)電線路512通過氧化物層 510和無源區(qū)域或者無單元區(qū)域絕緣，可選的，還可進(jìn)一步通過鈍化層524 和源極金屬層506絕緣。有源單元區(qū)域502和無源/無單元區(qū)域504可形成在 半導(dǎo)體襯底516上。背金屬層518沉積在襯底516的底表面。導(dǎo)電線路512 沒有明顯降低MOSFET器件的性能，由于MOSFET中被影響的單元在總單 元數(shù)中所占的百分比很小。確切百分比取決于總的實(shí)際鍵合面積。該總的實(shí) 際鍵合面積被保持在一個最小值，且一般少于有源單元區(qū)域的百分之五。
圖6是本發(fā)明另 一個實(shí)施例中的具有鍵合線路徑的MOSFET頂層結(jié)構(gòu)的 剖視圖。在該實(shí)施例中，導(dǎo)電線路612由多晶硅層代替金屬層制成。該導(dǎo)電 多晶硅線路612形成在包含無源單元或者不包含單元的區(qū)域606之上。線路 612通過絕緣層608 (例如氧化物)與無源單元區(qū)域/無單元區(qū)域606絕緣。 電絕緣過孔(vias) 613是由例如是金屬的導(dǎo)電材料填充，其穿過MOSFET 形成以提供多晶硅線路和鍵合線襯墊614之間的電連接。絕緣層610 (例如 硼磷硅玻璃BPSG或四乙基原硅酸鹽TEOS)使得過孔613、鍵合襯墊614、 多晶硅線路612與MOSFET的源極金屬(未顯示)絕緣。絕緣層608、 610
17使金屬層與MOSFET的其中一部分電絕緣?？蛇x地鈍化層616形成在氧化物 層610之上，且位于鍵合襯墊614之間，以及位于鍵合襯墊614和源極金屬 (未顯示)之間。鍵合襯墊614和源極金屬可能由同樣的金屬層構(gòu)成。多晶 硅線路612和標(biāo)準(zhǔn)多晶硅ESD 二極管或多晶硅電阻由同一層構(gòu)成。對本領(lǐng)域 的普通技術(shù)人員來說，如果多晶硅ESD二極管(或者多晶硅電阻)己經(jīng)設(shè)置 在器件上，該實(shí)施例則不需要任何額外的掩模步驟——僅僅需要對一些已存 在的掩模作些改變。多晶硅導(dǎo)電線路612沒有明顯降低MOSFET器件的性倉g， 因?yàn)镸OSFET中被影響的單元在總單元數(shù)中所占的百分比很小。確切百分比 取決于總共的實(shí)際鍵合面積。
對上述的實(shí)施例，存在大量不同的可能的變化。例如，以上提到的解決 方法可能使用DFN半導(dǎo)體封裝，此在美國專利申請公布號20060145318中描 述過。DFN是指一種非常流行并受歡迎的封裝，即雙側(cè)扁平無引腳封裝(dual flat non-lead package)。該方法還可以使用其它封裝形式實(shí)現(xiàn)。
如上文所討論的，芯片可能包含形成在導(dǎo)電材料層上的電絕緣導(dǎo)電線 路。該導(dǎo)電線路可被配置為提供第一鍵合線和第二鍵合線之間的導(dǎo)電路徑。 該導(dǎo)電路徑可在第三鍵合線下實(shí)現(xiàn)傳導(dǎo)，以此避免第一或者第二鍵合線和第 三鍵合選之間的交叉。選擇地或者另外地，導(dǎo)電路徑導(dǎo)使得第一和第二鍵合 線的長度短于預(yù)設(shè)的最大長度。
本發(fā)明的實(shí)施例還包含形成半導(dǎo)體封裝的方法。如圖3A和圖3B所示， 該方法包含以下步驟
a) 將垂直分立半導(dǎo)體器件貼附安裝在引線框架上；
b) 功率控制集成電路(IC)可不導(dǎo)電地堆棧在垂直分立半導(dǎo)體器件的上 方；
c) 垂直分立半導(dǎo)體器件頂部上方未被功率控制集成電路覆蓋的部分可 用于形成導(dǎo)電線路。注意本步驟可在步驟a)或步驟b)之前進(jìn)行；
d) 第一鍵合線貼附安裝在導(dǎo)電線路的第一末端，第二鍵合線段貼附安裝 在導(dǎo)電線路的第二末端。第三鍵合線在導(dǎo)電線路的上方穿過，因此避 免了第一或者第二鍵合線與第三鍵合線之間的交叉。
舉例說明，并且不作為限制，上文提到的垂直分立半導(dǎo)體器件可以是垂 直MOSFET。該半導(dǎo)體封裝組件可為電池保護(hù)電路模塊。以上是本發(fā)明的優(yōu)選實(shí)施方式的詳細(xì)描述，可以使用各種替代物、變形 物和等效物。因此，本發(fā)明的范圍不應(yīng)通過上文的描述確定，而是應(yīng)該通過 附后的權(quán)利要求及其等效內(nèi)容的全部范圍確定。任何技術(shù)特征不論是否優(yōu)選 都可以和任何其它不論是否優(yōu)選的技術(shù)特征組合。在附后的權(quán)利要求中，除
非另有明確的指定，原文中的不定冠詞"A"或"An"指該冠詞之后的項(xiàng)目的數(shù) 量為一個或多個。附后的權(quán)利要求不應(yīng)解釋為其包括方法加功能的限制，除 非這樣的限制在所給出的權(quán)利要求中明確地指出。
權(quán)利要求
1.一種半導(dǎo)體封裝組件，其特征在于，包含具有第一芯片鍵合襯墊和若干引腳的引線框架；一鍵合到第一芯片鍵合襯墊的第一半導(dǎo)體器件；所述的第一半導(dǎo)體器件包含一垂直分立半導(dǎo)體器件；以及一電絕緣導(dǎo)電線路，該電絕緣導(dǎo)電線路由設(shè)置在垂直分立半導(dǎo)體器件頂部的導(dǎo)電材料層中形成；其中，該導(dǎo)電線路被設(shè)置為提供第一鍵合線和第二鍵合線之間的導(dǎo)電路徑；所述的第一鍵合線將電絕緣導(dǎo)電線路的第一末端連接于若干引腳中的第一引腳，第二鍵合線連接于電絕緣導(dǎo)電線路的第二末端；所述的導(dǎo)電路徑設(shè)置在第三鍵合線的下方傳導(dǎo)，以避免第三鍵合線和其它鍵合線交叉；或者所述的導(dǎo)電路徑使得第一或第二鍵合線的長度短于預(yù)設(shè)的最大長度。
2. 如權(quán)利要求1所述的半導(dǎo)體封裝組件，其特征在于，所述的導(dǎo)電線路包 含一金屬線路。
3. 如權(quán)利要求1所述的半導(dǎo)體封裝組件，其特征在于，所述的導(dǎo)電線路包 含一導(dǎo)電多晶硅線路。
4. 如權(quán)利要求1所述的半導(dǎo)體封裝組件，其特征在于，還包含一個封裝物， 該封裝物至少部分的覆蓋垂直分立半導(dǎo)體器件和引線框架。
5. 如權(quán)利要求1所述的半導(dǎo)體封裝組件，其特征在于，所述的垂直分立半 導(dǎo)體器件是一個垂直金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
6. 如權(quán)利要求1所述的半導(dǎo)體封裝組件，其特征在于，所述的垂直分立半 導(dǎo)體器件包含雙通道共漏金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
7. 如權(quán)利要求1所述的半導(dǎo)體封裝組件，其特征在于，還包含一個第二半導(dǎo)體器件，所述的第二鍵合線電耦合在導(dǎo)電線路的第二末端和第二半導(dǎo) 體器件之間。
8. 如權(quán)利要求7所述的半導(dǎo)體封裝組件，其特征在于，所述的第二半導(dǎo)體 器件包含一個功率控制集成電路，所述的垂直分立半導(dǎo)體器件包含雙通 道共漏金屬氧化物場效應(yīng)晶體管。
9. 如權(quán)利要求8所述的半導(dǎo)體封裝組件，其特征在于，所述的功率控制集 成電路垂直堆棧在雙信道共漏金屬氧化物場效應(yīng)晶體管的頂部上方。
10. 如權(quán)利要求9所述的半導(dǎo)體封裝組件，其特征在于，所述的功率控制 集成電路非導(dǎo)電地貼附設(shè)置在雙通道共漏金屬氧化物場效應(yīng)晶體管的頂 部上方。
11. 如權(quán)利要求7所述的半導(dǎo)體封裝組件，其特征在于，所述的引線框架 還包含一個第二芯片鍵合襯墊，該第一和第二芯片鍵合襯墊之間具有一 橫向間距，所述的第二半導(dǎo)體器件鍵合到第二芯片鍵合襯墊。
12. 如權(quán)利要求11所述的半導(dǎo)體封裝組件，其特征在于，所述的第一半導(dǎo) 體器件是一個垂直分立金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
13. 如權(quán)利要求12所述的半導(dǎo)體封裝組件，其特征在于，所述的第二半導(dǎo) 體器件是一集成電路。
14. 如權(quán)利要求6所述的半導(dǎo)體封裝組件，其特征在于，所述的位于導(dǎo)電 線路下方的雙通道共漏金屬氧化物場效應(yīng)晶體管區(qū)域還包含無源單元或 者不包含單元。
15. 如權(quán)利要求7所述的半導(dǎo)體封裝組件，其特征在于，所述的第一半導(dǎo) 體器件的制造不需要額外的掩模步驟。
16. 如權(quán)利要求1所述的半導(dǎo)體封裝組件，其特征在于，所述的導(dǎo)電線路 的全部區(qū)域少于垂直分立金屬氧化物場效應(yīng)晶體管的所有有源區(qū)域的 5%。
17. 如權(quán)利要求7所述的半導(dǎo)體封裝組件，其特征在于，還包含一個封裝 物，該封裝物至少部分的覆蓋垂直分立半導(dǎo)體器件、第二半導(dǎo)體器件和 引線框架。
18. —種電池保護(hù)封裝組件，其特征在于，包含一引線框架；一電池功率控制集成電路；電耦合于電池功率控制集成電路的第一和第二共漏金屬氧化物半導(dǎo) 體場效應(yīng)晶體管；其中，所述的電池功率控制集成電路和第一和第二共漏金屬氧化物半導(dǎo)體 場效應(yīng)晶體管共同封裝到引線框架的芯片襯墊上，所述的功率控制集成 電路垂直堆棧在第一和第二共漏金屬氧化物場效應(yīng)晶體管的其中至少一 個的頂部上方；所述的第一和/或第二金屬氧化物場效應(yīng)晶體管包含一個 或者多個電絕緣導(dǎo)電線路，該電絕緣導(dǎo)電線路形成于導(dǎo)電材料層中，所 述導(dǎo)電線路被配置為提供第一鍵合線和第二鍵合線之間的導(dǎo)電路徑；所 述的導(dǎo)電路徑設(shè)置在第三鍵合線的下方傳導(dǎo)，以避免第三鍵合線和另外 兩個鍵合線之間的交叉，或者所述的導(dǎo)電路徑使得第一或第二鍵合線的 長度短于預(yù)設(shè)的最大長度。
19. 一種形成半導(dǎo)體封裝組件的方法，其特征在于，包含-a) 將垂直分立半導(dǎo)體器件貼附安裝到引線框架上；b) 將集成電路非傳導(dǎo)地堆棧到垂直分立半導(dǎo)體器件的頂部上方；c) 使用垂直分立半導(dǎo)體器件頂部未被功率控制集成電路覆蓋的一部 分來形成一個導(dǎo)電路徑；d) 將第一鍵合線貼附安裝到導(dǎo)電線路的第一末端，將第二鍵合線貼附 到導(dǎo)電線路的第二末端，所述的第三鍵合線由導(dǎo)電線路上方穿過，以避免第三鍵合線和其它鍵合線之間的交叉，或者所述的導(dǎo)電線路使得第一 和第二鍵合線的長度短于預(yù)設(shè)的最大長度。
20. 如權(quán)利要求19所述方法，其特征在于，所述的垂直分立半導(dǎo)體器件為 一個垂直金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
21. —種由若干層材料構(gòu)成的分立半導(dǎo)體器件，其特征在于，包含一個或 多個有源器件區(qū)域以及一個或多個導(dǎo)電層；形成在半導(dǎo)體器件表面上的 第一和第二鍵合線襯墊；以及由導(dǎo)電層中形成的導(dǎo)電線路；所述的導(dǎo)電 線路電連接于第一和第二鍵合襯墊，提供了二者之間的導(dǎo)電路徑；所述 的導(dǎo)電線路和一個或多個導(dǎo)電層，包括生成該導(dǎo)電線路的導(dǎo)電層中的其 它部分電絕緣，該導(dǎo)電線路還與一個或多個有源器件區(qū)域電絕緣。
22. 如權(quán)利要求21所述的器件，其特征在于，所述的器件是一個垂直半導(dǎo) 體器件。
23. 如權(quán)利要求22所述的器件，其特征在于，所述的器件是一個垂直分立 金屬氧化物場效應(yīng)晶體管。
24. 如權(quán)利要求21所述的器件，其特征在于，所述的導(dǎo)電線路形成在一頂 部金屬層中。
25. 如權(quán)利要求24所述的器件，其特征在于，所述的導(dǎo)電線路金屬形成在 和源極金屬同樣的頂部金屬層中，所述的頂部金屬層是圖案化的。
26. 如權(quán)利要求21所述的導(dǎo)電線路，其特征在于，所述的導(dǎo)電線路形成在 器件內(nèi)部的導(dǎo)電多晶硅層中。
27. 如權(quán)利要求21所述的器件，其特征在于，所述的導(dǎo)電線路提供了第一 鍵合線和第二鍵合線之間的導(dǎo)電路徑，所述的導(dǎo)電路徑設(shè)置在第三鍵合線下方，以避免該第三鍵合線和其它鍵合線之間的交叉。
28. 如權(quán)利要求21所述的器件，其特征在于，所述的導(dǎo)電線路提供了第一 鍵合線和第二鍵合線之間的導(dǎo)電路徑，所述的導(dǎo)電路徑的尺寸和位置使 得第一和第二鍵合線的長度短于預(yù)設(shè)的最大長度。
全文摘要
本發(fā)明公開了一種使用分立導(dǎo)電層重新選擇鍵合線路徑的半導(dǎo)體器件封裝，其包含一個引線框架，該引線框架具有一個芯片鍵合襯墊和耦合到第一芯片鍵合襯墊的若干引腳。一個垂直半導(dǎo)體器件鍵合到該芯片鍵合襯墊。該垂直半導(dǎo)體器件具有一個導(dǎo)電襯墊，該導(dǎo)電襯墊通過第一鍵合線連接一個引腳。在第一半導(dǎo)體器件的導(dǎo)電材料層中形成有一個電絕緣的導(dǎo)電線路。該導(dǎo)電線路提供第一鍵合線與第二鍵合線之間的導(dǎo)電路徑。或者該導(dǎo)電路徑設(shè)置在第三鍵合線下方傳導(dǎo)，以此避免了第三鍵合線和其他鍵合線之間的交叉，或者導(dǎo)電路徑使得第一和第二鍵合線的長度短于最大的預(yù)設(shè)長度。
文檔編號H01L21/50GK101673723SQ20091016471
公開日2010年3月17日 申請日期2009年7月16日 優(yōu)先權(quán)日2008年9月11日
發(fā)明者安荷·叭剌, 張曉天, 張艾倫, 王曉彬, 胡滿升, 軍 魯 申請人:萬國半導(dǎo)體股份有限公司