專利名稱：注入方法
技術(shù)領(lǐng)域：
本申請涉及半導(dǎo)體技術(shù)，更具體地，涉及一種包括在襯底中形成第一和第二器件
的半導(dǎo)體制造方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)產(chǎn)業(yè)已經(jīng)經(jīng)歷了快速增長。IC材料和設(shè)計的技術(shù)進步已經(jīng) 產(chǎn)生了多個IC生產(chǎn)代，其中每一代具有比前一代更小和更復(fù)雜的電路。然而，這些進步增 加了加工和制造IC的復(fù)雜性，對于將實現(xiàn)的這些進步，需要在IC加工和制造中進行類似的 研發(fā)(development)。通常，在集成電路的發(fā)展過程中，普遍地增加了功能密度(即，每芯片 面積上互連器件的數(shù)量)而減小了幾何尺度(即，使用制造工藝所能制成的最小元件(或 線))。該按比例縮小工藝產(chǎn)生的效益通常包括提高生產(chǎn)效率和降低相關(guān)成本。這種按比 例縮小還產(chǎn)生了相對高的功率散耗值，這可以通過使用例如互補金屬氧化物半導(dǎo)體(CMOS) 器件的低功率散耗器件來解決。 已經(jīng)在各種應(yīng)用中使用了按比例縮小的半導(dǎo)體IC。在一些應(yīng)用中，這些IC可包 括用于感測例如光的輻射的像素。隨著這些IC繼續(xù)按比例縮小，像素尺度也繼續(xù)縮小，這 會導(dǎo)致可能降低IC光性能的"串擾"(或者信號干擾)等的噪聲問題。傳統(tǒng)技術(shù)在減少IC 中像素之間的串擾上可能不是有效的，而且可能不會實現(xiàn)理想的光響應(yīng)特性。

發(fā)明內(nèi)容
本公開描述了一種用于制造半導(dǎo)體器件的方法，所述方法包括在襯底中形成第一 像素和第二像素。在所述襯底的第一區(qū)中形成第一隔離特征。第一區(qū)在第一像素和第二像 素之間。在襯底上形成蝕刻停止層。在蝕刻停止層上形成硬掩膜層。將硬掩膜層圖形化以 包括相鄰像素之間的開口區(qū)域。通過開口注入多種雜質(zhì)，由此形成第二隔離特征。
本公開還描述了一種用于制造半導(dǎo)體器件的方法，所述方法包括在襯底中形成像 素和器件。在襯底中形成第一隔離特征。第一隔離在所述像素和所述器件之間。在所述襯 底上形成多晶硅層。在所述多晶硅層上形成硬掩膜層。將所述硬掩膜層圖形化以形成可操 作以覆蓋所述像素的第一部分和可操作以覆蓋所述器件的第二部分。在像素和器件之間的 襯底區(qū)中注入多種雜質(zhì)離子以形成第二隔離特征。有時，第二隔離特征位于第一隔離特征 之下。 本公開還描述了一種用于制造半導(dǎo)體器件的方法，所述方法包括在襯底中形成第 一器件和第二器件。第一和第二器件可以包括光電二極管、晶體管或其它電路元件。在所 述襯底上形成蝕刻停止層。在所述蝕刻停止層上形成硬掩膜層。將硬掩膜層圖形化以形成 可操作以覆蓋第一器件的第一部分和可操作以覆蓋第二器件的第二部分。在襯底的區(qū)中注 入多種雜質(zhì)離子以在第一和第二器件之間形成摻雜隔離特征。


通過參照附圖閱讀下列詳細描述可以最好地理解本申請的各方面。要強調(diào)的是， 根據(jù)工業(yè)中的標準實踐，各種特征不是按比例繪制。實際上，為了論述清楚，可以任意地增 加或減少各種特征的尺寸。
圖1示出根據(jù)本申請的各方面的用于向集成電路注入摻雜離子的方法的流程圖。
圖2A-2G是根據(jù)圖1的方法、在制造的各階段的集成電路的剖面圖。
圖3是根據(jù)圖1的方法制造的集成電路的示例性實施例的剖面圖。
具體實施例方式
應(yīng)當理解，為了實現(xiàn)本發(fā)明的不同特征，下面的公開提供了多個不同的實施例或
示例。下面描述元件和布置的具體示例以簡化本公開。當然，這些僅僅是示例而不意圖進 行限定。另外，在下面的描述中、在第二特征上方或者之上形成第一特征可以包括其中第一 和第二特征形成為直接接觸的實施例，且可以還可以包括在介于第一和第二特征之間形成 額外特征、從而第一特征和第二特征可能不直接接觸的實施例。為了簡化和清楚，可以以不 同的比例任意繪制各種特征。 圖1示出根據(jù)本公開的各方面的用于向集成電路注入摻雜離子的方法100的流程 圖。圖2A-2G是在根據(jù)圖1的方法100、在各制造階段的集成電路的一個實施例的剖面圖。 圖3是根據(jù)圖1的方法100制造的集成電路的示例性實施例的剖面圖。應(yīng)當理解，為了更 好地理解本公開的發(fā)明構(gòu)思而簡化了圖2A-2G。集成電路200可以是如下所列之一 可包括 靜態(tài)隨機存儲器(SRAM)和/或其他邏輯電路的IC芯片或者其一部分；例如電阻、電容和電 感的無源元件；以及P-溝道場效應(yīng)晶體管(pFET)、N-溝道場效應(yīng)晶體管(nFET)、金屬氧化 物半導(dǎo)體場效應(yīng)晶體管(MOSFET)或者互補金屬氧化物半導(dǎo)體(CMOS)晶體管的有源器件。 應(yīng)當注意，可使用CMOS工藝流程來制造集成電路200的一些特征。因此，應(yīng)當理解，可在圖 1的方法100之前、過程中和之后提供額外的工藝，并且這里僅簡要地描述一些其他工藝。
參照圖l，方法100開始于其中形成第一器件和第二器件的方框110。參照圖2A， 示出了具有襯底202和器件204和206的集成電路200。在本實施例中，襯底202是摻雜有 例如硼的P型雜質(zhì)的P型襯底。在另一個實施例中，襯底202是摻雜有例如砷或磷的N型 雜質(zhì)的輕摻雜N型襯底。器件204和206可以是二極管、晶體管或者其它電路元件，且器件 204和206可以相同或不同。在本實施例中，器件204和206是均具有N型區(qū)和P型區(qū)的光 電二極管。為了舉例，下述公開將論述具有兩個光電二極管204和206的實施例。
光電二極管204和206可操作以感測光，并且可將其稱為像素或光傳感器元件。器 件204和206的N型區(qū)是通過利用例如砷或磷的N型雜質(zhì)摻雜襯底202形成的N-阱。在 本實施例中，N型區(qū)包括從約2X 1017原子/cm3到約2X 1019原子/cm3范圍內(nèi)的摻雜濃度。 可通過調(diào)整注入能量來改變N型區(qū)的深度。隨著深度變化，器件204和206可操作以感測 光的不同光譜。在本實施例中，N型區(qū)的深度在從約1.0iim到約1.5iim的范圍內(nèi)?？赏ㄟ^ 將襯底202摻雜例如硼的P型雜質(zhì)來形成器件204和206的P型區(qū)。在本實施例中，P型 區(qū)是P型襯底202的一部分并且包括從約10"原子/cm3到1017原子/(^3范圍內(nèi)的摻雜濃 度。在本實施例中，通過器件204和206的N型區(qū)中的電子收集(或者感測)輻射(例如 光)。如果光感測電子從器件204擴散到相鄰器件206或者相反，則可能發(fā)生稱為"串擾"的光感測錯誤。光感測錯誤降低了電路200的理想的光響應(yīng)特性。本實施例的一個優(yōu)點是 減少了相鄰器件之間的串擾。還應(yīng)當理解，不要求形成特征的順序。例如，可在方法100結(jié) 束時形成器件204和206。 繼續(xù)圖2A的示例，在器件204和206之間的襯底202中形成淺溝槽隔離(STI)208。 STI208的形成可包括幾個步驟。在本實施例中，首先在襯底202上形成焊盤氧化層。該 焊盤氧化層包括氧化硅并且通過光刻膠掩膜形成圖案，其中蝕刻掉焊盤氧化層的中間部 分。之后，使用焊盤氧化層的未蝕刻部分作為掩膜，將襯底202的未被焊盤氧化掩膜保護 的部分移除以形成溝槽區(qū)209。然后，用介電材料填充溝槽209來形成STI 208。 STI 208 的介電材料可包括氧化硅、氮化硅、氮氧化硅(silicon oxy-nitride)、摻雜氟的硅酸鹽 (fluoride-dopedsilicate FSG)和/或本領(lǐng)域已知的低K介電材料。在本實施例中，介電 材料包括氧化硅。STI 208還具有從約500埃到約5000埃范圍內(nèi)的厚度210。在本實施例 中，STI 208具有約3000埃的厚度，并且STI 208還具有小于約1 y m的最大寬度214。
繼續(xù)圖2A的示例，然后在STI 208的任一側(cè)上的器件204和206上形成電介質(zhì)層 210。在一個實施例中，電介質(zhì)層210可包括未蝕刻的焊盤氧化層的一部分。在本實施例 中，通過例如化學機械拋光(CMP)的方法移除焊盤氧化層。然后在STI 208任一側(cè)上的器 件204和206之上形成電介質(zhì)層210。在該實施例中，電介質(zhì)層210可用作用于晶體管的柵 疊層中的柵電介質(zhì)，且可用作柵電介質(zhì)。在本實施例中，電介質(zhì)層210包括熱氧化硅材料。 電介質(zhì)層210還可包括例如氧化鉿Hf02或者硅氧化鉿(HfSiO)的高K介電材料。可以通 過例如熱氧化、化學氣相沉積(CVD)或者原子層沉積(ALD)的工藝來形成電介質(zhì)層210。可 調(diào)整形成工藝來控制電介質(zhì)層210的厚度212。理想地，柵極電壓越高，厚度212越大。例 如，在一個實施例中，對于約3. 3V的柵極電壓，電介質(zhì)層210具有約70埃的厚度212。在另 一個實施例中，對于約2. 5V的柵極電壓，電介質(zhì)層210具有約50埃的厚度212。在又一個 實施例中，對于約1. 2V的柵極電壓，電介質(zhì)層210具有約20埃的厚度212。
所述方法100繼續(xù)到在其中形成蝕刻停止層的方框130?，F(xiàn)在參照圖2B，在襯底 202上形成層220?？赏ㄟ^CVD工藝或另外適當?shù)墓に囆纬蓪?20。在本實施例中，所述層 220包括多晶硅(poly)材料，該多晶硅材料以后可用于在先柵工藝中形成多晶硅柵極或在 后柵工藝中形成虛擬多晶硅柵極。在另一個實施例中，所述層220包括氮化硅材料。所述 層220具有從約300埃到約5000埃范圍內(nèi)的厚度222。在本實施例中，所述層220具有約 1500埃的厚度222。 所述方法100繼續(xù)到在其中形成圖形化硬掩膜的方框140。參照圖2C，在本實施 例中，在所述層220上形成硬掩膜層230。硬掩膜層230包括氧化硅。在另一個實施例中， 硬掩膜230包括氮氧化硅(silicon oxy-nitride)。使用例如CVD、物理氣相沉積(PVD)或 ALD的方法形成硬掩膜層230。應(yīng)當理解，可以使用其他技術(shù)來圖形化硬掩膜層230。硬掩 膜層230還具有從約0. 1 ii m到約10 ii m范圍的厚度232。在本實施例中，硬掩膜層230具 有約2iim的厚度232。 現(xiàn)在參照圖2D，在硬掩膜層230上形成圖形化的光刻膠層240。可通過光刻法、浸 入式光刻法、離子束寫入或者其它合適的工藝來形成該圖形化的光刻膠層240。例如，光刻 工藝可包括旋轉(zhuǎn)涂覆、軟烘焙、曝光、后烘焙、顯影、清洗、干燥和其它合適的工藝。圖形化的 光刻膠層240包括開口 242，開口 242暴露出下方的硬掩膜230的一部分。在本實施例中，
6開口 242具有近似地等于STI 208的最大寬度214的寬度244。 現(xiàn)在參照圖2E，使用合適的蝕刻工藝移除硬掩膜層230的暴露部分，由此形成可 操作以覆蓋器件204的部分230A和可操作以覆蓋所述器件206的部分230B。所述部分 230A和230B也可稱為注入掩膜特征。由于可通過開口 235向襯底202注入雜質(zhì)離子，所以 開口 235還可稱為注入開口區(qū)域。所述開口 235的寬度234可以是臨界的，并且期望是小 的。如前所述，當前的技術(shù)進步需要越來越小的集成電路200。集成電路200的總寬度205 可部分限定集成電路200的尺寸。在器件204和206是光感測像素的實施例中，集成電路 200可具有固定尺寸(或者寬度205)。因此，更窄的開口 235允許像素204和206具有更 寬的表面區(qū)域，從而可以感測更多的光信號，并且所述像素204和206可展現(xiàn)更好的光響應(yīng) 特性。因此，將部分230A和230B分開的開口 235的寬度234更小是有利的。本實施例的 優(yōu)點是用均包括氧化硅或氮氧化硅(siliconoxy-nitride)材料的部分230A和230B來形 成開口 235。與通過使用光刻膠形成開口的傳統(tǒng)方法所形成的開口相比，氧化物或氮氧化 物(oxy-nitride)材料的使用允許部分230A和230B形成的開口 235更小。然后，通過剝 離或灰化工藝移除圖形化的光刻膠240。 所述方法IOO繼續(xù)到在其中向襯底的第二區(qū)注入雜質(zhì)的方框160?，F(xiàn)在參考圖 2F，在本實施例中，對集成電路200執(zhí)行注入工藝280，其中例如硼離子的多種P型雜質(zhì)離 子注入到襯底202中的區(qū)250。區(qū)250可形成在STI 208下方以使區(qū)250部分地包圍STI 208。由于用P型雜質(zhì)摻雜所述區(qū)250，所述區(qū)250也可稱為P阱250。由于注入工藝280 可能損壞器件204和206，尤其是隨著注入工藝280注入能量的增加，由此，在注入工藝280 期間，所述部分230A和230B可以用作掩膜(或者注入掩蔽)以防止P型雜質(zhì)離子滲透到 所述器件204和206中。這樣，由注入工藝280形成的區(qū)250具有近似地等于開口 235的 寬度234的最大寬度254。另外，隨著所述部分230A和230B的厚度232的增加，所述部分 230A和230B在阻擋離子注入上可以更有效。所述部分230A和230B均包括氧化硅或氮氧 化硅(silicon oxy-nitride)材料，與其它材料相比，所述氧化硅或氮氧化硅材料可允許 更大的厚度232。此外，與其它材料相比，所述部分230A和230B中的氧化硅或氮氧化硅 (siliconoxy-nitride)材料本身在阻擋摻雜離子上更為有效。結(jié)果，在注入工藝280期間 通過將部分230A和230B用作掩膜，可以使用更大的注入能量而不損壞器件204和206。
所述區(qū)250包括可根據(jù)注入工藝280的注入能量變化而改變的深度252。在本實施 例中，注入能量大于50千電子伏(KeV)，并且所述區(qū)250的深度252在約0. 3 y m到約2 y m 的范圍內(nèi)。在另一個實施例中，注入能量大于1兆電子伏(MeV)。注入工藝280還包括約 IX 1011原子/cm2到約IX 1015原子/cm2的范圍內(nèi)的摻雜物離子劑量水平。在本實施例中， 注入工藝280的劑量水平是約1 X 1013原子/cm2。由注入工藝280形成的所述區(qū)250具有 約1 X 1015原子/cm3到1 X 1019原子/cm3范圍內(nèi)的摻雜濃度。在本實施例中，所述區(qū)250的 摻雜濃度為約1 X 1017原子/cm3。如圖2F所示，在本實施例中，所述區(qū)250的深度252大于 STI 208的深度210。由于所述器件204和206的N型區(qū)中的電子可以是關(guān)于光的信息載 流子，并且重摻雜區(qū)250可以用作防止電子載流子從器件204向器件206擴散或從器件206 向器件204擴散的隔離特征，因此區(qū)250可降低器件204和206之間的串擾。應(yīng)當理解，可 將STI 208和區(qū)250 —起視為隔離特征。如上所述，本實施例的一個優(yōu)點是，由于使用了氧 化硅或氮氧化硅(silicon oxy-nitride)硬掩膜230A和230B，因此可以使用高注入能量對區(qū)250進行摻雜。結(jié)果，由注入工藝280形成的區(qū)250可具有更大的深度252并因此作為 器件204和206之間的隔離特征而更有效。 在一個可選的實施例中，在移除光刻膠240之前執(zhí)行注入工藝280。在又一可選擇 的實施例中，沒有形成STI 208，重摻雜區(qū)250自身用作隔離特征。在另一實施例中，襯底202 是N型襯底或輕摻雜P型襯底，并且所述器件204和206是具有可操作以感測光的P型區(qū)的 像素，并且隔離特征250是重摻雜N阱。這些可選擇的實施例與本發(fā)明的精神和范圍相一致。
所述方法100繼續(xù)到在其中移除硬掩膜的方框170?，F(xiàn)在參照圖2G，在執(zhí)行注入 工藝280之后，使用例如濕法蝕刻工藝的合適的工藝來移除部分230A和230B。由于層220 具有相對于部分230A和230B足夠的蝕刻選擇比，所以層220可用作蝕刻停止層。因此，部 分230A和230B的移除并不移除蝕刻停止層220。還應(yīng)當理解，方法100繼續(xù)附加步驟以完 成集成電路200的制造。例如，如在前面提到的，將所述層220圖形化以在先柵工藝中形成 多晶硅柵或在后柵工藝中形成虛擬多晶硅柵極。此外，可在所述襯底202上形成多個圖形 化的電介質(zhì)層和導(dǎo)電層以形成配置為耦合所述器件204和206的各種摻雜區(qū)的多層互連。 例如，層間電介質(zhì)層(ILD)和多層互連(MLI)結(jié)構(gòu)可以形成為這樣的配置ILD將各MLI結(jié) 構(gòu)與其它MLI結(jié)構(gòu)分隔和隔離。在該示例中，進一步地，MLI結(jié)構(gòu)包括形成在襯底202上的 觸點、通孔和金屬線。在一個示例中，稱為鋁互連的MLI結(jié)構(gòu)可包括例如鋁、鋁/硅/銅合 金、鈦、氮化鈦、鴇、多晶硅、金屬硅化物或者其組合的導(dǎo)電材料。可通過包括CVD、PVD、濺射 或它們的組合的工藝來形成鋁互連。其它形成鋁互連的制造技術(shù)可包括光刻加工和蝕刻， 用于將垂直連接(通孔和觸點)和水平連接(導(dǎo)電線)的導(dǎo)電材料圖形化?？蛇x地，可使 用銅多層互連來形成金屬圖形。銅互連結(jié)構(gòu)可包括銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鴇、 多晶硅、金屬硅化物或它們的組合?？墒褂冒–VD、濺射、電鍍或其他合適工藝的技術(shù)來形 成銅互連。 如先前提到的，由隔離特征250和STI 208所分開的所述器件204和206可以是 各種半導(dǎo)體器件，并且所述器件204和206可以是不同的器件。圖3示出了集成電路300 的示例性實施例。在圖3中，在襯底302上形成晶體管304、光電二極管306和電容器308。 晶體管304和光電二極管306由淺溝槽隔離(STI)308A和摻雜的隔離特征350A分開。光 電二極管306和電容器308由STI 308B和摻雜的隔離特征350B分開。STI 308A和308B 與前述的STI 208相似。摻雜的隔離特征350A和350B也與前述的隔離特征250相似。晶 體管304包括柵電介質(zhì)310，所述柵電介質(zhì)310可由前述的電介質(zhì)層210形成。晶體管304 還包括至少部分由前述的層220形成的多晶硅柵極320。此外，晶體管304具有輕摻雜源/ 漏區(qū)322和重摻雜源/漏區(qū)324。晶體管304還包括隔離物326。光電二極管306包括摻 雜了例如磷(phosphorous)或砷的N型雜質(zhì)的掩埋信號感測區(qū)330。光電二極管306還包 括摻雜了例如硼的P型雜質(zhì)的超淺區(qū)332 (extra shallow region)。超淺區(qū)332保護下方 的掩埋信號感測區(qū)330。 N型區(qū)330中的電子用于感測例如光的輻射。襯底302摻雜了例 如硼的P型雜質(zhì)。在可選的實施例中，掩埋信號感測區(qū)330摻雜了例如硼的P型雜質(zhì)，超淺 區(qū)332摻雜了例如磷或砷的N型雜質(zhì)，并且襯底302摻雜了例如磷或砷的N型雜質(zhì)。光電 二極管306也可稱為掩埋光電二極管306。 此外，電容器308形成在襯底302上并且包括緩沖層350。緩沖層350可由前述 的電介質(zhì)層210形成。電容器308還包括夾在平行板352和356之間的介電材料354。介
8電材料354可包括氧化硅、氮化硅或氮氧化硅(siliconoxy-nitride)。平行板352和356 可包括金屬或多晶硅。在圖3所示的實施例中，介電材料354是氧化硅，并且平行板352和 356是多晶硅?？捎汕笆龅膶?20形成所述板352。應(yīng)當理解，集成電路300可包括由圖3 中未示出的額外的隔離特征所分開的額外器件。 總之，此處所公開的方法和器件提供了用于向集成電路注入雜質(zhì)離子的有效且高 效的途徑。該方法和器件包括在襯底中的例如光感測像素的器件上形成電介質(zhì)層、在電介 質(zhì)層上形成蝕刻停止層、在蝕刻停止層上形成硬掩膜層，以及圖形化硬掩膜層以形成注入 掩膜特征。這樣，本實施例提供了優(yōu)于現(xiàn)有技術(shù)器件的幾個優(yōu)點，應(yīng)當理解，不同實施例可 具有不同的優(yōu)點。本實施例的一個優(yōu)點是氧化硅或氮氧化硅(silicon oxy-nitride)硬掩 膜的使用允許更小的注入開口區(qū)域，并因而得到更大的像素區(qū)域，這可展現(xiàn)更好的光響應(yīng) 特性。本實施例的另一個優(yōu)點是氧化硅或氮氧化硅(silicon oxy-nitride)硬掩膜的使用 允許更厚的注入掩膜特征，并因此可在注入工藝中使用更大的注入能量。更大的注入能量 可形成具有更深深度的摻雜區(qū)，其中摻雜區(qū)可用作隔離特征。隔離特征的深度越深，防止載 流子在相鄰像素之間擴散的隔離越有效，這樣可以減少串擾并改善像素感測精確度。本實 施例的又一優(yōu)點是蝕刻停止層可用作移除注入掩膜特征的蝕刻停止層，并且蝕刻停止層還 可用于形成集成電路的其它結(jié)構(gòu)。此外，電介質(zhì)層可用作柵電介質(zhì)。 上面已經(jīng)概括了幾個實施例的特征以使本領(lǐng)技術(shù)人員可以更好地理解隨后的詳 細描述。本領(lǐng)域技術(shù)人員應(yīng)當領(lǐng)會到，他們可易于將本申請作為設(shè)計或修改其它工藝和結(jié) 構(gòu)的基礎(chǔ)來實現(xiàn)與這里所介紹的實施例相同目的和/或達到與這里所介紹的實施例相同 的優(yōu)點。本領(lǐng)域技術(shù)人員還應(yīng)當認識到此等價的構(gòu)造不背離本申請的精神和范圍，并且在 不背離本申請的精神和范圍的情況下，他們可做出各種變化、替代和選擇。
權(quán)利要求
一種制造半導(dǎo)體器件的方法，包括如下步驟提供半導(dǎo)體襯底；在所述襯底上形成蝕刻停止層；在所述蝕刻停止層上形成硬掩膜層；圖形化所述硬掩膜層以包括開口；以及通過所述開口向所述襯底中注入多種雜質(zhì)。
2. 根據(jù)權(quán)利要求l所述的方法，還包括如下步驟 在所述襯底中形成第一像素和第二像素；在所述襯底的第一區(qū)中形成第一隔離特征，其中所述第一區(qū)在所述第一像素和所述第 二像素之間；其中圖形化的所述硬掩膜層的所述開口在所述第一像素和所述第二像素之間。
3. 根據(jù)權(quán)利要求2所述的方法，其特征在于，用第一雜質(zhì)摻雜所述襯底，并且所述第一 像素和所述第二像素包括摻雜有第二雜質(zhì)的信號感測區(qū)，其中所述第一雜質(zhì)和所述第二雜 質(zhì)是不同類型的雜質(zhì)。
4. 根據(jù)權(quán)利要求3所述的方法，其特征在于，所述信號感測區(qū)由摻雜了與所述第二雜 質(zhì)不同類型的第三雜質(zhì)的淺區(qū)保護。
5. 根據(jù)權(quán)利要求3所述的方法，其特征在于，注入雜質(zhì)離子的步驟包括摻雜第四雜質(zhì) 以形成第二隔離特征，其中所述第四雜質(zhì)和所述第一雜質(zhì)是相同類型的雜質(zhì)，并且其中所 述第二隔離特征具有比所述襯底更高的摻雜濃度。
6. 根據(jù)權(quán)利要求3所述的方法，其特征在于，所述第二隔離特征具有從約1X10"原子 /cm3到1 X 1019原子/cm3范圍的摻雜濃度，并且所述襯底具有從約1014原子/cm3到1017原 子/cm3范圍的摻雜濃度。
7. 根據(jù)權(quán)利要求2所述的方法，其特征在于，注入多種雜質(zhì)離子的步驟包括用大于 50KeV的注入能量和從約1 X 1011原子/cm2到約1 X 1015原子/cm2的范圍的劑量水平注入 硼離子。
8. —種制造半導(dǎo)體器件的方法，包括如下步驟 在襯底中形成像素和器件；在所述像素和所述器件之間形成第一隔離特征； 在所述襯底上形成多晶硅層； 在所述多晶硅層上形成硬掩膜層；圖形化所述硬掩膜層以形成可操作以覆蓋所述像素的第一部分和可操作以覆蓋所述 器件的第二部分；以及在所述第一隔離特征下方的襯底區(qū)域中注入多種雜質(zhì)離子，由此形成第二隔離特征。
9. 根據(jù)權(quán)利要求8所述的方法，其特征在于，還包括在形成所述多晶硅層之前，在所述像素和所述器件上形成柵極電介質(zhì)層；以及 在注入所述雜質(zhì)離子之后，移除所述第一部分和所述第二部分。
10. 根據(jù)權(quán)利要求9所述的方法，其特征在于，還包括在移除所述第一部分和所述第二 部分之后形成柵極，其中將所述多晶硅層圖形化以形成所述柵極的多晶硅部分，并且將所 述柵極電介質(zhì)層圖形化以形成所述柵極的柵極電介質(zhì)部分。
11. 根據(jù)權(quán)利要求10所述的方法，其特征在于，所述柵極電介質(zhì)層具有從約IO埃到約 250埃范圍的厚度，并且所述多晶硅層具有從約300埃到約5000埃的范圍的厚度，所述硬掩 膜層具有從約O. lym到約lOiim的范圍的厚度，分開所述硬掩膜層的所述第一部分和所述 第二部分的距離小于約lym。
12. 根據(jù)權(quán)利要求11所述的方法，其特征在于，所述第一隔離特征包括具有從約500埃 到約5000埃范圍的厚度的淺溝槽隔離，并且所述第二隔離特征包括具有從約0. 3 ii m到約 2ym范圍的深度的P阱，所述P阱通過使用硼離子作為雜質(zhì)的注入工藝形成，其中所述注入 工藝包括大于50KeV的注入能量和從約1 X 1011原子/cm2到約1 X 1015原子/cm2的范圍的 劑量水平。
13. —種制造半導(dǎo)體器件的方法，包括如下步驟 在襯底中形成第一器件和第二器件； 在所述襯底上形成蝕刻停止層； 在所述蝕刻停止層上形成硬掩膜層；將所述硬掩膜層圖形化以形成可操作以覆蓋所述第一器件的第一部分和可操作以覆 蓋所述第二器件的第二部分；以及在所述襯底的區(qū)中注入多種雜質(zhì)離子以在所述第一器件和所述第二器件之間形成摻 雜隔離特征。
14. 根據(jù)權(quán)利要求13所述的方法，其特征在于，所述蝕刻停止層包括多晶硅或氮化硅， 所述硬掩膜層包括氧化硅或氮氧化硅。
15. 根據(jù)權(quán)利要求13所述的方法，其特征在于，注入多種雜質(zhì)的步驟包括用大于50KeV 的注入能量和約1 X 1013原子/cm2的劑量水平注入硼雜質(zhì)。
全文摘要
本發(fā)明提供了一種向集成電路注入雜質(zhì)離子的方法。所述方法包括在襯底中形成第一像素和第二像素；在所述襯底上形成蝕刻停止層；在所述蝕刻停止層上形成硬掩膜層；圖案化所述硬掩膜層以在所述第一像素和所述第二像素之間包括開口；以及通過所述開口注入多種雜質(zhì)以形成隔離特征。
文檔編號H01L21/265GK101783316SQ20091014385
公開日2010年7月21日 申請日期2009年5月31日 優(yōu)先權(quán)日2009年1月16日
發(fā)明者劉人誠, 莊俊杰, 楊敦年, 林政賢, 洪志明, 王文德, 陳保同 申請人:臺灣積體電路制造股份有限公司