專利名稱：平面雙柵晶體管存儲單元的制作方法
技術領域：
本公開總體上涉及半導體器件，更具體而言，涉及具有存儲單元的半導體器件。
背景技術：
動態(tài)隨機存取存儲器(DRAM)是通常被布置成存儲單元的陣列(即行和列)的易失性存儲器件，其中每個存儲單元表示二進制數(shù)字(位)。期望的是使存儲單元的尺寸最小化以實現(xiàn)高的位密度并減小器件的尺寸和成本。有時，DRAM存儲單元技術的特征在于存儲單元采用的晶體管的數(shù)目。例如，1T存儲單元是僅包括單個晶體管的DRAM存儲單元。期望減少存儲單元中的晶體管的數(shù)目以使存儲單元的尺寸最小化。 對于先進技術平臺，諸如其中存儲器存儲單元的半節(jié)距是32nm的32nm平臺，將需要先進技術來實現(xiàn)適當?shù)男阅堋＠?，某?T DRAM存儲單元使用具有雙柵的晶體管，第一柵極與晶體管主體的第一表面接觸且第二柵極與第二表面溝道接觸。遺憾的是，現(xiàn)有ITDRAM雙柵器件使用晶片的硅襯底作為背柵以形成浮體存儲節(jié)點或使用背柵偏壓來產(chǎn)生浮體存儲節(jié)點。這些類型的器件具有低電荷存儲和DRAM性能的有限控制。因此，需要一種增加電荷存儲并改善數(shù)據(jù)保持的新結構和方法。
通過舉例來說明本發(fā)明，并且本發(fā)明不受附圖的限制，在附圖中類似的附圖標記
指示類似的元件。附圖中的元件僅僅是為了簡單和明了而示出且其不一定按比例繪制。 圖1是用于制造適合于在先進技術DRAM器件中使用的一個晶體管存儲單元的制
造工藝的一個實施例中的所選階段的施主晶片的局部橫截面圖； 圖2描繪圖1之后的處理，其中形成覆蓋施主晶片的空穴陷阱層； 圖3描繪圖2之后的處理，其中形成覆蓋施主晶片的底柵電介質(zhì)； 圖4描繪圖3之后的處理，其中形成覆蓋施主晶片的底柵層； 圖5是圖4之后的處理，其中對底柵層進行圖案化以形成底柵結構并相鄰該底柵結構形成隔離結構； 圖6描繪圖5之后的處理，其中形成覆蓋施主晶片的電介質(zhì)層； 圖7示出包括覆蓋半導體層的電介質(zhì)層的操作晶片(handle wafer)的局部橫截
面圖； 圖8描繪其中將施主晶片的電介質(zhì)層鍵合到操作晶片的電介質(zhì)層以形成成品晶片的處理； 圖9描繪圖5之后的處理，其中將產(chǎn)品晶片劈裂(cleave)以形成覆蓋底柵結構的晶體管主體層；以及 圖10描繪圖9之后的處理，其中在晶體管主體層中形成隔離區(qū)，形成覆蓋底柵結構的頂柵結構，并在晶體管主體層中形成與頂柵結構對準的源極/漏極區(qū)。
具體實施例方式
—方面，公開了一種平面雙柵(PDG)存儲單元。PDG存儲單元包括覆蓋頂柵電介質(zhì)的頂柵電極，所述頂柵電介質(zhì)覆蓋半導體主體，所述半導體主體覆蓋底柵電介質(zhì)，所述底柵電介質(zhì)覆蓋底柵電極。所述底柵電極可以覆蓋掩埋氧化物層。所公開的存儲單元在半導體主體的上表面或下表面附近包括電荷俘獲層以存儲改變器件的閾值電壓的電荷。不同的閾值電壓使得傳感電路能夠識別存儲單元的至少兩種狀態(tài)，從而形成二元狀態(tài)存儲單元的基礎?？梢栽诘讝诺谋砻娓浇纬伤鲭姾煞@層。該電荷俘獲層可以包括適當?shù)碾娊橘|(zhì)材料或隔離導電球或其它結構。 另一方面，公開了一種制造存儲單元的方法。所公開的制造技術的某些實施例包括在底柵層的表面上形成柵極電介質(zhì)并隨后在該柵極電介質(zhì)上形成電荷俘獲層。該電荷俘獲層可以包括很多的淺電荷陷阱，例如適合于可去除地存儲電荷的淺空心陷阱。電荷俘獲層可以是絕緣體，例如氧化鋁或氮化硅。在其它實施例中，所述空穴俘獲層可以包括諸如硅的導電材料的隔離顆?；蚣{米簇。然后形 成覆蓋空穴俘獲層和頂柵電介質(zhì)的雙柵晶體管的晶體管主體，并形成頂柵及相關的源極/漏極結構。 另一方面，公開了一種將所體現(xiàn)的半導體器件作為存儲單元來操作的方法。該方法包括通過使覆蓋頂柵電介質(zhì)和半導體主體的頂柵電極偏壓至第一頂柵寫電壓、使在半導體主體下面的底柵電介質(zhì)下面的底柵電極偏壓至第一底柵寫電壓、使橫向地位于第一柵電極下面的半導體主體的晶體管溝道附近的漏電極偏壓至第一漏極寫電壓、并使橫向地位于晶體管溝道附近的源極端子偏壓至地線來對存儲單元進行寫操作。該方法還包括通過使頂柵電極偏壓至頂柵讀電壓、使底柵電極偏壓至底柵讀電壓、使漏電極偏壓至漏極讀電壓、并使橫向地位于晶體管溝道附近的源極端子偏壓至地線來對存儲單元進行讀操作。該方法還可以包括通過使頂柵電極偏壓至第二頂柵寫電壓、使底柵電極偏壓至第二底柵寫電壓、使漏電極偏壓至第二漏極寫電壓、并使源極端子偏壓至地線來在存儲單元中寫入第二值。公開的對存儲單元進行寫操作的方法包括將電荷存儲在器件的電荷俘獲層中。該電荷俘獲層與半導體主體表面緊密接近且可以包括多個淺空穴陷阱。在使用淺空穴陷阱的NM0S實施例中，第一頂柵寫電壓約為0. 6V，第一底柵寫電壓約為-2. 0V，第一偶記寫電壓約為1. 8V，所述第二頂柵寫電壓約為l.OV，所述第二底柵寫電壓約為-O. 5V，且所述第二漏極寫電壓約為-1. 0V。頂柵讀電壓約為0. 6V，所述底柵讀電壓約為-1. 5V，且所述漏極讀電壓約為0. 2V。 現(xiàn)在參照圖1至圖IO，示出了強調(diào)適合于制造存儲單元的制造工藝的一個實施例中的所選階段的橫截面圖。所描繪的制造工藝實施例包括形成具有PDG晶體管的存儲單元，所述PDG晶體管在底柵電介質(zhì)中結合了電荷陷阱材料以改善最終得到的存儲單元的存儲特性。如圖中所示，PDG晶體管的形成包括將在本文中稱為施主晶片和操作晶片的兩個晶片鍵合以形成成品晶片。施主晶片的處理在圖1至圖6中示出。操作晶片在圖7中示出。將兩個晶片鍵合以形成成品晶片在圖8中示出。對成品晶片進行后續(xù)處理以形成存儲單元在圖9和圖10中示出。 現(xiàn)在參照圖l，示出了施主晶片101的局部橫截面圖。如圖l所示，施主晶片101包括半導體層102。在本文所示的制造實施例中，半導體層102的多個部分將充當PDG晶體管的主體。
在某些實施例中，半導體層102是適合于在固態(tài)器件中使用的實質(zhì)上單晶層的半導體材料。半導體層102可以例如是單晶硅層或一層另一種半導體，諸如砷化鎵。半導體層102可以是施主晶片101的塊體襯底層。在其它實施例中，半導體層102可以是絕緣體上硅(SOI)施主晶片101的活性層，其中半導體層覆蓋掩埋氧化物(BOX)層(未示出)，其可以覆蓋塊體或襯底層(未示出)。在采用硅半導體層102的實施例中，半導體層102可以是未摻雜層、n形或P形摻雜層、或它們的組合。 現(xiàn)在參照圖2，形成覆蓋施主晶片101的半導體層102的電荷俘獲層104。電荷俘獲層104包括許多(a prevalence of)電荷陷阱。雖然俘獲層104的電荷陷阱可以是空穴陷阱或電子陷阱且雖然電荷陷阱的特征可以在于深空穴陷阱(例如具有超過1.5eV的激活能的陷阱)或淺陷阱(即具有小于或等于1.5eV的激活能的陷阱)，但適用于NMOS晶體管存儲單元的實施例采用具有許多淺空穴陷阱且更優(yōu)選地具有以約0. 3eV或以下的激活能為特征的淺空穴陷阱的電荷俘獲層104。在某些實施例中，電荷俘獲層104中的淺電荷陷阱的密度超過指定閾值。在某些實施例中，存儲陷阱密度的適當閾值約為1E12(1X1012)電荷陷阱/cm2。 在將NMOS PDG晶體管用于存儲單元且其中電荷俘獲層104被實現(xiàn)為促進最終將充當PDG晶體管中的底柵結構的結構的界面附近的空穴俘獲的空穴陷阱層的實施例中，PDG的底柵界面附近的空穴俘獲點的存在和分別地對PDG晶體管的兩個柵極施加偏壓的能力一起改善了 PDG晶體管將存儲的電荷保持在晶體管主體中并從而改善數(shù)據(jù)保持的能力。另外，雖然最終得到的存儲單元在需要存儲單元的周期性刷新的意義上仍是動態(tài)的，但雙柵實施方式的優(yōu)點在于可以將不同的柵極用于讀和存儲操作，因此，從最終得到的存儲單元讀取數(shù)據(jù)可能是非破壞性操作，即不改變存儲數(shù)據(jù)的操作。 在某些實施例中，電荷俘獲層104包括或完全由氧化鋁或氮化硅的單層或幾個單層組成。在這些實施例中，可以用原子層沉積(ALD)工藝來形成電荷俘獲層104。在其它實施例中，使用諸如摻雜或未摻雜硅或摻雜或未摻雜硅化合物的導電材料的離散球或結構來制造電荷俘獲層104。此類離散球或結構在本文中可以稱為納米簇且納米簇的硅實施方式可以稱為硅納米簇?？梢灾苯釉诎雽w主體102上或在形成納米簇之前形成的薄硅氧化物或其它電介質(zhì)膜上形成納米簇。無論材料的實施方式如何，電荷俘獲層104促進底柵與晶體管主體之間的界面附近的載流子的俘獲。通過材料的適當使用和晶體管柵極的偏壓，電荷俘獲層104可充當PDG晶體管的NMOS實施方式中的空穴俘獲層。 現(xiàn)在參照圖3，形成覆蓋半導體層102和電荷俘獲層104的底柵電介質(zhì)106。在某些實施例中，底柵電介質(zhì)106是用眾所周知的熱氧化形成工藝形成的實質(zhì)上按化學計量組成的二氧化硅(Si02)。在其它實施例中，底柵電介質(zhì)106可以包括一種或多種替換電介質(zhì)或由其組成。例如，底柵電極104在某些實施例中可以包括高k電介質(zhì)，例如氧化鉿或具有大于二氧化硅的介電常數(shù)的介電常數(shù)的任何其它適當材料，例如氮化硅。底柵電介質(zhì)106的有效氧化物厚度是實現(xiàn)細節(jié)，但在某些實施例中在約1. 0至5. 0埃范圍內(nèi)。
轉到圖4，形成覆蓋底柵電介質(zhì)層104的底柵層108。如其名稱所暗示的那樣，底柵層108最終將充當所公開的PDG晶體管中的底部晶體管柵電極。底柵層108是導電層，該導電層可以是根據(jù)各種眾所周知的多晶硅沉積技術中的任何一種形成的多晶硅(polysilicon)層，所述多晶硅沉積技術包括例如通過對硅烷或另 一種硅系物質(zhì)
6(species)進行熱分解而實現(xiàn)沉積。在底柵層108的多晶硅實施例中，多晶硅可以是輕摻雜或重摻雜的，和/或p型或n型摻雜，以實現(xiàn)期望的極性和導電性。在摻雜多晶硅實施例中，摻雜可以就地發(fā)生，或通過例如離子注入、擴散、或另一種適當技術來在沉積底柵層108之后發(fā)生。在其它實施例中，底柵層108可以包括多晶硅、a硅、a鍺和/或金屬或金屬合金，例如W、 Ti、 Ta、 TiN、 TaSiN、以及硅化物、它們的組合、或另一種適當?shù)慕饘?，或者由上述來組成。底柵層108的厚度是實現(xiàn)細節(jié)，但在某些實施例中可以在約1000至1500nm范圍內(nèi)。 現(xiàn)在參照圖5，已將底柵層108圖案化以形成底柵電極lll且已將隔離區(qū)109形成為在底柵電極lll的任一側橫向地移置(displace)。如圖5所示，將底柵層108圖案化以形成底柵電極111可以包括傳統(tǒng)光刻術和蝕刻處理以去除底柵層108的外面部分。然后可以例如通過非選擇性地沉積低溫氧化物(LTO)或其它適當?shù)碾娊橘|(zhì)材料并隨后用選擇性回蝕、化學機械拋光、另一種適當?shù)钠矫婊に?、或它們的組合來將形貌(topography)平面化而形成隔離區(qū)109。在圖5所描繪的實施例中，平面化處理得到包括底柵電極111的上表面和隔離區(qū)109的上表面的實質(zhì)上為平面的表面。 現(xiàn)在參照圖6，沉積覆蓋底柵電極111和隔離區(qū)109的鍵合層110。鍵合層110是適合于將施主晶片101鍵合到另一晶片的材料。在某些實施例中，鍵合層110是化學汽相沉積的電介質(zhì)，諸如基于TEOS的硅氧化物。如半導體制造領域的技術人員將認識到的那樣，其它實施例可以使用不同的物質(zhì)，通過熱氧化、通過旋涂沉積旋涂玻璃(SOG)等來形成CVD硅氧化物。或者，鍵合層110可以是氮化硅、氧氮化硅或其它形式的電絕緣化合物。與鍵合層110的組成類似，鍵合層110的厚度是實現(xiàn)細節(jié)，但是可以在約20至50nm范圍內(nèi)。如圖6所描繪的那樣，施主晶片101準備好鍵合到操作晶片。 參照圖7，示出適合于根據(jù)形成所公開的PDG晶體管的工藝的一個實施例與施主晶片101鍵合的操作晶片201。如圖7所示，操作晶片201包括覆蓋襯底202的鍵合層210。與施主晶片101的鍵合層110類似，操作晶片201的鍵合層210可以是包括熱法形成的、CVD的、或旋涂沉積的硅氧化物化合物或由其組成的電介質(zhì)層。在其它實施例中，鍵合層210可以是諸如氮化硅層或氧氮化硅層的替換電介質(zhì)。在某些實施例中，處理晶片201的鍵合層210和施主晶片101的鍵合層IIO可以具有相同或基本相同的組成。在其它實施例中，兩個鍵合層可以具有不同的組成。 襯底202將為其中形成有所公開的PDG晶體管存儲單元的成品晶片提供機械支撐。襯底202可以包括一層或多層諸如硅的半導體材料、諸如硅氧化物的電介質(zhì)材料、或諸如金屬或金屬化合物的導電材料。在某些實施例中，襯底202表示傳統(tǒng)硅晶片的塊體襯底。在其它實施例中，在圖7所示的襯底的部分2021下面可以存在各種材料的多個層。
參照圖8，如圖6所示的施主晶片101被鍵合到如圖7所示的操作晶片201以形成如圖8所示的成品晶片301。如圖8所示的施主晶片101的取向從圖6所示的取向旋轉180° ，使得施主晶片101已被翻轉并鍵合到操作晶片201。在所描繪的實施例中，施主晶片101的鍵合層110被鍵合到操作晶片201的鍵合層210以形成成品晶片310中的掩埋氧化物層(BOX)層310。層110和210的鍵合可以包括熱鍵合、壓力鍵合、兩者的組合、或另一種適當?shù)木I合工藝。例如在授予Dao等人的題為Method of Forming a Transistorwith aBottom Gate ("形成具有底柵的晶體管的方法")的美國專利7， 141， 476中描述了包括晶片鍵合工藝的用于制造傳統(tǒng)PDG晶體管的工藝。 現(xiàn)在轉到圖9，成品晶片301的半導體層102的一部分已被去除以形成半導體主體 302。在某些實施例中，半導體主體302的形成包括沿著半導體層102內(nèi)的平面劈裂成品晶 片301。在此類實施例中，可以通過用半導體層102產(chǎn)生劈裂平面來促進或輔助劈裂處理。 在某些實施方式中，通過將一層電惰性或其它類型的物質(zhì)離子注入到半導體層102中以便 在層102中產(chǎn)生具有很多斷鍵的薄區(qū)來產(chǎn)生劈裂平面(未示出)。在這些實施例中，劈裂平 面的產(chǎn)生可以在各種階段發(fā)生，但是在至少一個實施例中，在如先前相對于圖2所述那樣 在形成電荷俘獲層104之前產(chǎn)生劈裂平面。在替換實施例中，可以通過或包括對半導體層 102進行回蝕和/或拋光來實現(xiàn)半導體主體302的產(chǎn)生。 在某些實施例中，由半導體層102形成的半導體主體302是單晶或基本上單晶的 硅。半導體主體302可以是本征或未摻雜半導體?；蛘撸€可以用例如磷、砷、或硼的各種 物質(zhì)來對半導體主體302進行注入或擴散以產(chǎn)生期望的功函數(shù)和/或導電性。半導體主 體302還可以包括例如鍺或碳的物質(zhì)，其形成引發(fā)與硅的化合物的應變以改變半導體主體 302的應力特性。可以均勻地或非選擇性地將這些不同物質(zhì)引入到半導體主體302中。或 者，可以使用例如傳統(tǒng)光致抗蝕劑掩膜或硬掩膜來非選擇性地將此類物質(zhì)引入到半導體主 體302中。 如圖9所示，半導體主體302具有底面303和頂面304。底面303與電荷俘獲層 104接觸和/或形成與電荷俘獲層104的界面。頂面304將與下面描述的頂柵電介質(zhì)接觸 和/或形成與下面描述的頂柵電介質(zhì)的界面。在DPG晶體管存儲單元的全耗盡設計中，半 導體主體302的厚度可以在約50至100nm范圍內(nèi)。 現(xiàn)在轉到圖10，圖9之后的處理已制造可操作PDG晶體管存儲單元300。如圖10 所示，半導體主體302的外面部分已被去除且隔離區(qū)150已經(jīng)形成為在半導體主體302的 其余部分的任一側橫向地移置。另外，已通過形成覆蓋半導體主體302的頂柵電介質(zhì)層145 和覆蓋頂柵電介質(zhì)145的頂柵電極161來形成頂柵結構160。已在頂柵電極161的側壁上 形成間隔結構166且已對半導體主體302進行處理以形成源極/漏極區(qū)168和擴展區(qū)164。 如圖10所示，底柵電介質(zhì)106在半導體主體302的底面303的下面且導電底柵電極108在 底柵電介質(zhì)106的下面。 隔離區(qū)150可以包括以類似于形成隔離區(qū)109的方式形成的CVD硅氧化物或由其 組成。與底柵電介質(zhì)106類似，頂柵電介質(zhì)145可以包括熱法形成的硅氧化物、包括高k電 介質(zhì)材料的替換柵極電介質(zhì)材料、或它們的組合，或者由它們來組成。頂柵電介質(zhì)145的有 效氧化物厚度是實現(xiàn)細節(jié)，但是可以在1至5nm范圍內(nèi)。頂柵電介質(zhì)145的有效氧化物厚 度、組成、以及介電常數(shù)與底柵電介質(zhì)106的有效氧化物厚度、組成、以及介電常數(shù)無關。同 樣地，那些參數(shù)的值可以與用于底柵電介質(zhì)106的參數(shù)不同或相同。然而在所描繪的實施 例中，底柵電極111包括電荷俘獲層104，而頂柵結構160不包括。替換實施例可以在兩個 柵極電介質(zhì)界面處或僅在頂柵電介質(zhì)界面處結合電荷陷阱層。此外，在兩個界面處均包括 電荷陷阱層的實施例中，各個層可以具有不同的材料且可以被設計為俘獲相反類型的載流 子。 頂柵電極161是可以是傳統(tǒng)摻雜多晶硅的或金屬柵電極的導電電極。頂柵電極 161的組成、尺寸、功函數(shù)、及其它特性可以與底柵電極108不同或相同。在所描繪的實施例中，兩個柵電極的長度(L)基本上相同且兩個電極的側壁相互對準。在其它實施例中，底 柵電極可以延伸超過頂柵所限定的邊界，以便例如可以形成到底柵電極的接觸。通過在已 對頂柵電極108進行圖案化之后來產(chǎn)生區(qū)164和168來優(yōu)選地使擴展區(qū)164和源極漏極區(qū) 168自對準至頂柵電極161。作為示例，可以在對頂柵電極161進行圖案化之后但在形成間 隔層166之前形成擴展區(qū)164。然后可以通過以眾所周知的方式沉積電介質(zhì)的共形層并且 非各向同性地蝕刻沉積的層來在頂柵電極161的側壁上形成通常由硅氧化物或另一電介 質(zhì)制成的間隔結構166。在形成間隔層166之后，通過根據(jù)晶體管的類型離子注入硼、磷或 砷來將源極漏極區(qū)168形成為自對準至頂柵結構160 (包括間隔層166)。在NM0S實施方式 中，例如，PDG晶體管存儲單元300包括在重n摻雜(n+)源極漏極區(qū)168與輕摻雜(n-)擴 展區(qū)164之間橫向地移置的輕摻雜p型晶體管主體162。 所示的PDG晶體管存儲單元300還包括電荷俘獲層104。如前所述，電荷俘獲層 104包括許多淺電荷陷阱，所述許多淺電荷陷阱可以包含空穴陷阱、電子陷阱、或兩者的組 合。在適合用于NMOS存儲單元實施方式的至少某些實施例中，電荷俘獲層104的電荷陷阱 占主導地是空穴陷阱。在某些實施例中，可以相互獨立地對底柵電極106和頂柵電極161 施加偏壓。在這些實施例中，PDG晶體管存儲單元300是還可以包括對襯底202施加偏壓 的機構的四端子器件。在為了用于DRAM存儲單元而設計的實施例中，可以對四個電極施加 偏壓以實現(xiàn)如在圖ll所描繪的功能表中所示的四個或更多功能。如圖ll所示，可以對PDG 晶體管存儲單元300施加偏壓以根據(jù)存儲單元的偏壓來寫入"1"、寫入"0"、讀取、或保持數(shù) 據(jù)。 通過使頂柵電極161偏壓至頂柵1電壓(VT1)、使底柵電極108偏壓至底柵1電 壓(VB1)、使源/漏電極168之一偏壓至漏極1電壓(VD1)、并使另一源/漏電極168偏壓 至地線(0V)來寫入"1"。雖然適合于VT1、VB1、和VD1的值根據(jù)具體實施方式
而定，但某些 NMOS實施例、即其中晶體管主體是p型半導體的實施例可以分別將VT1 、 VB1 、和VD1的額定 值指定為0. 6V、 -2. 0V、和1. 8V。施加于背柵108的負偏壓在底柵電介質(zhì)106與半導體主 體302之間的界面處產(chǎn)生空穴積聚，使得主體302充當電鄰接但隔離的主體，即浮體。頂柵 電極161和漏電極168的偏壓引起被注入到浮體302的熱載流子的產(chǎn)生，這里，電荷俘獲層 104的存在促進這些電荷的俘獲，從而通過改變閾值電壓對存儲單元進行"編程"。
通過使得頂柵電極161偏壓至頂柵0電壓(VTO)、使底柵電極108偏壓至底柵0電 壓(VBO)、使漏電極168偏壓值漏極0電壓(VDO)、并使源電極168偏壓至地線(0V)來寫入 "0"。雖然適合于VTO、 VB0、和VDO的值根據(jù)具體實施方式
而定，但某些實施例可以分別將 VT0、VB0、和VD0的額定值指定為1. 0V、-0. 5V、和-1. 0V。晶體管溝道162與漏電極168之 間的正向偏置結產(chǎn)生被俘獲并存儲在主體302的俘獲層104中的正電荷。
在讀取模式中，向適當?shù)亩俗邮┘幼x取模式電壓，例如圖ll所示的讀取模式電 壓，將存儲單元的漏極電流與參考存儲單元的電流相比較。所選存儲單元的電流指示存儲 單元的閾值電壓，該閾值電壓指示用負電荷還是正電荷對存儲單元進行編程，并因此表示 存儲單元被編程為"1"還是"0 "。 雖然公開內(nèi)容參考特定的實施例，但對于得到本公開幫助的本領域的技術人員來 說顯而易見的各種修改和變更將被涵蓋在所公開和主張權利要求的主題的范圍內(nèi)。例如， 對諸如多晶硅的特定導電材料的提及將包括其它導電材料，諸如鋁、銅、鉭、鈦等。同樣地，對諸如二氧化硅的特定電介質(zhì)的提及將包括替換電介質(zhì)，諸如CVD硅氧化物化合物、氮化 硅化合物、以及氧氮化硅化合物。因此，應將說明書和附圖視為說明性意義，而不是限制性 意義，且所有此類修改意圖包括在本發(fā)明的范圍內(nèi)。本文相對于特定實施例所描述的任何 益處、優(yōu)點、或問題的解決方案并不意圖被理解為任何或全部請求保護的范圍的關鍵、必 要、或本質(zhì)特征或要素。 除非另有說明，諸如"第一"和"第二"等術語用來任意地區(qū)別此類術語所描述的 要素。因此，這些術語不一定意圖指示此類要素的時間或其它優(yōu)先次序。
權利要求
一種適合于用作存儲單元的半導體器件，包括半導體主體，其具有頂面和底面；頂柵電介質(zhì)，其覆蓋所述半導體主體頂面；導電頂柵電極，其覆蓋所述頂柵電介質(zhì)；底柵電介質(zhì)，其在所述半導體主體底面下面；導電底柵電極，其在所述底柵電介質(zhì)下面；以及電荷俘獲層，其包括多個淺電荷陷阱，覆蓋所述半導體主體的頂面或在所述半導體主體的底面的下面。
2. 權利要求l的器件，其中，所述電荷俘獲層包括選自由氧化鋁、氮化硅、以及硅納米簇所構成的組中的材料。
3. 權利要求l的器件，其中，所述電荷俘獲層在所述底柵電介質(zhì)與所述半導體主體的底面中間。
4. 權利要求l的器件，其中，所述半導體主體是實質(zhì)上單晶的硅。
5. 權利要求l的器件，其中，所述頂柵電介質(zhì)對于選自由有效氧化物厚度和材料所構成的特性組中的至少一種特性而言不同于所述底柵電介質(zhì)。
6. 權利要求l的器件，其中，所述頂柵電極對于選自由厚度、材料、導電性、功函數(shù)、長度、以及寬度所構成的特性組中的至少一種特性而言不同于所述底柵電極。
7. 權利要求l的器件，還包括源極/漏極區(qū)，其在所述半導體主體的任一側橫向地移置并對準到所述頂柵電極；隔離區(qū)，其鄰近于所述源極/漏極區(qū)；掩埋氧化物(BOX)層，其在所述底柵電極下面；以及半導體襯底，其在所述B0X層下面；其中所述電荷俘獲層包括選自由氧化鋁、氮化硅、和包括多個硅納米簇的硅納米簇層所構成的組中的俘獲材料的層；所述電荷俘獲層被設置為緊密接近所述底柵電介質(zhì)與所述半導體主體之間的界面；所述頂柵電介質(zhì)和所述底柵電介質(zhì)包括選自由熱法形成二氧化硅和高k電介質(zhì)所構成的組中的至少一種材料；所述頂柵電極和所述底柵電極包括選自由多晶硅、a硅、a鍺、W、Ti、Ta、TiN、TaSiN、以及硅化物所構成的組中的至少一種材料；以及所述半導體主體包括晶體硅。
8. —種半導體制造方法，包括以下步驟形成底柵電極；形成覆蓋所述底柵電極的底柵電介質(zhì)；形成電荷俘獲層，其具有超過指定閾值的淺電荷陷阱密度，覆蓋所述底柵電極；形成覆蓋所述電荷俘獲層的半導體主體；形成覆蓋所述半導體主體的頂柵電介質(zhì)；以及形成覆蓋所述頂柵電介質(zhì)的頂柵電極。
9. 權利要求8的方法，其中，形成所述底柵電極的步驟包括形成覆蓋所述掩埋氧化物(BOX)層的底柵電極。
10. 權利要求8的方法，其中，所述底柵電極、所述底柵電介質(zhì)、以及所述電荷俘獲層被形成為覆蓋施主晶片的半導體層，并且其中，所述方法還包括將所述施主晶片鍵合到操作晶片的步驟。
11. 權利要求10的方法，還包括在所述鍵合之后劈裂所述襯底的所述半導體層，其中，所述半導體主體包括劈裂部分的一部分。
12. 權利要求ll的方法，其中，所述半導體主體包括單晶硅。
13. 權利要求8的方法，其中，形成所述電荷俘獲層的步驟包括形成選自由氧化鋁和氮化硅所構成的組中的電介質(zhì)的層。
14. 權利要求13的方法，其中，形成所述電荷俘獲層的步驟包括通過原子層沉積來形成所述電荷俘獲層。
15. 權利要求8的方法，其中，形成所述電荷俘獲層的步驟包括形成硅納米簇的層。
16. —種將半導體器件作為存儲單元來操作的方法，包括以下步驟通過使覆蓋頂柵電介質(zhì)和半導體主體的頂柵電極偏壓至第一頂柵寫電壓、使在所述半導體主體下面的底柵電介質(zhì)下面的底柵電極偏壓至第一底柵寫電壓、使橫向地位于與所述第一柵電極下面的所述半導體主體的晶體管溝道相鄰位置的漏電極偏壓至第一漏極寫電壓、并使橫向地位于與所述晶體管溝道相鄰位置的源極端子偏壓至地線來對存儲單元進行寫入；以及通過使所述頂柵電極偏壓至頂柵讀電壓、使所述底柵電極偏壓至底柵讀電壓、使所述漏電極偏壓至漏極讀電壓、并使橫向地位于與所述晶體管溝道相鄰位置的源極端子偏壓至地線來對所述存儲單元進行讀取，其中，所述寫入包括將電荷存儲在所述半導體器件的電荷俘獲層中，并且其中，所述電荷俘獲層與所述半導體主體表面緊密接近且包括多個電荷陷阱。
17. 權利要求16的方法，其中，所述寫入包括寫入第一值且還包括通過使所述頂柵電極偏壓至第二頂柵寫電壓、使所述底柵電極偏壓至第二底柵寫電壓、使所述漏電極偏壓至第二漏極寫電壓、并使所述源極端子偏壓至地線來在所述存儲單元中寫入第二值。
18. 權利要求16的方法，其中，所述多個電荷陷阱包括具有小于約0. 3eV的激活能和大于約1E12陷阱/cm2的密度的多個淺空穴陷阱。
19. 權利要求18的方法，其中，所述第一頂柵寫電壓約為0. 6V，所述第一底柵寫電壓約為-2. OV，所述第一漏極寫電壓約為1. 8V，所述第二頂柵寫電壓約為1. OV，所述第二底柵寫電壓約為-0. 5V，且所述第二漏極寫電壓約為-1. 0V。
20. 權利要求19的方法，其中，所述頂柵讀電壓約為0. 6V，所述底柵讀電壓約為-1. 5V，且所述漏極讀電壓約為0. 2V。
全文摘要
一種適合于用作存儲單元的半導體器件(300)，包括具有頂面和底面的半導體主體(302)、覆蓋所述半導體主體頂面(302)的頂柵電介質(zhì)(145)、覆蓋頂柵電介質(zhì)(145)的導電頂柵電極(161)、在半導體主體(302)底面下面的底柵電介質(zhì)(106)、在底柵電介質(zhì)(106)下面的導電底柵電極(108)、以及電荷俘獲層(104)。電荷俘獲層(104)包括在半導體主體的頂面或底面附近包括多個淺電荷陷阱(104)。電荷俘獲層(104)可以是氧化鋁、氮化硅、或硅納米簇。電荷俘獲層(104)可以位于底柵電介質(zhì)(106)與半導體主體(302)的底面之間。
文檔編號H01L27/108GK101765915SQ200880100874
公開日2010年6月30日 申請日期2008年6月25日 優(yōu)先權日2007年7月31日
發(fā)明者T·B·道, 布魯斯·E·懷特, 沃恩-于·西恩 申請人:飛思卡爾半導體公司