專利名稱：平面環(huán)繞柵極快閃存儲(chǔ)單元的結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種閃存(Flash Memory)及其制作方法，特別是涉及一種平面環(huán)繞柵極(Horizontal Surrounding Gate；HSG)快閃存儲(chǔ)單元(Cell)的結(jié)構(gòu)及其制造方法。
依功能區(qū)分，半導(dǎo)體存儲(chǔ)器件可以分為只讀存儲(chǔ)器(Read-Only Memory；ROM)以及隨機(jī)存取內(nèi)存(Random Access Memory；RAM)。由于，ROM所存入的數(shù)據(jù)不會(huì)因電源供應(yīng)中斷而消失，故又稱為非揮發(fā)性內(nèi)存(Non-VolatileMemory)。相反地，RAM所記憶的數(shù)據(jù)必須利用不斷充電才能予以維持，故又稱為揮發(fā)性內(nèi)存(Volatile Memory)。其中，ROM可依數(shù)據(jù)存入的方式而細(xì)分為幕罩式只讀存儲(chǔ)器(MROM)、可抹除可編程只讀存儲(chǔ)器(EPROM)、可電除可編程只讀存儲(chǔ)器(EEPROM)、以及閃存。而RAM則可依結(jié)構(gòu)不同而細(xì)分為動(dòng)態(tài)隨機(jī)存取內(nèi)存(DRAM)以及靜態(tài)隨機(jī)存取內(nèi)存(SRAM)。
隨著可攜式電子產(chǎn)品的日益普及，對(duì)于輕巧可靠的儲(chǔ)存器件也產(chǎn)生了迫切需求。無論是數(shù)字照相機(jī)(Digital Camera)、筆記型計(jì)算機(jī)(Notebook)、個(gè)人數(shù)字助理(Personal Digital Assistant；PDA)、數(shù)字音樂播放器、或者是行動(dòng)電話(Mobile Phone)等，皆需要可靠且便利的方式來儲(chǔ)存并傳送數(shù)據(jù)。由于，閃存并不須在充電時(shí)才能維持?jǐn)?shù)據(jù)的記憶，因此廣泛地應(yīng)用在可攜式電子產(chǎn)品中。
請(qǐng)參照

圖1，其為常見堆棧式柵極(Stacked Gate)快閃存儲(chǔ)單元的結(jié)構(gòu)剖面圖。快閃存儲(chǔ)單元100形成于半導(dǎo)體的基底102上，其穿隧氧化層(Tunneling Oxide Layer)108、浮置柵(Floating Gate)110、介電層112、以及控制柵(Control Gate)114依序堆棧而形成于半導(dǎo)體的基底102上，而其源極(Source)104以及漏極(Drain)106則利用熱擴(kuò)散或離子植入(IonImplantation)的方式將離子摻雜(Doping)至基底102而形成。其中，浮置柵110以及控制柵114一般由復(fù)晶硅(Polysilicon)所構(gòu)成，因此介電層112又稱為內(nèi)復(fù)晶硅介電層(Inter-poly Dielectric；IPD)。此外，介電層112通常由氧化硅/氮化硅/氧化硅(Oxide/Nitride/Oxide；ONO)三層材料堆棧而成，從而提供更好的阻絕能力，而避免浮置柵110中的電荷進(jìn)入控制柵114中。
快閃存儲(chǔ)單元100的寫入(Programming)操作，一般采用信道熱電子注入(Channel Hot Electron Injection；CHEI)的方式來進(jìn)行。舉例而言，信道熱電子注入的方式可將基底102以及源極104的電壓設(shè)定為0伏特(V)，而將漏極106的電壓設(shè)定在3伏特左右，并將控制柵114接高電壓，例如12伏特。此時(shí)，源極104內(nèi)的電子受到漏極106電壓的驅(qū)動(dòng)，而經(jīng)由信道區(qū)105向漏極106移動(dòng)，并受到高信道電場(chǎng)加速而使其能量升高。尤其在信道區(qū)105與漏極106的鄰接區(qū)域，電子的能量獲得大幅的提高，而產(chǎn)生熱電子效應(yīng)。由于，熱電子效應(yīng)的影響，使得部分的電子具有足以越過穿隧氧化層108的能障的能量，再加上施加在控制柵114的高電壓的吸引，而驅(qū)使電子穿過穿隧氧化層108注入浮置柵110。
另一方面，快閃存儲(chǔ)單元100的抹除(Erasing)操作，一般采用FN穿隧效應(yīng)(Fowler-Nordheim Tunneling)的方式來進(jìn)行，其中利用FN穿隧效應(yīng)的方式所進(jìn)行的抹除操作又可分成信道式抹除法以及源極/漏極式抹除法。其中，信道式抹除法系對(duì)控制柵114施加負(fù)電壓或使其接地，并在信道區(qū)105施加高電壓，例如12伏特。從而將浮置柵110內(nèi)的電子吸引至信道區(qū)105，而完成數(shù)據(jù)的抹除。而源極/漏極式抹除法則對(duì)控制柵114施加負(fù)電壓或使其接地，并對(duì)源極104、漏極106、或者源極104與漏極106同時(shí)施加高電壓，例如12伏特。從而將浮置柵110內(nèi)的電子吸引至源極104及/或漏極106，而完成數(shù)據(jù)的抹除。
隨著半導(dǎo)體制作技術(shù)不斷提高，進(jìn)行快閃存儲(chǔ)單元100的寫入操作以及抹除操作所需施加的電壓雖已下降，然而所需的電場(chǎng)強(qiáng)度仍維持不變。在快閃存儲(chǔ)單元100寫入操作以及抹除操作的電壓維持不變的情況下，難以在施加電壓減少時(shí)達(dá)到寫入操作以及抹除操作所需的電壓要求。目前，有兩種方式可用以降低快閃存儲(chǔ)單元100寫入操作以及抹除操作的電壓，第一種為降低穿隧氧化層108的厚度，第二種則是增加控制柵114與浮置柵110之間的電容耦合比(Capacitor Coupling Ratio)。由于，穿隧氧化層108的厚度乘上用以寫入/抹除快閃存儲(chǔ)單元100的電場(chǎng)與寫入/抹除快閃存儲(chǔ)單元100的電壓成正比，因此縮減穿隧氧化層108的厚度可降低寫入/抹除快閃存儲(chǔ)單元100的電壓。然而，為了保證快閃存儲(chǔ)單元100的可靠度(Reliability)，穿隧氧化層108的厚度較佳為大于80，更佳為約100，能縮減的空間相當(dāng)小。另一方面，增加控制柵114與浮置柵110之間的電容耦合比可以使得浮置柵110耦合自控制柵114的電壓提高。因此，可以降低快閃存儲(chǔ)單元100的寫入/抹除操作所需施加的電壓。然而，在一般的快閃存儲(chǔ)單元100的制作方法中，提高控制柵114與浮置柵110之間的電容耦合比通常會(huì)導(dǎo)致快閃存儲(chǔ)單元100的尺寸增加，而且導(dǎo)致制作成本的提高。
此外，由于穿隧氧化層108的厚度下降空間有限，因此當(dāng)所施加的電壓減少時(shí)，無法有效控制從源極104經(jīng)信道區(qū)105往漏極106的電子。尤其，器件尺寸持續(xù)微小化使得柵極區(qū)不斷縮小，而隨著柵極區(qū)的縮小使得位于信道區(qū)105下方的較為遠(yuǎn)離柵極的次信道區(qū)(Sub-Channel Area)的漏電流(Leakage Current)情況更為嚴(yán)重。特別是當(dāng)快閃存儲(chǔ)單元100采用源極/漏極式抹除法時(shí)，源極104/漏極106需具有較大的接合(Junction)深度。因此，漏電流的情況會(huì)更加惡化。
上述常見快閃存儲(chǔ)單元結(jié)構(gòu)中，源極與漏極間的漏電流現(xiàn)象日益惡化。而且，無法在不增加單元尺寸以及制作方法成本的情況下，有效提高控制柵與浮置柵之間的耦合電容。
本發(fā)明的另一目的在于提供一種形成于溝道的平面環(huán)繞柵極快閃存儲(chǔ)單元結(jié)構(gòu)，其浮置柵與控制柵除了將位于溝道上方的信道薄膜環(huán)繞住外，還可形成于信道薄膜與溝道底部之間的空間。由于，可利用增加溝道的深度來提高浮置柵與控制柵的疊合面積，而提高浮置柵與控制柵之間的電容耦合比。因此，在不增加快閃存儲(chǔ)單元的尺寸下，即可輕易地獲得較高的浮置柵與控制柵電容耦合比，而使浮置柵獲得較高的耦合電壓，進(jìn)而降低快閃存儲(chǔ)單元的寫入/抹除電壓。
本發(fā)明的再一目的在于提供一種平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，其在信道區(qū)域形成尺寸大于信道的溝道，并在溝道的側(cè)壁旁制作間隙壁(Spacer)后，填入犧牲層(Sacrificial Layer)。接著，在犧牲層上形成信道薄膜后，移除溝道內(nèi)的犧牲層，而使信道薄膜如同獨(dú)木橋(Single-plankBridge)般跨在間隙壁上，并使信道薄膜與溝道底部之間具有一空間。利用控制信道薄膜與溝道底部間的空間的深度，可調(diào)整后續(xù)形成于此空間的浮置柵以及控制柵的疊合面積，從而改善浮置柵與控制柵間的電容耦合比。
根據(jù)以上所述的主要目的，本發(fā)明提供了一種平面環(huán)繞柵極快閃存儲(chǔ)單元的結(jié)構(gòu)，至少包括一基底，此基底上至少包括一隔離區(qū)、一信道區(qū)、以及一溝道位于隔離區(qū)上，其中上述的隔離區(qū)的尺寸大于信道區(qū)的尺寸，隔離區(qū)涵蓋住全部的信道區(qū)；一源極以及一漏極分別位于上述的信道區(qū)的兩側(cè)；多個(gè)間隙壁位于上述的溝道的側(cè)壁旁以及隔離區(qū)上；一結(jié)晶半導(dǎo)體薄膜位在上述之間隙壁的一部分上，且此結(jié)晶半導(dǎo)體薄膜分別與源極以及漏極連接；一氧化層環(huán)繞在上述的結(jié)晶半導(dǎo)體薄膜旁并將此結(jié)晶半導(dǎo)體薄膜包覆住；一浮置柵，其中此浮置柵的一部分環(huán)繞在上述的氧化層旁并將氧化層包覆住，且此浮置柵的另一部分覆蓋在上述之間隙壁、隔離區(qū)、以及溝道上，而此浮置柵的材料為復(fù)晶硅；一介電層，其中此介電層的一部分環(huán)繞在結(jié)晶半導(dǎo)體薄膜外的浮置柵旁并將此部分的浮置柵包覆住，且此介電層的另一部分則覆蓋在另一部分的浮置柵上；以及一控制柵，其中此控制柵環(huán)繞在結(jié)晶半導(dǎo)體薄膜外的介電層旁并將此部分的介電層包覆住，且此控制柵并覆蓋在介電層的另一部分上，而此控制柵的材料為復(fù)晶硅。
根據(jù)以上所述的再一目的，本發(fā)明還提供了一種平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，至少包括提供一基底，且此基底上至少包括一隔離區(qū)以及一信道區(qū)，其中上述的隔離區(qū)的尺寸大于信道區(qū)的尺寸，而且此隔離區(qū)涵蓋住全部的信道區(qū)，而此隔離區(qū)中充填有一絕緣材料；移除位于隔離區(qū)中的絕緣材料的一部分，從而在此隔離區(qū)上形成一溝道位于上述的基底中；形成多個(gè)間隙壁位于溝道中，并且位于溝道的側(cè)壁旁；形成一犧牲層覆蓋隔離區(qū)、溝道、以及間隙壁，且此犧牲層填滿溝道，其中間隙壁的材料與犧牲層的材料為選自不同的介電材料；形成一非晶硅(Amorphous)半導(dǎo)體層覆蓋在上述的基底、間隙壁、以及犧牲層上；進(jìn)行一再結(jié)晶(Recrystallization)步驟，從而使得位于上述的隔離區(qū)上的非晶硅半導(dǎo)體層形成一結(jié)晶半導(dǎo)體薄膜，并使得覆蓋在基底上的非晶硅半導(dǎo)體層與基底結(jié)合在一起，其中此再結(jié)晶步驟的溫度介于約500℃至約600℃之間，且此再結(jié)晶步驟進(jìn)行的時(shí)間介于約0.5小時(shí)至約6小時(shí)之間；移除部分的結(jié)晶半導(dǎo)體薄膜，而僅留下位于信道區(qū)上的另一部分的結(jié)晶半導(dǎo)體薄膜，并暴露出間隙壁的一部分以及犧牲層的一部分；移除上述的犧牲層，并暴露出溝道的底部，從而使得上述的結(jié)晶半導(dǎo)體薄膜的另一部分、間隙壁、以及溝道的底部之間構(gòu)成一中空區(qū)域，并使得結(jié)晶半導(dǎo)體薄膜的另一部分與溝道之間形成多個(gè)狹縫；形成一氧化層覆蓋結(jié)晶半導(dǎo)體薄膜殘留的部分，其中此氧化層為穿隧氧化層；形成一浮置柵覆蓋上述的氧化層、中空區(qū)域的一側(cè)壁、以及中空區(qū)域的一底部，其中此浮置柵的材料為復(fù)晶硅；形成一介電層覆蓋浮置柵，其中此介電層為氧化硅/氮化硅/氧化硅(ONO)所構(gòu)成的堆棧結(jié)構(gòu)；以及形成一控制柵覆蓋介電層，而此控制柵的材料為復(fù)晶硅。其中，本發(fā)明的平面環(huán)繞柵極快閃存儲(chǔ)單元的源極以及漏極可在上述的非晶硅半導(dǎo)體層形成前，或者是在控制柵形成后，利用例如離子植入的方式，將離子置入信道區(qū)兩旁的基底中而形成。
目前，半導(dǎo)體器件的隔離區(qū)202通常系采用淺溝道隔離(Shallow TrenchIsolation；STI)制作方法來制作，其先在基底200上形成溝道狀開口，再在此溝道狀開口中填入絕緣材料而形成。在本發(fā)明中，隔離區(qū)202的尺寸大于信道區(qū)204的尺寸，如圖3所示。接著，利用例如蝕刻的方式去除部分的絕緣材料，而在隔離區(qū)202上形成較淺的溝道206，如圖2所示。
請(qǐng)參照?qǐng)D4，當(dāng)溝道206形成后，先沉積一層介電薄膜(僅繪示間隙壁214的部分)覆蓋在基底200、隔離區(qū)202、以及溝道206上。再利用例如非等向性(Anisotropic)蝕刻的方式蝕刻此介電薄膜，從而在隔離區(qū)202上的溝道206的側(cè)壁旁形成間隙壁214。其中，間隙壁214的材料可例如為氧化硅以及氮化硅(Si3N4)等，且間隙壁214可用以隔離后續(xù)形成的柵極與源極218以及漏極220(見圖5)。此時(shí)，形成犧牲層216覆蓋在基底200、間隙壁214、以及隔離區(qū)202上，并填滿溝道206。其中，犧牲層216的材質(zhì)為介電材料，例如氮化硅以及氧化硅等。然而，犧牲層216的材料需不同于間隙壁214的材料，以在后續(xù)去除犧牲層216時(shí)不致對(duì)間隙壁214造成損害。此外，犧牲層216的化學(xué)機(jī)械研磨率(Chemical Mechanical Polishing Rate；CMP Rate)近似于基底200的化學(xué)機(jī)械研磨率，且犧牲層216與基底200以及隔離區(qū)202之間具有高蝕刻選擇比(Selectivity)。再利用例如化學(xué)機(jī)械研磨的方式進(jìn)行犧牲層216的平坦化，從而將位于基底200上的犧牲層216去除，而留下溝道206中的犧牲層216。然后，利用例如離子植入法將離子摻雜至基底200上的源極區(qū)208以及漏極區(qū)210，而在信道區(qū)204的兩旁形成源極218以及漏極220，如圖5所示。其中，當(dāng)所形成的源極218與漏極220為N+型時(shí)，快閃存儲(chǔ)單元為N型，而當(dāng)所形成的源極218與漏極220為P+型時(shí)，則快閃存儲(chǔ)單元為P型。此外，源極218與漏極220亦可在快閃存儲(chǔ)單元的控制柵極結(jié)構(gòu)完成后，再利用離子植入等方式來植布。
請(qǐng)同時(shí)參照?qǐng)D6以及圖7，其中圖7為圖6的結(jié)構(gòu)的俯視圖。先沉積一層非晶硅半導(dǎo)體薄膜(未繪示)覆蓋在基底200、源極218、漏極220、犧牲層216、以及間隙壁214上。再利用例如固態(tài)磊晶(Solid Phase Epitaxy)技術(shù)對(duì)此非晶硅半導(dǎo)體薄膜進(jìn)行再結(jié)晶步驟，從而使得此非晶硅半導(dǎo)體薄膜結(jié)晶形成單晶硅半導(dǎo)體薄膜。其中，進(jìn)行非晶硅半導(dǎo)體薄膜的再結(jié)晶步驟系將溫度控制在介于約500℃至約600℃下，進(jìn)行約0.5小時(shí)至約6小時(shí)。由于，位于基底200、源極218、以及漏極220上的非晶硅半導(dǎo)體薄膜經(jīng)再結(jié)晶步驟后會(huì)順著基底200、源極218、以及漏極220原來的晶格方向成長(zhǎng)，而與基底200、源極218、以及漏極220結(jié)合在一起。因此，僅在隔離區(qū)202的犧牲層216以及間隙壁214上形成結(jié)晶半導(dǎo)體薄膜222。此時(shí)，進(jìn)行結(jié)晶半導(dǎo)體薄膜222的摻雜，而將N型摻質(zhì)(對(duì)P型快閃存儲(chǔ)單元)或P型摻質(zhì)(對(duì)N型快閃存儲(chǔ)單元)植入結(jié)晶半導(dǎo)體薄膜222中。然而，此摻雜步驟亦可在非晶硅半導(dǎo)體層沉積時(shí)，臨場(chǎng)(In-situ)同時(shí)進(jìn)行。結(jié)晶半導(dǎo)體薄膜222分別與源極218以及漏極220接合，可用以作為本發(fā)明的快閃存儲(chǔ)單元的信道。接著，去除器件區(qū)212外的結(jié)晶半導(dǎo)體薄膜222，并約暴露出部分之間隙壁214以及部分的犧牲層216，如圖7所示。請(qǐng)同時(shí)參照?qǐng)D8以及圖9，圖9繪示沿著圖8的I-I剖面線所獲得的剖面圖。此時(shí)，便可從犧牲層216所暴露的部分進(jìn)行蝕刻，從而將其余的犧牲層216移除，而暴露出溝道206的底部。于是，在結(jié)晶半導(dǎo)體薄膜222、間隙壁214、以及溝道206的底部之間形成中空區(qū)域224，如圖9所示。而且，結(jié)晶半導(dǎo)體薄膜222與溝道206之間形成多個(gè)狹縫226，如圖8圖所示。
接著，請(qǐng)一并參照?qǐng)D10、圖11、以及圖12，其中圖11為沿著圖10的II-II剖面線所獲得的剖面圖，而圖12則是沿著圖10的III-III剖面線所獲得的剖面圖。先形成氧化層228包覆環(huán)繞著結(jié)晶半導(dǎo)體薄膜222，并覆蓋基底200，其中環(huán)繞著結(jié)晶半導(dǎo)體薄膜222的氧化層228是用以作為本發(fā)明的快閃存儲(chǔ)單元的穿隧氧化層，而氧化層228的厚度較佳是大于80，更佳是約100，以確保器件的可靠度。再沉積浮置柵230的材料，例如復(fù)晶硅以及非晶硅，包覆環(huán)繞住氧化層228，并覆蓋中空區(qū)域224的底部以及中空區(qū)域224的側(cè)壁。利用例如等向性蝕刻的方式將溝道206外的浮置柵230材料以及氧化層228去除，而形成如圖11與圖12所示的結(jié)構(gòu)。為了使后續(xù)的材料層能順利的形成，狹縫226不能被完全掩蓋或填滿，如圖10與圖12所示。
請(qǐng)同時(shí)參照?qǐng)D13至圖15，其中圖14是繪示沿著圖13的IV-IV剖面線所獲得的剖面圖，而圖15則是繪示沿著圖13的V-V剖面線所獲得的剖面圖。在完成浮置柵230后，先沉積介電層232環(huán)繞包覆浮置柵230(包括位于溝道206內(nèi)的浮置柵230)以及基底200，其中介電層232可例如為內(nèi)復(fù)晶硅介電層，且介電層232可例如為由氧化硅/氮化硅/氧化硅(ONO)所構(gòu)成的堆棧材料層，以提供較佳的阻絕能力，來避免浮置柵230中的電荷經(jīng)由介電層232逃脫進(jìn)入控制柵234。再沉積控制柵234的材料，例如非晶硅以及復(fù)晶硅，環(huán)繞并包覆住介電層232，包括位于溝道206內(nèi)的介電層232。然后，將控制柵234的圖案成形，而完成本發(fā)明的平面環(huán)繞柵極快閃存儲(chǔ)單元的結(jié)構(gòu)，如圖14與圖15所示。
本發(fā)明的浮置柵230與控制柵234的疊合面積可利用變化結(jié)晶半導(dǎo)體薄膜222與溝道206底部間的中空區(qū)域224的深度，來加以調(diào)整。并且，藉此改善浮置柵230與控制柵234之間的電容耦合比。
本發(fā)明的平面環(huán)繞柵極快閃存儲(chǔ)單元的數(shù)據(jù)寫入操作可采用例如信道熱電子注入(CHEI)的方式。進(jìn)行數(shù)據(jù)寫入操作系將源極218接地或使其電壓為0伏特，且將漏極220的電壓設(shè)定在約為3伏特，并同時(shí)將控制柵234接高電壓，例如約12伏特。由于，源極218內(nèi)的電子受到源極218與漏極220的電壓差的驅(qū)動(dòng)，使其經(jīng)由信道，即結(jié)晶半導(dǎo)體薄膜222，向漏極220移動(dòng)。電子在結(jié)晶半導(dǎo)體薄膜222中行進(jìn)的同時(shí)，受到高信道電場(chǎng)加速而能量升高。特別在鄰近漏極220時(shí)，電子的能量將大量增加，而產(chǎn)生熱電子效應(yīng)。利用熱電子效應(yīng)使得部分的電子具有足以越過氧化層228的能障的能量，再加上控制柵234的高電壓的吸引，驅(qū)使電子穿過氧化層228注入浮置柵230中，而完成數(shù)據(jù)的寫入。
本發(fā)明的平面環(huán)繞柵極快閃存儲(chǔ)單元的數(shù)據(jù)抹除操作，可采用例如FN穿隧效應(yīng)的源極/漏極式抹除法來進(jìn)行。使控制柵234接地或?qū)ζ涫┘迂?fù)電壓，并對(duì)源極218、漏極220、或者同時(shí)對(duì)源極218與漏極220施加高電壓，例如約12伏特。利用源極218及/或漏極220的高電壓，吸引位于浮置柵230內(nèi)的電子，使這些電子穿過氧化層228經(jīng)結(jié)晶半導(dǎo)體薄膜222進(jìn)入源極218及/或漏極220，便完成了數(shù)據(jù)的抹除。
本發(fā)明的一優(yōu)點(diǎn)就是因?yàn)楸景l(fā)明的平面環(huán)繞柵極快閃存儲(chǔ)單元結(jié)構(gòu)的信道為結(jié)晶半導(dǎo)體薄膜，并受到浮置柵以及控制柵的包覆環(huán)繞。因此，不但可避免短信道效應(yīng)，更可有效改善源極與漏極間的漏電流，且電流可同時(shí)在信道的兩側(cè)導(dǎo)通，而提高存儲(chǔ)單元的開啟狀態(tài)的電流。
本發(fā)明的另一優(yōu)點(diǎn)就是可在不增加快閃存儲(chǔ)單元的尺寸下，僅僅利用增加溝道的深度，便可使浮置柵與控制柵的疊合面積變大。因此，可提高浮置柵與控制柵之間的電容耦合比，而達(dá)到降低快閃存儲(chǔ)單元的寫入/抹除電壓的目的如熟悉此技術(shù)的人員所了解的，以上僅為本發(fā)明的較佳實(shí)施例而已，并非用以限定本發(fā)明；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在權(quán)利要求內(nèi)。
權(quán)利要求
1.一種平面環(huán)繞柵極快閃存儲(chǔ)單元的結(jié)構(gòu)，其特征在于，所述結(jié)構(gòu)至少包括一基底，且所述基底上至少包括一隔離區(qū)、一信道區(qū)、一溝道位于所述隔離區(qū)上、以及一源極與一漏極分別位于所述信道區(qū)的兩側(cè)，所述隔離區(qū)的一尺寸大于所述信道區(qū)的一尺寸，且所述隔離區(qū)涵蓋住全部的所述信道區(qū)；多個(gè)間隙壁位于所述溝道的側(cè)壁旁；一結(jié)晶半導(dǎo)體薄膜位于所述溝道的一部分上，且所述結(jié)晶半導(dǎo)體薄膜的兩側(cè)分別與所述源極以及所述漏極連接；一氧化層；一浮置柵；一介電層；以及一控制柵，所述結(jié)晶半導(dǎo)體薄膜依序被所述氧化層、所述浮置柵的一部分、所述介電層的一部分、以及所述控制柵所環(huán)繞并包覆，且所述溝道以及所述些間隙壁依序被所述浮置柵的另一部分、所述介電層的另一部分、以及所述控制柵所覆蓋。
2.如權(quán)利要求1所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的結(jié)構(gòu)，其特征在于，所述些間隙壁的材料為一介電材料。
3.如權(quán)利要求1所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的結(jié)構(gòu)，其特征在于，所述結(jié)晶半導(dǎo)體薄膜為所述平面環(huán)繞柵極快閃存儲(chǔ)單元的一信道。
4.如權(quán)利要求1所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的結(jié)構(gòu)，其特征在于，所述氧化層為一穿隧氧化層。
5.如權(quán)利要求1所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的結(jié)構(gòu)，其特征在于，所述浮置柵的材料以及所述控制柵的材料為復(fù)晶硅。
6.一種平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，其特征在于，所述方法至少包括提供一基底，且所述基底上至少包括一隔離區(qū)以及一信道區(qū)，所述隔離區(qū)的一尺寸大于所述信道區(qū)的一尺寸，且所述隔離區(qū)涵蓋住全部的所述信道區(qū)，而所述隔離區(qū)中充填有一絕緣材料；移除所述隔離區(qū)的所述絕緣材料的一部分，從而在所述隔離區(qū)上形成一溝道位于所述基底中；形成多個(gè)間隙壁位于所述溝道中且位于所述溝道的一側(cè)壁旁；形成一犧牲層(Sacrificial Layer)覆蓋所述隔離區(qū)、所述溝道、以及所述些間隙壁，且所述犧牲層填滿所述溝道；形成一非晶硅半導(dǎo)體層覆蓋在所述基底、所述些間隙壁、以及所述犧牲層上；進(jìn)行一再結(jié)晶步驟，從而使得覆蓋在所述基底上的所述非晶硅半導(dǎo)體層與所述基底結(jié)合在一起，并使得位于所述隔離區(qū)上的所述非晶硅半導(dǎo)體層形成一結(jié)晶半導(dǎo)體薄膜；移除部分的所述結(jié)晶半導(dǎo)體薄膜，而僅留下位于所述信道區(qū)上的另一部分的所述結(jié)晶半導(dǎo)體薄膜，并暴露出所述些間隙壁的一部分以及所述犧牲層的一部分；移除所述犧牲層，并暴露出所述溝道的一底部，從而使得所述結(jié)晶半導(dǎo)體薄膜的所述另一部分、所述些間隙壁、以及所述溝道的所述底部之間構(gòu)成一中空區(qū)域，并使得所述結(jié)晶半導(dǎo)體薄膜的所述另一部分與所述溝道之間形成多個(gè)狹縫；形成一氧化層覆蓋所述結(jié)晶半導(dǎo)體薄膜的所述另一部分；形成一浮置柵覆蓋所述氧化層、所述中空區(qū)域的一側(cè)壁、以及所述中空區(qū)域的一底部；形成一介電層覆蓋所述浮置柵；以及形成一控制柵覆蓋所述介電層。
7.如權(quán)利要求6所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，其特征在于，形成所述非晶硅半導(dǎo)體層的步驟前，還至少包括形成一源極以及一漏極于所述基底中，且所述源極以及所述漏極系分別位于所述信道區(qū)的兩側(cè)。
8.如權(quán)利要求6所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，其特征在于，形成所述控制柵的步驟后，還至少包括形成一源極以及一漏極于所述基底中，且所述源極以及所述漏極系分別位于所述信道區(qū)的兩側(cè)。
9.如權(quán)利要求6所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，其特征在于，所述些間隙壁為一介電材料，且所述犧牲層為另一介電材料。
10.如權(quán)利要求6所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，其特征在于，所述犧牲層與所述基底以及所述隔離區(qū)中的所述絕緣材料之間具有高蝕刻選擇比(Etching Selectivity)，且所述犧牲層的化學(xué)機(jī)械研磨率(CMPRate)近似于所述基底的化學(xué)機(jī)械研磨率。
11.如權(quán)利要求6所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，其特征在于，進(jìn)行所述再結(jié)晶步驟的一溫度介于約500℃至約600℃之間，且所述再結(jié)晶步驟的一時(shí)間介于約0.5小時(shí)至約6小時(shí)之間。
12.如權(quán)利要求6所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，其特征在于，所述結(jié)晶半導(dǎo)體薄膜的所述另一部分為所述平面環(huán)繞柵極快閃存儲(chǔ)單元的一信道。
13.如權(quán)利要求6所述的平面環(huán)繞柵極快閃存儲(chǔ)單元的制造方法，其特征在于，所述介電層為一內(nèi)復(fù)晶硅介電層，且所述介電層為一氧化硅/氮化硅/氧化硅(ONO)堆棧結(jié)構(gòu)。
全文摘要
本發(fā)明公開一種平面環(huán)繞柵極快閃存儲(chǔ)單元(Horizontal Surrounding Gate Flash Memory Cell)的結(jié)構(gòu)及其制造方法。本發(fā)明的平面環(huán)繞柵極快閃存儲(chǔ)單元系位于隔離區(qū)的溝道中，其信道區(qū)域?yàn)榘雽?dǎo)體薄膜所構(gòu)成并依序由穿隧氧化層(Tunneling Oxide Layer)、浮置柵(Floating Gate)、以及控制柵(Control Gate)所包覆環(huán)繞，而且浮置柵以及控制柵亦同時(shí)形成于信道區(qū)域下方的溝道內(nèi)。因此，信道漏電流(Leakage Current)的情況可獲得改善，且源極(Source)/漏極(Drain)的接合(Junction)深度亦不會(huì)造成短信道效應(yīng)。此外，控制柵與浮置柵之間的耦合電容(Coupling Capacitor)可輕易地利用增加溝道深度予以提高。
文檔編號(hào)H01L21/70GK1447439SQ02107869
公開日2003年10月8日 申請(qǐng)日期2002年3月25日 優(yōu)先權(quán)日2002年3月25日
發(fā)明者張文岳 申請(qǐng)人:華邦電子股份有限公司