專利名稱：半導體二極管的制作方法
技術領域：
本發(fā)明涉及集成電路，尤其涉及一種可消除漏電流且降低寄生電阻的肖特基二極管。
背景技術：
集成電路(IC)技術日新月異，不斷地在進步，例如，縮小元件尺寸以減
少制造工藝成本，提高元件密度，加快處理速度，但除了縮小元件尺寸外，
也需增加IC元件的效能。IC元件屬于一種肖特基勢壘二極管(Schottky barrierdiode)，肖特基勢壘二極管包括一接觸半導體材料表面的金屬。肖特基二極管具有非常低的順向偏壓壓降(forward voltage drop),可快速地改變元件的速度，且常應用于射頻元件。然而，傳統(tǒng)的肖特基二極管具有漏電流及寄生電阻過大等缺點。
因此，半導體業(yè)界亟需一種可消除漏電流及降低寄生電阻的新穎半導體元件。

發(fā)明內容
為克服現(xiàn)有技術缺陷，本發(fā)明提供一種一半導體二極管，包括 一半導體基板； 一半導體層，于該基板上，其中該半導體層包括一第一雜質及一具有肖特基區(qū)的第一阱；以及一多晶硅元件，設置于該半導體層上，并鄰接至該具有肖特基區(qū)的第一阱。
本發(fā)明另提供一種半導體二極管，包括 一半導體基板； 一半導體層，于該半導體基板之上，其中該半導體層包括一第一雜質及一具有肖特基的第一阱；以及一電阻保護區(qū)，設置于該半導體層之上，并鄰接至該具有肖特基區(qū)的第一阱。
本發(fā)明還提供一種一半導體二極管陣列，包括多個半導體二極管，其中該半導體二極管包括 一半導體基板； 一半導體層，于該半導體基板之上，該半導體層包括一第一雜質、 一具有肖特基區(qū)的第一阱、以及一具有第二雜質的第二阱，其中一第一接點耦接至該具有肖特基區(qū)的第一阱，以及一第二接點耦接至該第二阱；以及一多晶硅元件，設置于該第一阱及第二阱之間，
其中一第三接點耦接至該多晶硅元件。
通過本發(fā)明的半導體二極管可改善肖特基勢壘界面，減少漏電流，并降低寄生電阻。
為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特
舉較佳實施例，并配合所附圖示，作詳細說明如下


圖1為本發(fā)明一實施例的半導體二極管的剖面圖，其可消除漏電流且降低寄生電阻。
圖2為本發(fā)明一實施例的半導體二極管的圖示，其可消除漏電流且降低寄生電阻。
圖3為本發(fā)明一實施例的半導體二極管的簡單/電路圖示，其可作為一變容。
圖4為本發(fā)明一實施例的半導體二極管的簡單/電路圖示，其可作為一變容。
圖5為本發(fā)明一實施例的半導體二極管的上視圖，其可消除漏電流且降低寄生電阻。
圖6為本發(fā)明一實施例的半導體二極管的剖面圖，其可消除漏電流且降低寄生電阻。
圖7為本發(fā)明一實施例的半導體二極管圖示，其可消除漏電流且降低寄生電阻。
其中，附圖標記說明如下-
300 半導體二極管；
302 半導體基板；
304 第一半導體層；
306 第二半導體層；
308 第一阱；310 第二阱；
312 第一部分；
314 第二部分；
316 第一接點；
318 第二接點；
320 多晶硅元件；
322 第三接點；
400 半導體二極管；
402 半導體基板；
404 第一半導體層；
406 第二半導體層；
408 第一阱；
410 第二阱；
412 第一接點；
414 第二接點；
416 電阻保護氧化區(qū)。
具體實施例方式
圖1至圖7顯示本發(fā)明的半導體二極管300、 400，其可消除漏電流并降
低寄生電阻。應注意的是，在實際應用時，本領域普通技術人員可依不同的
需求增加或修改半導體二極管300、 400的結構，且以下所述的元件可視不同情況被取代或去除。本發(fā)明的半導體二極管300、 400可有效地消除漏電流及降低寄生電阻。
參照圖1及圖2，半導體二極管300包括半導體基板302，第一半導體層304，第二半導體層306，第一阱308，第二阱310，第二阱包括第一部分312及第二部分314，第一接點316，至少一第二接點318，多晶硅元件320，以及至少一第三接點322。圖2為半導體300的剖面/電路圖。第一阱308為一肖特基勢壘二極管(Schottky barrier diode;以下簡稱SBD)。電阻Rs表示SBD所產(chǎn)生的寄生電阻。
半導體基板302可為一元素半導體，包括結晶、多晶或非晶結構的硅或
6鍺；半導體化合物，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、及銻
化銦；或為一合金半導體，包括SiGe、 GaAsP、 AlInAs、 AlGaAs、 GalnAs、GalnP及GalnAsP;或為其他任何適合的材料，或上述的組合。在一實施例中，合金半導體可具有一梯度SiGe， Si及Ge的組成比例隨著位置改變，在一位置具則有一組成比例而另一位置具有另一組成比例。在另一實施例中，合金SiGe形成于硅基板之上。在另一實施例中，SiGe基板為一應變基板。此外，半導體基板可為一半導體上絕緣層，例如硅上絕緣層(SOI)，或薄膜晶體管(TFT)。在一些例子中，半導體基板可包括一摻雜外延層或埋藏層。在其他例子中，化合物半導體基板可具有多層結構，或此硅基板可包括一多層化合物半導體結構。
半導體基板302可以p型或n型雜質進行一深摻雜或輕摻雜。例如，半導體基板302可摻雜p型雜質，如硼或BF2。此外，半導體基板302也可摻雜n型雜質，如磷或砷。在本發(fā)明的實施例中，半導體基板302摻雜一 p型雜質。
半導體層304、 306以p型或n型雜質進行一深摻雜或輕摻雜。半導體層304、 306可包括各種不同的摻雜輪廓和/或導電型態(tài)，且可摻雜類似或不同的導電型態(tài)。第一半導體層304及第二半導體層306可以任何適當?shù)闹圃旃に囆纬?，例如，外延成長、離子注入及任何適當?shù)某绦?，或上述的組合。在本發(fā)明的一實施例中，第一半導體層304為一n型深摻雜層(DNW)，且第二半導體層306為一n型摻雜層。此外，半導體層304、 306也可摻雜p型雜質，如，第一半導體層304為一深摻雜p型層，而第二半導體層306為一p型摻雜層。應注意的是，任何形成于半導體基板302中的摻雜輪廓和/或導電型態(tài)同樣也可形成于第一半導體層304及第二半導體層306。
第二半導體層306還包括第一阱308及第二阱310，第二阱包括第一部分312及第二部分314。第一阱308及第二阱310為摻雜區(qū)，其可包括各種不同的摻雜輪廓和/或導電型態(tài)，且第二半導體層306、第一半導體層304和/或半導體基板302可彼此摻雜類似或不同的導電型態(tài)。
第一阱308包括一肖特基區(qū)(Schottky region)。在傳統(tǒng)的CMOS的制造工藝中，肖特基區(qū)通常以一標準壓閾值(Standard Voltage Threshold, SVT)雜質形成，例如，硅化物層于n阱表面上。在本發(fā)明的一實施例中，為了形成一較
7佳的肖特基勢壘接面，此肖特基區(qū)可利用注入一n型輕雜質來形成。此輕n型雜質可取代傳統(tǒng)的SVT雜質。輕n型雜質包括一 n型低壓閾值(low voltagethreshold, LVT)雜質和/或，一 n型非壓閾值(non-voltage threshold, non-VT)雜質。在另一實施例中，肖特基區(qū)可包括一輕p型濃度，p型LVT雜質，p型非VT雜質，p型或n型的高壓閥雜質；p型或n型的標準壓閥雜質，任何適合的雜質和/或上述的組合。此外，應注意的是，此肖特基區(qū)可以任何適合的制造工藝形成。在另一實施例中，半導體二極管300可包括多個第一阱308。
第二阱310包括第一部分312及第二部分314。在本發(fā)明的一實施例中，半導體二極管300包括二個第二阱。在另一實施例中，半導體二極管300可僅包括一個第二阱310或多個第二阱310。第一部分312及第二部分314可深摻雜或輕摻雜n型或p型雜質以形成于半導體層306。在另一實施例中，部分312、 314可為p阱結構、n阱結構、雙阱結構或浮層(raised)結構并接直形成于半導體層306上。部分312、 314可以任何適合的制造工藝形成，例如，離子摻雜和/或快速熱制造工藝(RPT)以活化摻雜區(qū)。部分312、 314可包括各種的摻雜輪廓，且可通過多次的離子注入來形成，例如，輕摻雜漏極注入程序及源/漏極注入程序。在一實施例中，第一部分312為一輕摻雜漏極，第二部分314為一深摻雜漏極，且部分312、 314可注入相同的雜質。在另一實施例中，可僅具有第一部分312，或第二部分314。
第一阱308及第二阱310還包括耦接至多個接點。第一接點316耦接至第一阱308，且第二阱310耦接至第二接點。半導體二極管300可包括多個笫一接點及第二接點。第一接點316及第二接點318可還包括一高壓端點、低壓端點、浮接端點，或被其他電壓偏壓的端點。在本發(fā)明的一實施例中，第一接點316包括一高壓端點，且第二接點318包括多個低壓端點。
一般來說，傳統(tǒng)的SBD具有一淺構漕隔離(STI)設置于肖特基區(qū)的各側邊，其具有一圍繞STI邊角區(qū)的高漏電流，以及過高的寄生電壓。在半導體二極管300中，以多晶硅元件320取代傳統(tǒng)SBD的STI。多晶硅元件320位于第一阱308及第二阱310之間。在本發(fā)明的一實施例中，半導體二極管300包括二個多晶硅元件320，其位于第二阱310及第一阱308之間。在一實施例中，半導體二極管300包括二個多晶硅元件320設置于各第二阱310及第一阱308的各側邊。在另一實施例中，半導體二極管300可僅包括一多晶硅元件320，或多個多晶硅元件320。以多晶硅元件320取代STI，可在第一接點316及第二接點318之間的半導體層306中建立一通路，而不是一中間的非導電區(qū)。
多晶硅元件320可包括一或多個不同的層。多晶硅元件可以介電層及電極構成。介電層可為一適當?shù)慕殡姴牧?，或可具有多個介電材料的多層結構。介電材料可具有較高的完整性(integrity)及較低的漏電流。介電材料包括氧化硅、氮化硅、氮氧化硅及其他任何高介電常數(shù)的介電材料。高介電常數(shù)材料可包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(Hf02-A1203)合金或上述的組合。在一實施例中，介電材料可在相同或不同的摻雜程序中摻雜多晶硅。電極可包括多晶硅、含硅材料、含鍺材料、金屬，如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷或其他適合的導電材料，及上述的組合。此外，電極及介電層可包括導電材料，且可具有多層結構。導電材料可包括多晶硅、poly-SiGe、金屬、金屬硅化物、金屬氮化物、金屬氧化物或上述的組合。多晶硅元件320可還包括多個間隙壁。間隙壁可包括一介電材料，如氮化硅、氧化硅、碳化硅、氮氧化硅、其他適合的材料，和/或上述的組合。
多晶硅元件320還可耦接至第三接點322，第三接點322可為一高壓端點、低壓端點、浮接端點，或被其他電壓偏壓的端點。在一實施例中，第三接點322包括浮接端點或被其他電壓偏壓的端點。通過改變第三端點322的偏壓電壓來控制寄生電阻。
參照圖3及圖4,半導體二極管300的多晶硅元件320可作為一變容(varactor)。圖3顯示多晶硅元件320作為變容的一實施例的簡單/電路圖示。SBD,即第一阱308，耦接至第一接點316，其包括一高壓端點。第二阱310耦接至第二接點318，其包括多個低壓端點。多晶硅320電耦接至第一接點316(高壓端點)。其可使SBD與多晶硅元件320有效地并聯(lián)，使SBD的電容隨著電壓改變。SBD的可變電容可視為一電容CvAR，及電阻Rs可視為一寄生電阻。圖4顯示多晶硅元件320作為變容的另一實施例的簡單/電路圖示。SBD耦接至第一接點316，其包括一高壓端點。多晶硅元件320耦接至第三接點322，其包括多個低壓端點，以電性隔離半導體元件300的第二阱310/第二接點318與多晶硅元件320。其可使SBD與多晶硅元件320有效地串聯(lián)，使SBD的電容(以電容CvAR表示)隨著電壓改變。圖5顯示多個半導體二極管300共同排列成一半導體二極管陣列的俯視圖。在本發(fā)明的一實施例中，第一接點316包括高壓端點，且第二接點318包括低壓端點。多個具有高及低壓端點的半導體二極管300互相排列使多晶硅元件320位于高壓端點及低壓端點之間(例如，位于第一阱308及第二阱310之間)。此部分以環(huán)狀圓點標示，其為半導體二極管陣列的一部分。此部分包括5個相互排列的半導體二極管。D表示多晶硅元件320的寬度，L及W表示每個多晶硅元件320之間的長度/寬度。圖5中所示的半導體二極管陣列提供一良好的排列，其使寄生電阻及元件體積縮減至最小，可應用于高
參照圖6和圖7，半導體二極管400包括半導體基板402，第一半導體層404,第二半導體層406，第一阱408，第二阱410，第一接點412，第二接點414,以及一電阻保護氧化區(qū)416。圖7顯示半導體二極管400的簡單/電路圖示。第一阱408以SBD表示。電阻Rs表示SBD所產(chǎn)生的寄生電阻。
半導體基板402可包括一元素半導體，包括，結晶、多晶或非晶結構的硅或鍺，其可具有；半導體化合物，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、及銻化銦；或為一合金半導體，包括SiGe、 GaAsP、 AlInAs、 AlGaAs、GalnAs、 GalnP及GalnAsP;或為其他任何適合的材料，或上述的組合。在一實施例中，合金半導體可具有一梯度SiGe， Si及Ge的組成比例隨著位置改變，在一位置具有一組成比例而另一位置具有另一組成比例。在另一實施例中，合金SiGe形成于硅基板之上。在另一實施例中，SiGe基板為一應變基板。此外，半導體基板可為一半導體上絕緣層，例如硅上絕緣層(SOI)，或薄膜晶體管(TFT)。在一些例子中，半導體基板可包括一摻雜外延層或一埋藏層。在其他例子中，化合物半導體基板可具有多層結構，或此硅基板可包括一多層化合物半導體結構。
半導體基板402可以p型或n型雜質進行一深摻雜或輕摻雜。例如，半導體基板402可摻雜p型雜質，如硼或BF2。此外，半導體基板402也可慘雜n型雜質，如磷或砷。在本發(fā)明的實施例中，半導體基板402摻雜一 p型雜質。
第一半導體層404形成于半導體基板402之上，且第二半導體層406形成于第一半導體層404之上。半導體層404、 406以p型或n型雜質進行一深摻雜或輕摻雜。半導體層404、 406可包括各種不同的摻雜輪廓和/或導電型態(tài)，且可摻雜類似或不同的導電型態(tài)。第一半導體層404及第二半導體層406可以任何適當?shù)闹圃旃に囆纬桑?，外延成長、離子注入及任何適當?shù)牡某绦?，或上述的組合。在本發(fā)明的一實施例中，第一半導體層404為一n型深摻雜層(DNW)，且第二半導體層406為一n型摻雜層。此外，半導體層404、 406也可摻雜p型雜質，如第一半導體層404為一p型深摻雜層，而第二半導體層406為一 p型摻雜層。應注意的是，任何形成于半導體基板402中的摻雜輪廓和/或導電型態(tài)同樣也可形成于第一半導體層404及第二半導體層406。
第二半導體層406還包括第一阱408及第二阱410，第一阱408及第二阱410為摻雜區(qū)，其可包括各種不同的摻雜輪廓和/或導電型態(tài)，且第二半導體層406、第一半導體層404和/或半導體基板402可彼此摻雜類似或不同的導電型態(tài)。
第一阱408包括一肖特基區(qū)(Schottky region)。在傳統(tǒng)的CMOS的制造工藝中，肖特基區(qū)通常一以標準壓閾值(Standard Voltage Threshold, SVT)雜質來形成，例如硅化物層于n阱表面上。在本發(fā)明的一實施例中，為了形成一較佳的肖特基勢壘接面，此肖特基區(qū)可利用注入一輕n型雜質來形成。此輕n型雜質可取代傳統(tǒng)的SVT雜質。輕n型雜質包括一 n型低壓閾值(low voltagethreshold, LVT)雜質和/或，一 n型非壓閾值(non-voltage threshold, non-VT)雜質。在另一實施例中，肖特基區(qū)可包括一輕p型濃度，p型LVT雜質，p型非VT雜質，p型或n型高壓閥雜質，p型或n型標準壓閥雜質，任何適合的雜質和/或上述的組合。此外，應注意的是，此肖特基區(qū)可以任何適合的制造工藝形成。在另一實施例中，半導體二極管400可包括多個第一阱408。
半導體元件400包括二個第二阱410。在本發(fā)明的一實施例中，半導體二極管400可僅包括一第二阱410或多個第二阱410。第二阱410可深或輕摻雜n型或p型雜質以形成于半導體層406。在另一實施例中，第二阱410可以p阱結構、n阱結構、雙阱結構或浮層結構直接形成于半導體層406上。第二阱410可以任何適合的制造工藝形成，例如離子摻雜和/或快速熱制造工藝(RPT)以活化摻雜區(qū)。第二阱410可包括各種的摻雜輪廓，且可以多次離子注入形成，例如輕慘雜漏極注入程序(LDD)及源/漏極注入程序。在一實施例中第二阱410摻雜n型雜質。
第一阱408及第二阱410還包括耦接至笫一接點412及第二接點414接點。第一接點412耦接至第一阱408，且第二阱410耦接至第二接點414。第一接點412及第二接點414可包括一高壓端點、低壓端點、浮接端點，或被其他電壓偏壓的端點。半導體二極管400可包括多個第一接點及第二接點。在一實施例中，第一接點包括一高壓端點，且第二接點包括一低壓端點。
如上所述，傳統(tǒng)的SBD具有一淺構漕隔離(STI)設置于肖特基區(qū)的各側邊，其具有一圍繞STI邊角區(qū)的高漏電流，以及過高的寄生電壓。在本發(fā)明的一實施例中，電阻保護氧化物(RPO)416取代傳統(tǒng)的STI。 RP0416位于第一阱408及第二阱410之間(例如，介于第一接點第二接點之間)。RP0416可為一介電層，例如氧化層、氮化層、氮氧化層或其他適合的材料，和/或上述的組合。RP0416也可包括一或多個不同的層。在一實施例中，RP0416為一氧化層。在一另一實施例中，半導體二極管400包括二個RP0416，其分別鄰接第一阱408的各側邊。應注意的是，在另一實施例中，半導體二極管400可僅包括一個RP0416或多個RP0416。以RP0416取代傳統(tǒng)肖特基二極管的STI，可有效地降低漏電流及寄生電阻。
綜上所述，本發(fā)明的實施例可提供以下一或多個功效(l)注入一輕摻雜至肖特基區(qū)中以形成一較佳的肖特基勢壘界面；(2)以多晶硅元件或電阻保護氧化物取代STI以降低漏電流及寄生電阻；(4)對多晶硅元件偏壓可降低寄生電阻；(5)多晶硅元件可作為一變容元件；(6)本發(fā)明的半導體二極管可通過減少各多晶硅元件之間的長度/寬度來縮小元件尺寸；(7)本發(fā)明的半導體二極管可有效地降低漏電流及寄生電阻。
簡而言之，本發(fā)明提供一種半導體二極管，其可改善肖特基勢壘界面，減少漏電流，并降低寄生電阻。在一實施例中，半導體二極管包括一半導體
基板， 一半導體層設置于半導體基板上，其中^:半導體層包括一第一雜質及
一含有肖特基區(qū)的第一阱，以及一多晶硅元件形成于此半導體層上，并鄰接至具有肖特基區(qū)的第一阱。
在另一實施例中，半導體二極管還包括一第一接點，其耦接至具有肖特基區(qū)第一阱，半導體層具有一笫二阱及第二雜質，第二雜質與第一雜質可具有一相同的導電形態(tài)， 一第二接點，耦接至第二阱，以及一第三接點，耦接至多晶硅元件。在另一實施例中，多晶硅元件設置于第一阱及第二阱之間。
在另一實施例中，具有肖特基區(qū)的第一阱具有一般的導電形態(tài)，其與第一雜質及第二雜質相同。在另一實施例中，此第一雜質、第二雜質及具有肖
特基區(qū)的第一阱的導電形態(tài)為n型。在另一實施例中，在第一接點及第二接
點之間具有一穿過半導體層的通道，而不是中間的非導電區(qū)。在一實施例中，
具有肖特基區(qū)的第一阱包括一輕n型低壓閾f直(LVT)雜質或輕n型非壓閾值雜質。在另一實施例中，第二阱包括一輕摻雜漏極區(qū)(LDD)。在另一實施例中，第一接點包括一高壓端點，第二接點包括一低壓端點，且第三接點包括一浮接端點或偏壓端點。
在另一實施例中，多晶硅元件與具有肖特基區(qū)的第一阱電性并聯(lián)，耦接至第三接點的多晶硅元件電性連接至第耦接第一阱的一接點。在另一實施例中，具有肖特基區(qū)的第一阱與多晶硅元件電性串聯(lián)，笫三接點耦接至多晶硅元件，第一接點耦接至第一阱，以及第二接點與多晶硅元件電性隔離。在另一實施例中，第三接點包括一低壓端點，且第一接點包括一高壓端點。
在一實施例中，半導體二極管包括一半導體基板， 一半導體層設置于此半導體基板上，其中此半導體層包括一第一雜質及具有肖特基區(qū)的第一阱，以及一電阻保護氧化區(qū)，其設置于半導體層之上，并與具有肖特基區(qū)的第一區(qū)鄰接。
在另一實施例中，半導體二極管還包括一第一接點，其耦接具有肖特基區(qū)的第一阱，半導體層，其具一有含第二雜質的第二阱，第二雜質與第一雜質可具有相同的導電型態(tài)，以及一耦接至第二阱的第二接點。在另一實施例中，電阻保護氧化區(qū)形成于第一阱及第二阱之間。在一實施例中，具有肖特基區(qū)的第一阱與第一及第二雜質具有相同的導電型態(tài)。在另一實施例中，第一雜質、第二雜質及具有肖特基區(qū)的第一阱的導電型態(tài)為n型。在另一實施例中，在第一接點及第二接點之間具有一穿過半導體層的通道，而不是中間的非導電區(qū)。在一實施例中，具有肖特基區(qū)的第一阱包括一輕n型低壓閾值(LVT)雜質或輕n型非壓閾值雜質。
在另一實施例中，半導體二極管包括多個半導體二極管，其中此半導體二極包括一半導體基板， 一半導體層形成于此半導體基板上，此半導體層包括一第一雜質與具有肖特基區(qū)的第一阱，以及一第具有第二雜質的第二阱，其中第一接點耦接至具有肖特基區(qū)的第一阱，且第二接點耦接第二區(qū)，以及一多晶硅元件設置于第一阱及第二阱之間，其中一第三接點耦接至此多晶硅元件。
雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明，任何本領域普通技術人員，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當以隨附的權利要求所界定的范圍為準。
權利要求
1.一半導體二極管，包括一半導體基板；一半導體層，于該基板上，其中該半導體層包括一第一雜質及一具有肖特基區(qū)的第一阱；以及一多晶硅元件，設置于該半導體層上，并鄰接至該具有肖特基區(qū)的第一阱。
2. 如權利要求1所述的半導體二極管，還包括 一第一接點，耦接至該具有肖特基區(qū)的第一阱；該半導體具有一第二阱，其具有一第二雜質，該第二雜質與第一雜質具 有一相同的導電型態(tài)；一第二接點，耦接至該第二阱；以及 一第三接點，耦接至該多晶硅元件。
3. 如權利要求2所述的半導體二極管，其中該多晶硅元件設置于該第一 阱及第二阱之間。
4. 如權利要求2所述的半導體二極管，其中該具有肖特基區(qū)的第一阱與 該第一雜質及第二雜質的導電型態(tài)相同。
5. 如權利要求2所述的半導體二極管，其中該第一雜質、第二雜質及具 有肖特基區(qū)的第一阱的導導型態(tài)為n型。
6. 如權利要求2所述的半導體二極管，其中在該第一接點及第二接點之 間的半導體層中有一通路，而不是一中間的非導電區(qū)。
7. 如權利要求1所述的半導體二極管，其中該具有肖特基區(qū)的第一阱包 括一輕n型低壓閾值雜質或一輕n型非壓閾值雜質。
8. 如權利要求2所述的半導體二極管，其中該第二阱包括一輕摻雜漏極區(qū)。
9. 如權利要求2所述的半導體二極管，其中該第一接點包括一高壓端 點，該第二接點包括一低壓端點，且該第三接點包括一浮接端點或偏壓端點。
10. 如權利要求2所述的半導體二極管，其中該多晶硅元件與該具有肖 特基區(qū)的第二阱電性并聯(lián)，且該耦接至該多晶硅元件的第三接點電性連接至 該耦接至第一阱的第一接點。
11. 如權利要求2所述的半導體二極管，其中該多晶硅元件與該具肖特 基區(qū)的第一阱電性串聯(lián)，該第三接點耦接至該多晶硅元件，該第一接點耦接 至該第一阱，且該第二阱與該多晶硅元件電性隔離。
12. 如權利要求11所述的半導體二極管，其中該第三接點包括一低壓端點，且該第一接點包括一高壓端點。
全文摘要
本發(fā)明提供一種可消除漏電流并降低寄生電阻的半導體二極管。此半導體二極管包括一半導體基板，一半導體層設置于此半導體基板之上，其中此半導體層包括一第一雜質及一具有肖特基區(qū)的第一阱；以及一多晶硅元件設置于此半導體層上并鄰接此具有肖特基區(qū)的第一阱。本發(fā)明另提供一種半導體二極管陣列，包括多個半導體二極管。通過本發(fā)明的半導體二極管可改善肖特基勢壘界面，減少漏電流，并降低寄生電阻。
文檔編號H01L29/872GK101582457SQ20081021285
公開日2009年11月18日 申請日期2008年9月10日 優(yōu)先權日2008年5月15日
發(fā)明者陳碩懋 申請人:臺灣積體電路制造股份有限公司