專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具備靜電放電(Electro Static Discharge: ESD)保護(hù)電路 的半導(dǎo)體集成電路。
背景技術(shù)：
近年來(lái)，半導(dǎo)體集成電路，在進(jìn)行元件的微細(xì)化和高密度化的同時(shí)高 集成化也進(jìn)展，由此由靜電放電(以下稱(chēng)為"電涌")所引起的損傷變?nèi)酢?例如，由于從外部連接用焊盤(pán)(外部焊盤(pán))侵入的電涌而導(dǎo)致輸入電路、 輸出電路、輸入輸出電路和內(nèi)部電路等的元件受到破壞，元件的性能降低 的可能性增大。因此，在半導(dǎo)體集成電路中，在外部連接用焊盤(pán)、與輸入 電路輸出電路、輸入輸出電路、或內(nèi)部電路之間，設(shè)有用于保護(hù)上述電路 中的元件不受電涌破壞的靜電放電(ESD)保護(hù)電路。
進(jìn)一步，伴隨著個(gè)人電腦、路由器、外圍電子設(shè)備等的高速化、多功 能化，需要傳送速度為幾GHz級(jí)的高速接口。因此，在高速接口用的輸 入輸出電路中，需要使用對(duì)傳送數(shù)據(jù)的波形的影響小的低容量型的ESD 保護(hù)電路。
圖4是表示現(xiàn)有的ESD保護(hù)電路的結(jié)構(gòu)的圖。如同圖所示，現(xiàn)有的 ESD保護(hù)電路，由陽(yáng)極與外部焊盤(pán)100連接、陰極與電源線101連接的二 極管103，和陰極與外部焊盤(pán)100連接、陽(yáng)極與接地線102連接的二極管 104構(gòu)成。
當(dāng)正電荷的電涌從外部焊盤(pán)100侵入時(shí)，電流通過(guò)二極管103從外部 焊盤(pán)100向電源線101流動(dòng)，正電荷的電涌向電源線101逃出。此外，當(dāng) 負(fù)電荷的電涌從外部焊盤(pán)100侵入時(shí)，電流通過(guò)二極管104從接電線102 向外部焊盤(pán)100流動(dòng)，負(fù)電荷的電涌向接地線102逃出。
如上所述，現(xiàn)有的ESD保護(hù)電路能夠保護(hù)被保護(hù)電路。
專(zhuān)利文獻(xiàn)1特表2006-512771號(hào)公報(bào)
但是，在各式各樣的高速接口的規(guī)格之中，即使LSI的電源為OFF， 存在對(duì)高速接口的輸入輸出電路連接的總線施加電壓的情況，在這種情況 下，有無(wú)用電流從外部焊盤(pán)100向電源線101流動(dòng)的危險(xiǎn)。S卩，在圖4所 示的現(xiàn)有的ESD保護(hù)電路中，在LSI的電源為OFF，電源線101為0V的 狀態(tài)下，如果對(duì)成為高速接口的總線的外部焊盤(pán)100施加電壓，則無(wú)用電 流通過(guò)二極管103從外部焊盤(pán)100向電源線101流動(dòng)。這也存在不僅使搭 載有LSI的電子設(shè)備的消費(fèi)電力增加，而且使LSI自身的可靠性降低的可 能性。
另外，取代二極管103，也可考慮使用柵極與接地線102連接， 一端 與電源線101連接，另一端與外部焊盤(pán)連接的NMOS晶體管。但是，由 于NMOS晶體管的電容與二極管相比非常大，所以與圖4所示的電路相 比電容變得過(guò)大。

發(fā)明內(nèi)容
本發(fā)明是鑒于這個(gè)問(wèn)題而完成的，其目的在于提供一種具備抑制LSI 電源為OFF時(shí)的無(wú)用電流的發(fā)生并且抑制電容的增加的ESD保護(hù)電路的 半導(dǎo)體集成電路。
為了達(dá)到上述目的，本發(fā)明的半導(dǎo)體集成電路，包括用于信號(hào)的輸 入或輸出的外部焊盤(pán)；與上述外部焊盤(pán)連接的內(nèi)部電路；接地線；與上述 外部焊盤(pán)和上述內(nèi)部電路的連接路徑連接，設(shè)置在上述外部焊盤(pán)和上述接 地線之間的第一保護(hù)電路；以及與上述外部焊盤(pán)和上述內(nèi)部電路的連接路 徑連接，設(shè)置在上述外部焊盤(pán)和上述接地線之間的第二保護(hù)電路。
根據(jù)這種結(jié)構(gòu)，由于保護(hù)電路基本上沒(méi)有與電源線連接，所以能夠降 低在LSI的電源停止時(shí)流動(dòng)的無(wú)用的電流。此外，通過(guò)由第一保護(hù)元件和 第二保護(hù)元件構(gòu)成第二保護(hù)電路，由多段的二極管構(gòu)成第一保護(hù)元件，與 現(xiàn)有的半導(dǎo)體集成電路相比能夠降低第一保護(hù)電路和第二保護(hù)電路的電 容的合計(jì)值(ESD保護(hù)電路整體的電容)。
此外，第一保護(hù)電路也可以具有陰極與外部焊盤(pán)連接，陽(yáng)極與接地線 連接的二極管。
根據(jù)本發(fā)明涉及的半導(dǎo)體集成電路，通過(guò)在外部焊盤(pán)和電源供給線之 間，配置流動(dòng)負(fù)電荷和正電荷的電涌的第一保護(hù)電路，和流動(dòng)負(fù)電荷的電 涌的第二保護(hù)電路，能夠抑制LSI的電源為OFF時(shí)的無(wú)用電流的產(chǎn)生，并 能夠?qū)崿F(xiàn)電容的降低。


圖1是表示本發(fā)明的第一實(shí)施方式涉及的半導(dǎo)體集成電路的電路結(jié)構(gòu) 的圖。
圖2是表示本發(fā)明的第二實(shí)施方式涉及的半導(dǎo)體集成電路的電路結(jié)構(gòu) 的圖。
圖3是表示本發(fā)明的第三實(shí)施方式涉及的半導(dǎo)體集成電路的電路結(jié)構(gòu) 的圖。
圖4是表示具有現(xiàn)有的ESD保護(hù)電路的半導(dǎo)體集成電路的電路圖。
符號(hào)說(shuō)明1外部焊盤(pán)
2接地線
3第一保護(hù)電路
4第二保護(hù)電路
5第1 二極管
6第一保護(hù)元件
7第二保護(hù)元件
8NMOS晶體管
9第2 二極管
10第3 二極管
11電阻體
12電源線
30電阻體
具體實(shí)施例方式
以下，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。
(第一實(shí)施方式)
圖1是表示本發(fā)明的第一實(shí)施方式涉及的半導(dǎo)體集成電路的電路結(jié)構(gòu) 的圖。在同圖中，表示電壓供給線為接地線的例子。
如同圖所示，第一實(shí)施方式的半導(dǎo)體集成電路具備信號(hào)的輸入或輸 出用的外部焊盤(pán)h與外部焊盤(pán)1連接的內(nèi)部電路；接地線2;與外部焊 盤(pán)1和內(nèi)部電路的連接路徑連接的、設(shè)置在外部焊盤(pán)1和接地線2之間的 第一保護(hù)電路3;以及與外部焊盤(pán)l和內(nèi)部電路的連接路徑連接的、設(shè)置
在外部焊盤(pán)1和接地線2之間的第二保護(hù)電路4。另外，也可以在由第一 保護(hù)電路3和第二保護(hù)電路4構(gòu)成的ESD保護(hù)電路與內(nèi)部電路之間，設(shè) 置輸入電路、輸出電路、輸入輸出電路等。
第一保護(hù)電路3具有陽(yáng)極與接地線2連接、陰極與外部焊盤(pán)1連接的 第1二極管5。
第二保護(hù)電路4由第一保護(hù)元件6和第二保護(hù)元件7、和具有任意的 電阻值的電阻體30構(gòu)成。第一保護(hù)元件6具有陽(yáng)極(一端)與外部焊盤(pán)1 連接、陰極(另一端)與第二保護(hù)元件7連接的第2二極管9，第二保護(hù) 元件7具有源極(一端)與接地線2連接、漏極(另一端)與第一保護(hù)元 件6的另一端(第2 二極管9的陰極)連接、柵極與接地線2連接的NMOS 晶體管8。在NMOS晶體管8的柵極和接地線2之間根據(jù)需要設(shè)置具有任 意的電阻值的電阻體11。此外，電阻體30設(shè)置在第一保護(hù)元件6的另一 端和第二保護(hù)元件7的另一端(第2二極管9的陰極)，即設(shè)置在第一保 護(hù)元件6和第二保護(hù)元件7的連接節(jié)點(diǎn)，與供給電源電壓的電源線12之 間。
在本實(shí)施方式的半導(dǎo)體集成電路中，在接地線2接地，對(duì)外部焊盤(pán)l 施加負(fù)電荷的電涌的情況下，由于電流通過(guò)第一保護(hù)電路3 (這里為第1 二極管5)從接地線2向外部焊盤(pán)1流動(dòng)，所以電涌電流被放電。
此外，在接地線2接地，對(duì)外部焊盤(pán)l施加正電荷的電涌的情況下， 由于電流通過(guò)第二保護(hù)電路4(這里為第2二極管9和NMOS晶體管8內(nèi) 的寄生npn型雙極晶體管)從外部焊盤(pán)l向接地線2流動(dòng)，電涌電流被放 電。利用以上的動(dòng)作，能夠防止內(nèi)部電路的破壞。更詳細(xì)的說(shuō)，當(dāng)正電荷 的電涌從外部焊盤(pán)1進(jìn)入時(shí)，第2 二極管9導(dǎo)通，NMOS晶體管8的漏極
電位上升，由此NMOS晶體管8內(nèi)的寄生npm型雙極晶體管動(dòng)作從而使 電流向接地線2流動(dòng)。
此時(shí)，在65mn工藝中，第1 二極管5的電容例如在陽(yáng)極與陰極的相 對(duì)向長(zhǎng)度為100um的情況下約為100fF，第2 二極管9的電容例如在陽(yáng) 極與陰極的相對(duì)向長(zhǎng)度為100um的情況下約為100ff， NMOS晶體管8 的電容在W尺寸為400 P m的情況下約為1000fF，在外部焊盤(pán)1和接地 線2之間的ESD保護(hù)電路整體的電容，是合成第1 二極管5和第2 二極 管9和NMOS晶體管8的電容，約為190fF。另一方面，在圖4所示的現(xiàn) 有的半導(dǎo)體集成電路中，如果將二極管103、 104的電容都設(shè)為100fF，則 作為ESD保護(hù)電路整體的電容為200fF。這樣，在本實(shí)施方式的半導(dǎo)體集 成電路中，由于能夠降低ESD保護(hù)電路的電容，所以即使使用各種電子 設(shè)備中的高速接口或ATAPI (AT Attachment Packet Interface)等也不會(huì)導(dǎo) 致信號(hào)波形的弱化，能夠保護(hù)內(nèi)部電路。
此外，通過(guò)設(shè)置與電源線12連接的電阻體30，即使在輸入高頻的信 號(hào)的情況下，也能夠?qū)⑼獠亢副P(pán)1和接地線2以及電源線12之間的電容 設(shè)為第1二極管5和第2 二極管9的合計(jì)電容。進(jìn)一步，通過(guò)任意設(shè)定電 阻體30的電阻值，也能夠?qū)SI的電源為OFF時(shí)產(chǎn)生的無(wú)用電流抑制為 不損壞LSI的可靠性的值。
另外，電源線12和電阻體30，在作為ESD保護(hù)電路的動(dòng)作方面不是 必須的，并不是一定要設(shè)置它們。在這種情況下，由于ESD保護(hù)電路不 與電源線連接，所以即使在LSI的電源為OFF的情況下，也不會(huì)產(chǎn)生無(wú)用 電流。
此外，雖然電阻體11在ESD保護(hù)中并非必須，但通過(guò)設(shè)置適當(dāng)調(diào)整 電阻值的電阻體ll，在正電荷的電涌流入時(shí)，相對(duì)于更低的電涌電壓能夠 使ESD保護(hù)電路動(dòng)作，因此能夠更確實(shí)地保護(hù)內(nèi)部電路。
此外，第一保護(hù)電路3也可以由包括第1二極管5的多段的二極管構(gòu) 成。例如，在LSI的信號(hào)的電壓高，超過(guò)第1 二極管5的逆耐壓的情況下， 需要由相互串聯(lián)連接的多段二極管構(gòu)成第一保護(hù)電路3。
第一保護(hù)元件6也能夠根據(jù)需要由包括第2 二極管9的多段二極管構(gòu) 成。此外，取代第2二極管9，也可以使用柵極和漏極與外部焊盤(pán)l連接，
源極與第二保護(hù)元件7連接的NMOS晶體管。在這種情況下，ESD保護(hù) 電路整體的電容增大，但相應(yīng)地使電涌逃出的能力也增大，在LSD的電 源為OFF的情況下不會(huì)流動(dòng)無(wú)用的電流。
此外，對(duì)第2 二極管9和NMOS晶體管8的位置進(jìn)行置換，將NMOS 晶體管8的一端與外部焊盤(pán)1連接，將NMOS晶體管8的另一端與第2 二極管9的陽(yáng)極連接，將第2二極管9的陰極與接地線2連接，也能夠得 到與圖1所示的例子相同的效果。
此外，除了PN二極管之外，由齊納二極管等構(gòu)成第l二極管5和第 2 二極管9，也能夠得到與本實(shí)施方式的半導(dǎo)體集成電路相同的效果。 (第二實(shí)施方式)
圖2是表示本發(fā)明的第二實(shí)施方式涉及的半導(dǎo)體集成電路的電路結(jié)構(gòu) 的圖。如該圖所示，第二實(shí)施方式涉及的半導(dǎo)體集成電路具備外部焊盤(pán) 1;與外部焊盤(pán)l連接的內(nèi)部電路；接地線2;與外部焊盤(pán)l和內(nèi)部電路的 連接路徑連接的、設(shè)置在外部焊盤(pán)1和接地線2之間的第一保護(hù)電路3; 以及與外部焊盤(pán)1和內(nèi)部電路的連接路徑連接的、設(shè)置在外部焊盤(pán)1和接 地線2之間的第二保護(hù)電路4。
第一保護(hù)電路3具有陽(yáng)極與接地線2連接、陰極與外部焊盤(pán)1連接的 第1二極管5。
第二保護(hù)電路4由第一保護(hù)元件6和第二保護(hù)元件7、和具有任意的 電阻值的電阻體30構(gòu)成。第一保護(hù)元件6具有陽(yáng)極(一端)與外部焊盤(pán)1 連接、陰極(另一端)與第二保護(hù)元件7連接的第2二極管9，第二保護(hù) 元件7具有陽(yáng)極(一端)與第一保護(hù)元件6的另一端(第2 二極管9的陰 極)連接、陰極(另一端)與接地線2連接的第3二極管10。此外，電阻 體30設(shè)置在第一保護(hù)元件6的另一端(第2 二極管9的陰極)，即第一 保護(hù)元件6和第二保護(hù)元件7的連接節(jié)點(diǎn)，與供給電源電壓的電源線12 之間。
本實(shí)施方式的半導(dǎo)體集成電路，第二保護(hù)元件7取代NMOS晶體管 而具有第3 二極管10這一點(diǎn)與圖1所示的第一實(shí)施方式的半導(dǎo)體集成電 路不同。
在本實(shí)施方式的半導(dǎo)體集成電路中，在接地線2接地，對(duì)外部焊盤(pán)l
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施加負(fù)電荷的電涌的情況下，由于電流通過(guò)第一保護(hù)電路3 (這里為第1 二極管5)從接地線2向外部焊盤(pán)1流動(dòng)，所以電涌電流放電。
此外，在接地線2接地，對(duì)外部焊盤(pán)l施加正電荷的電涌的情況下，
由于電流通過(guò)第二保護(hù)電路4 (這里為第2二極管9和第3二極管10)從 外部焊盤(pán)l向接地線2流動(dòng)，所以電涌電流放電。利用以上的動(dòng)作，能夠 防止內(nèi)部電路的破壞。
在65nm工藝中，第1 二極管5、第2 二極管9和第3三極管10的電 容例如在陽(yáng)極與陰極的相對(duì)向長(zhǎng)度為100um的情況下為約100fF，在外 部焊盤(pán)1和接地線2之間的ESD保護(hù)電路整體的電容，是合成第1 二極 管5和第2二極管9和第3三極管IO的電容，約為150fF。這樣，在本實(shí) 施方式的半導(dǎo)體集成電路中，與現(xiàn)有技術(shù)相比能夠降低在ESD保護(hù)電路 整體的電容。此外，由于與第一實(shí)施方式的ESD保護(hù)電路相比也能夠降 低電容，所以本發(fā)明的ESD的保護(hù)電路適用于高速接口等。
進(jìn)一步，由于ESD保護(hù)電路沒(méi)有連接在電源線上，所以即使在LSI 的電源為OFF的情況下，也不會(huì)發(fā)生無(wú)用電流。
另外，在從外部焊盤(pán)l輸入輸出的信號(hào)的電壓高的情況下等，第一保 護(hù)元件6和第二保換元件7也可以分別由多段二極管構(gòu)成。如果增加二極 管的段數(shù)，則電路面積增加，但能夠縮小電容。
此外，除了PN二極管之外，由齊納二極管等構(gòu)成第1二極管5、第2 二極管9和第3三極管10，也能夠得到與本實(shí)施方式的半導(dǎo)體集成電路相 同的效果。
此外，通過(guò)設(shè)置與電源線12連接的電阻體30，在輸入高頻的信號(hào)的 情況下，也能夠?qū)⑼獠亢副P(pán)1和接地線2以及電源線12之間的電容設(shè)為 第1二極管5和第2 二極管9的合計(jì)電容。進(jìn)一步，通過(guò)任意地設(shè)定電阻 體30的電阻值，也能夠?qū)SI的電源為OFF時(shí)產(chǎn)生的無(wú)用電流抑制為不 損害LSI的可靠性的值。
另外，與第一實(shí)施方式相同，電源線12和電阻體30，在作為ESD保 護(hù)電路的動(dòng)作方面不是必須的，并不是一定要設(shè)置它們。在這種情況下， 由于ESD保護(hù)電路不與電源線連接，所以即使在LSI的電源為OFF的情 況下，也不會(huì)產(chǎn)生無(wú)用電流。
(第三實(shí)施方式)
圖3是表示本發(fā)明的第三實(shí)施方式涉及的半導(dǎo)體集成電路的電路結(jié)構(gòu) 的圖。
如該圖所示，第三實(shí)施方式涉及的半導(dǎo)體集成電路具備外部焊盤(pán)l; 與外部焊盤(pán)1連接的內(nèi)部電路；接地線2;與外部焊盤(pán)1和內(nèi)部電路的連 接路徑連接的、設(shè)置在外部焊盤(pán)1和接地線2之間的第一保護(hù)電路3;以 及與外部焊盤(pán)1和內(nèi)部電路的連接路徑連接的、設(shè)置在外部焊盤(pán)1和接地 線2之間的第二保護(hù)電路4。
本實(shí)施方式的半導(dǎo)體集成電路，在第二保護(hù)電路4內(nèi)僅設(shè)置第一保護(hù)
元件6這一點(diǎn)與第一和第二實(shí)施方式涉及的半導(dǎo)體集成電路不同。第一保 護(hù)元件6具有陽(yáng)極與外部焊盤(pán)1連接、陰極與接地線2連接的第2二極管 9。
在本實(shí)施方式的半導(dǎo)體集成電路中，在接地線2接地，對(duì)外部焊盤(pán)l 施加負(fù)電荷的電涌的情況下，由于電流通過(guò)第一保護(hù)電路3 (這里為第1 二極管5)從接地線2向外部焊盤(pán)1流動(dòng)，所以電涌電流放電。
此外，在接地線2接地，對(duì)外部焊盤(pán)l施加正電荷的電涌的情況下， 由于電流通過(guò)第二保護(hù)電路4 (這里為第2 二極管9)從外部焊盤(pán)1向接 地線2流動(dòng)，所以電涌電流放電。利用以上的動(dòng)作，能夠防止內(nèi)部電路的 破壞。
在65nm工藝中，第1 二極管5和第2 二極管9的電容例如在陽(yáng)極與 陰極的相對(duì)向長(zhǎng)度為100Pm的情況下約為100fF，在外部焊盤(pán)1和接地 線2之間的ESD保護(hù)電路整體的電容，是合成第1 二極管5和第2 二極 管9的電容，約為200fF。但是，通過(guò)由多段二極管構(gòu)成第一保護(hù)電路3， 由多段二極管構(gòu)成第一保護(hù)元件6，能夠降低在ESD保護(hù)電路整體的電容。
進(jìn)一步，由于ESD保護(hù)電路不與電源線連接，所以即使在LSI的電 源為OFF的情況下，也不會(huì)產(chǎn)生無(wú)用電流。
此外，在從外部焊盤(pán)l輸入輸出的信號(hào)的電壓高的情況下，也可以以 信號(hào)不會(huì)通過(guò)第2 二極管9流到接地線2的方式，由包括第2 二極管9的 多段二極管構(gòu)成第一保護(hù)元件6。
此外，在從外部焊盤(pán)l輸入輸出的信號(hào)的電壓低的情況下，如果第一
保護(hù)元件6僅由第2二極管9構(gòu)成，則能夠制作與第一、第二實(shí)施方式相
比電路面積小的ESD保護(hù)電路。
此外，除了PN二極管之外，由齊納二極管等構(gòu)成第1 二極管5和第 2 二極管9，也能夠得到與本實(shí)施方式的半導(dǎo)體集成電路相同的效果。
產(chǎn)業(yè)上的利用可能性
本發(fā)明能夠用于TV、計(jì)算機(jī)等各種電子設(shè)備的高速接口部的ESD保 護(hù)電路，在半導(dǎo)體集成電路的保護(hù)方面是有用的。
權(quán)利要求
1. 一種半導(dǎo)體集成電路，其特征在于，包括用于信號(hào)的輸入或輸出的外部焊盤(pán)；與所述外部焊盤(pán)連接的內(nèi)部電路；供給接地電位的接地線；與所述外部焊盤(pán)和所述內(nèi)部電路的連接路徑連接，設(shè)置在所述外部焊盤(pán)和所述接地線之間的第一保護(hù)電路；以及與所述外部焊盤(pán)和所述內(nèi)部電路的連接路徑連接，設(shè)置在所述外部焊盤(pán)和所述接地線之間的第二保護(hù)電路。
2. 如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于 所述第一保護(hù)電路具有陽(yáng)極與所述接地線連接，陰極與所述外部焊盤(pán)連接的第1 二極管。
3. 如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于 所述第二保護(hù)電路具有一端與所述外部焊盤(pán)連接的第一保護(hù)元件、和設(shè)置在所述第一保護(hù)元件的另一端與所述接地線之間的第二保護(hù)元件。
4. 如權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于-所述第一保護(hù)元件具有陽(yáng)極與所述外部焊盤(pán)連接，陰極與所述第二保護(hù)元件連接的第2二極管。
5. 如權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于 所述第二保護(hù)元件具有漏極與所述第一保護(hù)元件連接，源極與所述接地線連接，柵極與所述接地線連接的NMOS晶體管。
6. 如權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于 進(jìn)一步包括設(shè)置在所述NMOS晶體管的柵極與所述接地線之間的第 一電阻體。
7. 如權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于 所述第二保護(hù)元件具有陽(yáng)極與所述第一保護(hù)元件連接，陰極與所述接地線連接的第3二極管。
8. 如權(quán)利要求3 7中任一項(xiàng)所述的半導(dǎo)體集成電路，其特征在于-所述第二保護(hù)電路進(jìn)一步包括設(shè)置在所述第一保護(hù)元件的另一端與 供給電源電壓的電源線之間的第二電阻體。
9. 如權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于所述第二保護(hù)電路僅由第一保護(hù)元件構(gòu)成，其中，所述第一保護(hù)元件具有陽(yáng)極與外部焊盤(pán)連接，陰極與接地線連接的第2 二極管。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路，其具備能夠抑制LSI的電源為OFF時(shí)的無(wú)用電流的產(chǎn)生，并能夠抑制電容的增加的ESD保護(hù)電路。該半導(dǎo)體集成電路包括外部焊盤(pán)(1)；接地線(2)；外部焊盤(pán)(1)與接地線(2)之間的第一保護(hù)電路(3)；和外部焊盤(pán)(1)與接地線(2)之間的第二保護(hù)電路(4)。第二保護(hù)電路(4)由第一保護(hù)元件(6)和第二保護(hù)元件(7)和電阻體(30)構(gòu)成。在該結(jié)構(gòu)中，通過(guò)任意地設(shè)定電阻體(30)的電阻值，能夠?qū)SI的電源為OFF時(shí)產(chǎn)生的無(wú)用電流抑制為不損害LSI的可靠性的值。
文檔編號(hào)H01L27/02GK101378056SQ20081021265
公開(kāi)日2009年3月4日 申請(qǐng)日期2008年8月27日 優(yōu)先權(quán)日2007年8月28日
發(fā)明者甲上歲浩, 荒井勝也, 藪洋彰 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社