專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體器件及其制造方法。
背景技術(shù)：
隨著信息和通訊領(lǐng)域的快速發(fā)展，以及諸如計算機的信息媒介 的普及，半導體器件也得到快速的發(fā)展。與實現(xiàn)半導體器件的更高 集成度以獲得更高的功能性一致的是，已經(jīng)研究和開發(fā)了各種方法 以減小形成于村底上的單個器件的形體尺寸(feature size )，并最大 化半導體器件的性能。從而，半導體器件的小型化已經(jīng)取得了與制 造高度集成的半導體器件的方法相對應的發(fā)展。
隨著半導體器件尺寸的減小，半導體器件的多晶硅柵極引起了 諸如高柵極電阻(resistance )、多晶硅損耗、硼滲入等多種問題。 因此，已經(jīng)用金屬柵極等來取代多晶硅柵極。然而，在使用純的TiN、 TaN、 TiSiN等的金屬4冊才及的情況下，幾乎不改變NMOS或PMOS 的功函數(shù)(work function )。這就產(chǎn)生了這樣的問題，即當將金屬柵 極應用到半導體器件時，器件性能惡化，其中該半導體器件需要用 于各個晶體管的不同功函數(shù)。

發(fā)明內(nèi)容
本發(fā)明實施例涉及一種半導體器件及其制造方法，該半導體器 件可以具有局部硅化的柵極圖樣。本發(fā)明實施例涉及一種半導體器
件，該半導體器件包括具有至少一個有源區(qū)的半導體襯底?？梢?在半導體襯底的有源區(qū)上方形成柵極介電膜?？梢栽跂艠O介電膜上 方布置柵電極，該柵電極由多晶硅區(qū)和多晶石圭區(qū)上方的硅化膜形 成。
本發(fā)明實施例涉及一種制造半導體器件的方法，該方法可以包 括下述步驟中的至少之一在半導體襯底上方形成柵極介電膜，在 柵才及介電膜上方形成多晶硅膜，在多晶硅膜上方形成金屬膜，以及 通過將金屬膜與部分多晶石圭月莫反應來形成石圭化月莫(silicidation film )。
本發(fā)明實施例涉及一種裝置，該裝置可以包括下述中的至少之 一具有至少一個有源區(qū)的半導體襯底；在半導體襯底的有源區(qū)上 方形成的4冊4及介電膜；以及形成于4冊極介電膜上方的4冊電一及，該片冊 電才及由多晶石圭區(qū)和多晶石圭區(qū)上方的石圭化膜形成。
本發(fā)明實施例涉及一種方法，該方法可以包括下述中的至少之 一在半導體襯底上方形成柵極介電膜；在柵極介電膜上方形成多 晶硅膜；在多晶硅膜上方形成金屬膜；以及通過將金屬膜與部分多 晶硅膜反應來形成硅化膜。
附圖i兌明
實例

圖1至圖6是示出了根據(jù)本發(fā)明實施例的制造半導體器件 的方法的過程截面圖。
具體實施例方式
實例圖1至圖6是示出了根據(jù)本發(fā)明實施例的制造半導體器件 的方法的過程截面圖。
如實例圖1中所示，如下，可以在半導體襯底100中形成器件 隔離圖樣101?？梢詫⑵骷綦x圖樣101用于限定有源區(qū)(active area),在有源區(qū)中，器件可以形成在半導體襯底100上。首先，可 以在半導體^)"底100上方形成石更質(zhì)掩月莫(hard mask)。可以4吏用石更 質(zhì)掩膜以預定深度來刻蝕半導體襯底100以形成溝槽?？梢孕纬蓽?槽以圍繞有源區(qū)。溝槽填充材津+可以厚厚地沉積在整個半導體^N"底 100上方，并掩埋溝槽。可以4吏用氧化膜作為溝槽填充材料?？梢?使用常壓化學氣相沉積 (atmospheric pressure chemical vapor deposition) (APCVD)方法來沉積該氧化膜。例如，可以使用諸如 03-TEOS (正石圭酸乙酯)的材料來作為溝槽填充材津+。其后，可以 實施化學機械拋光(CMP)以便氧化膜只保留在溝槽中，從而形成 器件隔離圖樣101。
如實例圖2中所示，可以在整個半導體3于底100上方形成4冊才及 氧化膜110來作為柵極介電膜，其中在該半導體襯底100中形成有 器件隔離圖樣101?？梢允褂脽嵫趸椒ǖ葋硇纬?冊極氧化膜110。 例如，可以4吏用爐內(nèi)熱處理(FTP )方法(furnace thermal process (FTP) method),在氧氣氣氛中以700。C到900。C的溫度，在半導體襯底 100上方沉積柵極氧化膜110。柵極氧化膜110可以形成具有10 A 到100A的厚度。根據(jù)本發(fā)明實施例，還可以在柵極氧化膜IIO上 方實施氮化物等離子體處理(nitride plasma treatment )。在這種情況 下，棚-4及氧化膜110變成棚4及氮氧化月莫(gate oxynitride film ) 110。 此處，棚-極氮氧化膜110 ^f呆持了有效氧化物厚度(effective oxide thickness) (EOT) ^f旦增力口了物理厚度(physical thickness )，這可以 確j呆工藝余量(process margins )和器寸牛凈爭性。如實例圖3中所示，可以在半導體襯底100上方形成多晶娃膜 120，其中在該半導體4于底100上方形成有柵-4及氮氧4匕"莫110?？梢?^吏用"i者^口 SiH4或SiH6的Si源氣體以及PH3氣體，通過j氐壓4匕學氣 相沉積(LPCVD)方法，在大約500。C到550°C的溫度下以及大約 0.1 torr到3 torr的壓強下，形成具有大約500A到2000A厚度的多 晶硅膜120。可以通過離子注入n型雜質(zhì)或p型雜質(zhì)到多晶硅膜120 中來控制功函數(shù)(work function )。 n型雜質(zhì)可以包括B、 BF2等， 而p型雜質(zhì)可以包4舌P、 As等。
接下來，如實例圖4中所示，可以在多晶硅膜120上方形成金 屬膜130。金屬膜130可以包括從包含Ni、 Co、 Ti、 Ta、 W和Pt 的組中選出的至少一種，其中金屬膜130是用于形成石圭化物的金屬 月莫?？梢酝ㄟ^物理氣相沉積(PVD)方法來沉積金屬力莫130?？梢?以100 A到2000 A的厚度來形成金屬月莫130。當金屬月莫130是Ni 膜時，例如，可以以200 A到1000 A的厚度來形成金屬膜130。 Ni膜與多晶硅膜120形成了 NiSi的娃化膜(silicidation film )，并 且Ni膜和多晶石圭膜120的反應比(reaction ratio)可以是1:1.7到 1:2.7。例如，反應比可以是1:2.1。當金屬膜130是Co膜時，例如， 可以以400 A到800 A的厚度來形成金屬膜130。 Co膜與多晶硅膜 120形成了 CoSi2的硅化膜，并且Co膜與多晶硅膜120的反應比 可以是1:3到1:4。例如，反應比可以是1:3.49。
如實例圖5中所示，可以4吏用快速熱處理(rapid thermal process ) (RTP)裝置對半導體襯底100進行快速地退火，其中，在該半導 體襯底100上方形成有多晶硅膜120和金屬膜130。 RTP引起多晶 硅膜120與金屬膜發(fā)生反應，從而形成局部硅化的硅化膜140?？?速退火工藝可以包4舌兩步初次退火工藝，在400。C到600。C的溫 度下持續(xù)大約40秒到80秒，以及二次退火工藝，在600。C到1000°C 的溫度下下持續(xù)大約10秒到50秒。從多晶硅膜120與柵極氮氧化膜110的接觸面開始的厚度為IOA到50A的多晶硅膜120沒有被硅 化，乂人而形成多晶硅區(qū)120a。在將n型雜質(zhì)或p型雜質(zhì)注入到多晶 硅區(qū)120a中的情況下，可以完全(properly)控制功函數(shù)。因此， 多晶硅區(qū)120a頂部上方的硅化膜140減小了柵極的電阻。多晶硅 區(qū)120a用來控制功函數(shù)。
如實例圖6中所示，可以圖才羊化石圭化膜140和多晶石圭區(qū)120a 以形成4冊電4及145，其中，多晶石圭區(qū)120a在石圭4匕力莫140的底部下方。 柵電極145可以包括圖樣化的硅化膜140a和圖樣化的多晶硅區(qū) 120a。使用柵電極145作為掩膜，可以在半導體襯底100中形成低 濃度離子注入?yún)^(qū)160a。其后，可以形成覆蓋柵電極145兩側(cè)的柵極 介電膜隔離體150。使用柵極介電膜隔離體150和柵電極145作為 掩月莫，可以在^f立于4冊電才及145和棚4及介電膜隔離體150的兩側(cè)的半 導體襯底中形成高濃度離子注入?yún)^(qū)160b。
根據(jù)本發(fā)明實施例的半導體器件及其制造方法形成了局部硅 化的柵極圖樣，從而能夠使用非硅化的多晶硅區(qū)來對功函數(shù)進行不
以應用于具有柵極圖樣的各晶體管，其中柵極圖樣的功函數(shù)不同。 可以減小4冊電才及和結(jié)(junction)的電阻(resistance), 乂人而可以4是 高器件的特性。
盡管本文中描述了多個實施例，但是應該理解，本領(lǐng)域^支術(shù)人 員可以想到多種其他修改和實施例，它們都將落入本公開的原則的 4竒神和范圍內(nèi)。更特別地，在本7>開、附圖、以及所附^又利要求的 范圍內(nèi)，可以在主題結(jié)合排列的排列方式和/或組成部分方面進行各 種》務(wù)改和改變。除了組成部分和/或排列方面的修改和改變以外，可 選的使用對本領(lǐng)域技術(shù)人員來說是顯而易見的選《^奪。
權(quán)利要求
1. 一種裝置，包括半導體襯底，具有至少一個有源區(qū)；柵極介電膜，在所述半導體襯底的有源區(qū)上方；以及柵電極，在所述柵極介電膜上方，所述柵電極由多晶硅區(qū)和所述多晶硅區(qū)上方的硅化膜形成。
2. 根據(jù)權(quán)利要求1所述的裝置，其中，所述多晶硅區(qū)具有IOA 到50 A的厚度。
3. 根據(jù)權(quán)利要求1所述的裝置，其中，所述多晶硅區(qū)注入有p 型雜質(zhì)和n型雜質(zhì)中的 一種以控制功函凄t 。
4. 根據(jù)權(quán)利要求1所述的裝置，其中，所述柵極介電膜是氮氧化 膜。
5. 根據(jù)權(quán)利要求1所述的裝置，其中，所述柵極介電膜是氧化膜。
6. —種方法，包4舌在半導體村底上方形成柵極介電膜；在所述柵極介電膜上方形成多晶硅膜；在所述多晶硅膜上方形成金屬膜；以及然后通過將所述金屬膜與部分所述多晶硅膜反應來形成硅化膜。
7. 根據(jù)權(quán)利要求6所述的方法，其中，所述柵極介電膜的所述形 成包括在所述半導體襯底上方形成氧化膜；以及通過在所述氧化膜上實施氮化物等離子體處理來形成由 氮氧化膜制成的所述棚-極介電膜。
8. 根據(jù)權(quán)利要求7所述的方法，其中，在氧氣氣氛下，在所述半 導體襯底上方沉積所述柵極氧化膜。
9. 根據(jù)權(quán)利要求8所述的方法，其中，在700 。C到900 。C的溫 度下，在所述半導體襯底上方沉積所述4冊極氧化膜。
10. 根據(jù)權(quán)利要求9所述的方法，其中，使用爐內(nèi)熱處理來沉積所 述柵極氧化膜。
11. 根據(jù)權(quán)利要求6所述的方法，其中，形成具有厚度在10A到 100A之間的所述柵極氧化膜。
12. 根據(jù)權(quán)利要求6所述的方法，其中，所述金屬膜包括從由Ni、 Co、 Ti、 Ta、 W和Pt組成的組中選出的至少一種。
13. 根據(jù)權(quán)利要求6所述的方法，其中，形成具有厚度為500A到 2000A的所述多晶硅膜，以及形成具有厚度為100A到2000A 的所述金屬膜。
14. 根據(jù)權(quán)利要求6所述的方法，其中，所述硅化膜的所述形成包實施初次快速退火工藝，在400°C到600。C的溫度下持 續(xù)退火40秒到80秒；以及實施二次快速退火工藝，在600°C到1000°C的溫度下持 續(xù)退火10秒、到50秒。
15. 根據(jù)權(quán)利要求6所述的方法，其中，當形成所述硅化膜時，沒 有被硅化的所述多晶硅膜保留成為多晶硅區(qū)。
16. 根據(jù)權(quán)利要求15所述的方法，其中，所述多晶硅區(qū)從與所述 柵極介電膜的接觸面開始向上延伸IOA到50A。
17. 沖艮據(jù)斗又利要求6所述的方法，包括在形成所述金屬膜之前，將n型雜質(zhì)和p型雜質(zhì)中的一 種注入到所述多晶硅膜中。
18. 根據(jù)權(quán)利要求6所述的方法，其中，所述金屬膜是Ni膜，以 及所述Ni膜與所述多晶硅膜的反應比在l丄7到l:2.7之間。
19. 根據(jù)權(quán)利要求6所述的方法，其中，所述金屬膜是Co膜，以 及所述Co膜與所述多晶硅膜的反應比在1:3到l:4之間。
20. 4艮據(jù)權(quán)利要求6所述的方法，其中，在大約500°C到550°C的 溫度下以及在大約O.l torr到3 torr的壓強下，通過j氐壓4匕學 氣相沉積來形成所述多晶硅膜。
全文摘要
一種半導體器件包括在半導體襯底的有源區(qū)上方形成的柵極介電膜，形成在柵極介電膜上方的柵電極，該柵電極由硅化膜和位于柵電極底部的多晶硅區(qū)形成。因此，根據(jù)本發(fā)明實施例，通過使用由形成局部硅化的柵極圖樣引起的非硅化多晶硅區(qū)，可以對功函數(shù)進行不同地控制，并可以將具有不同功函數(shù)的柵極圖樣應用到晶體管，以便可以減小柵電極和結(jié)的電阻，這可以最大化器件的特性。
文檔編號H01L29/78GK101459197SQ200810184900
公開日2009年6月17日 申請日期2008年12月9日 優(yōu)先權(quán)日2007年12月10日
發(fā)明者李斗成 申請人:東部高科股份有限公司