靜電放電保護電路及元件的制作方法

文檔序號：6902756閱讀：132來源：國知局

專利名稱：靜電放電保護電路及元件的制作方法
技術領域：
本發(fā)明是有關于一種電路，且特別是有關于一種靜電放電保護電路及元件。
背景技術：
—般而言，靜電放電的電壓(或電流)較正常操作所需的電源電壓(或電流)大出甚多。于實際使用環(huán)境中，各種來源的靜電放電(electrostatic discharge, ESD)可能會沖擊電子產品。當靜電放電發(fā)生時，此突如其來的靜電放電電流很可能會在瞬間將元件燒毀。為克服上述問題，一般須在電路中安排一些靜電放電保護機制，以有效隔離靜電放電電流而避免元件損毀。一般而言，靜電放電保護元件會配置在核心電路(Core Circuit)與焊墊(PAD)之間，以保護核心電路，且為了發(fā)揮更佳的功效，靜電放電保護元件需具有低觸發(fā)電壓與均勻導通的特性。

發(fā)明內容
依照本發(fā)明一實施例，提出一種靜電放電保護電路，包括第一軌線(rail)、第二軌線、第一晶體管以及電阻單元(resistance unit)。第一晶體管包括基體、漏極、源極與柵極。第一晶體管的漏極電連接至第一軌線，而源極與柵極連接至第二軌線，用以當發(fā)生靜電放電時于第一軌線與第二軌線之間導引靜電流。電阻單元連接于第一晶體管的基體與第二軌線之間。當發(fā)生靜電放電時，電阻單元于第一晶體管的基體與第二軌線之間提供一電阻值。依照本發(fā)明另一實施例，提出一種靜電放電保護元件，包括第一導電型的第一阱(well)、第二導電型的第一基體(body或bulk)、第一導電型的第一重摻雜區(qū)(heavily doped region)、第一導電型的第二重摻雜區(qū)、以及電阻路徑(resistance path)。第一阱配置于襯底(substrate)中。第一基體配置于第一阱中，作為一第一晶體管的基體。第一重摻雜區(qū)配置于第一阱中且位于第一基體外，其中第一重摻雜區(qū)電連接至第一軌線。第二重摻雜區(qū)配置于第一基體中，其中第二重摻雜區(qū)電連接至第二軌線。電阻路徑連接于第一基體與第二軌線之間。依照本發(fā)明又一實施例，提出一種靜電放護保護元件，包括第一導電型的第一阱、
第二導電型的第一基體、第一導電型的第一重摻雜區(qū)、第一導電型的第二重摻雜區(qū)、第二導
電型的第三重摻雜區(qū)以及第二導電型的第二基體。第一阱配置于襯底中。第一基體配置于
第一阱中。第一重摻雜區(qū)配置于第一阱中且位于第一基體外，且電連接至第一軌線。第二
重摻雜區(qū)配置于第一基體中，且電連接至第二軌線。第三重摻雜區(qū)位于第一基體中，且第三
重摻雜區(qū)為浮置。其中第一阱、第一基體、第一重摻雜區(qū)、第二重摻雜區(qū)與第三重摻雜區(qū)組
成第一晶體管。第二基體鄰接第一基體，且第二基體電連接至第二軌線。本發(fā)明上述實施例所述的靜電放電保護電路與靜電放電保護元件，具有較低的觸
發(fā)電壓，可有效地保護核心電路。

圖1是繪示依照本發(fā)明一實施所述的靜電放電保護電路配置于集成電路中的電路方塊圖。圖2A 圖2F是繪示依照本發(fā)明實施例所述的靜電放電保護電路的電路示意圖。圖3是繪示本發(fā)明一實施例所示電路的電路布局俯視示意圖。圖4是繪示圖3中沿剖面線A-B的電路布局剖面構造示意圖。圖5是繪示圖3中沿剖面線C-D的電路布局剖面構造示意圖。圖6是繪示依照本發(fā)明另一實施例所述的電路布局俯視示意圖。圖7是繪示圖6中沿剖面線E-F的電路布局剖面構造示意圖。圖8是繪示依照本發(fā)明另一實施例所述的電路布局剖面構造示意圖。圖9是繪示依照本發(fā)明實施例另一實施例所述的電路布局剖面示意圖。圖10是比較圖2B所示本發(fā)明實施例與傳統(tǒng)靜電放電保護電路二者特性曲線。圖11是繪示傳統(tǒng)靜電放電保護元件的靜電放電測試結果示意圖。圖12顯示圖3中靜電放電保護元件的靜電放電測試結果示意圖。附圖標號
1902 :圖4D所示本發(fā)明實施例的
101 :核心電路
102 :焊墊 310、432 :電阻 431 :電容
433 :非門
320、330、340 :本發(fā)明實施例的靜電放電保護電路
321 :第一晶體管
322 :第二晶體管
410 :第一軌線 420 :第二軌線
434 :第三晶體管
501、 1601 :第一重摻雜區(qū)
502、 1602 :第二重摻雜區(qū)
503、 1603 :第三重摻雜區(qū) 504 :第四重摻雜區(qū) 505、 1605 :第五重摻雜區(qū)
511 :P型重摻雜區(qū) 810 :多晶硅層內連線
1101U201 :ESD測試的燒毀點 1901 :圖1所示傳統(tǒng)ESD保護電路的電流-電壓特性曲線
靜電放電保護電路的電流_電壓半
寸
性曲線
F01 :第一場氧化層 F02 :第二場氧化層 Gl :第一柵極結構 G2 :第二柵極結構
NHDD :N型摻雜的重摻雜漏極區(qū) NB0DY1 :N型摻雜的第一基體 NB0DY2 :N型摻雜的第二基體 Nsub :N型襯底
麗N型摻雜的第一阱
PHDD :P型摻雜的重摻雜漏極區(qū) PB0DY1 :P型摻雜的第一基體 PB0DY2 :P型摻雜的第二基體
Psub :P型襯底 PW :P型摻雜的第一阱 Rb :電阻單元 VSS :接地軌線 VDD :系統(tǒng)電壓軌線
具體實施例方式
圖1是繪示依照本發(fā)明一實施所述的靜電放電(Electrostatic discharge ;ESD) 保護電路配置于集成電路中的電路方塊圖。圖1中僅繪出系統(tǒng)電壓軌線VDD與接地軌線 VSS二條電源軌線，但不應因此將本發(fā)明限制于單一系統(tǒng)電壓的應用范疇。對于多種系統(tǒng)電壓的集成電路，亦可以參考下述諸實施例的說明而應用本發(fā)明。請參照圖l，核心電路101代表欲保護的電路，其操作電源由系統(tǒng)電壓軌線VDD與接地軌線VSS 二條電源軌線供應。焊墊102代表核心電路101對外輸出/輸入信號的連接點。焊墊102可耦接靜電放電保護電路310、320與330，以及在系統(tǒng)電壓軌線VDD與接地軌線VSS之間耦接靜電放電保護電路340。靜電放電保護電路310可阻擋絕大部份的靜電放電電流進入核心電路IOI，靜電放電保護電路320、330及/或340可將自焊墊102突如其來的靜電放電脈沖電流導引至系統(tǒng)電壓軌線VDD或/及接地軌線VSS，從而避免靜電放電脈沖電流直接沖擊核心電路101。 —般而言，靜電放電保護元件的測試可分為PD、 ND、 PS與NS四種模式。對于PD 或ND測試模式而言，焊墊102的正脈沖電流或負脈沖電流可經由靜電放電保護電路330而被導引至系統(tǒng)電壓軌線VDD ;也可以觸發(fā)靜電放電保護電路320而經由靜電放電保護電路 320、接地軌線VSS、靜電放電保護電路340而被導引至系統(tǒng)電壓軌線VDD。
對于PS或NS測試模式而言，焊墊102的正脈沖電流或負脈沖電流可觸發(fā)靜電放電保護電路320而將正脈沖電流(或負脈沖電流)導引至接地軌線VSS;也可以觸發(fā)靜電放電保護電路340而經由靜電放電保護電路330 、系統(tǒng)電壓軌線VDD、靜電放電保護電路340 而被導引至接地軌線VSS。上述靜電放電保護電路320、330與340可為相同的電路設計，亦可為不同的電路設計，例如，靜電放電保護電路320可為下述圖2A 圖2F所繪示的靜電放電保護電路，而靜電放電保護電路330為一二極管。請參考圖2A 圖2F，是繪示依照本發(fā)明實施例所述的靜電放電保護電路的電路示意圖，其中，圖2A 圖2D所述的第二軌線420的電壓相對低于第一軌線410的電壓，圖 2E 圖2F所述的第一軌線410的電壓相對低于第二軌線420的電壓。
以靜電放電保護電路320為例，圖2A 圖2D所述的第一軌線410與第二軌線420 分別電連接至輸出入焊墊102的軌線與接地軌線VSS，圖2E 圖2F所述的第一軌線410與第二軌線420分別電連接至接地軌線VSS與輸出入焊墊102的軌線。對于靜電放電保護電路330而言，圖2A 圖2D所述的第一軌線410與第二軌線420分別電連接系統(tǒng)電壓軌線 VDD與輸出入焊墊102，圖2E 圖2F所述的第一軌線410與第二軌線420分別電連接輸出入焊墊102與系統(tǒng)電壓軌線VDD。對于靜電放電保護電路340而言，圖2A 圖2D所述的第一軌線410與第二軌線420分別是系統(tǒng)電壓軌線VDD與接地軌線VSS，而圖2E 圖2F所述的第一軌線410與第二軌線420則分別是接地軌線VSS與系統(tǒng)電壓軌線VDD。
請參照圖2A，靜電放電保護電路320包括第一晶體管321以及電阻單元Rb。第一晶體管例如可為N型擴散金屬氧化物半導體場效應晶體管(lateraldiffused NMOSFET，簡稱LDNMOS)，亦可以是其他N溝道金屬氧化物半導體場效應晶體管或N型場氧化晶體管等。
前述第一晶體管321的源極與漏極可分別電連接至第一軌線410與第二軌線420，第一晶體管321的柵極可電連接至第二軌線420。當發(fā)生靜電放電時，靜電放電電壓可以使
7第一晶體管321發(fā)生擊穿，從而可使第一晶體管321于第一軌線410與第二軌線420之間導引靜電流。電阻單元Rb電連接于第一晶體管321的基體與第二軌線420之間。當焊墊 102發(fā)生靜電放電時，電阻單元Rb于第一晶體管321的基體與第二軌線420之間提供一電阻值。第一晶體管321的漏極-基體-源極形成一個寄生雙極性接面晶體管結構(寄生 NPN晶體管)，其中第一晶體管321的基體相當于寄生雙極性接面晶體管的基極。對于PS 測試模式而言(即第二軌線420接地)，由于第一晶體管321的基體經由電阻單元Rb電連接至與第二軌線420，因此當焊墊102發(fā)生靜電放電時，此正脈沖將會使第一晶體管321的基體電壓上升，進而可使寄生雙極性接面晶體管被導通。當發(fā)生靜電放電時，電阻單元Rb可以使得第一晶體管321的基體的準位電壓被均勻地提高，進而導通此寄生雙極性接面晶體管。由于在第一晶體管321擊穿之前，其寄生的雙極性接面晶體管提早被導通，因此本實施例的靜電放電保護電路可提供低的觸發(fā)電壓去保護核心電路，尤其是可以保護核心電路的輸出緩沖器。請參照圖2B，此為靜電放電保護電路320的另一種實施方式。圖2B相似于圖2A，二者不同之處在于圖2B的靜電放電保護電路320更包括第二晶體管322。第二晶體管322 例如可為N型場氧化晶體管、側向N型擴散金屬氧化物半導體場效應晶體管(LDNMOS)或其他晶體管。在其他實施例中，第二晶體管322亦可被一 PN 二極管取代。
前述第二晶體管322的源極與漏極分別電連接至第一軌線410與第二軌線420，而第二晶體管322的基體與柵極電連接至第二軌線420。當?shù)谝卉壘€410出現(xiàn)靜電放電的負脈沖時，此靜電放電電流會從接地的第二軌線420順向流經寄生二極管(即第二晶體管 322的基體與漏極所形成的寄生二極管)而到達第一軌線410。此第二晶體管322可于第一軌線410與第二軌線420之間導引靜電流。前述諸實施例中，電阻單元Rb可以是任何電阻性元件或實體電阻，例如傳統(tǒng)電阻器、可變電阻器、晶體管等。圖2C為靜電放電保護電路320的另一種實施方式，其中圖2C 相似于圖2A，二者不同之處在于圖2A是使用實體電阻實現(xiàn)電阻單元Rb，而圖2C的電阻單元Rb則包括電容431、實體電阻432、非門433(Not GATE)以及第三晶體管434。
請參照圖2C，電容431的第一端電連接至第一軌線410。實體電阻432的第一端與第二端分別電連接至電容431的第二端與第二軌線420。非門433的輸入端電連接至電容431的第二端，而非門433的輸出端電連接至第三晶體管434的柵極。第三晶體管434 的漏極電連接于第一晶體管321的基體。第三晶體管434的源極與基體電連接至第二軌線 420。在此第三晶體管434可以是任何N溝道金屬氧化物半導體場效應晶體管。
當?shù)谝卉壘€410發(fā)生靜電放電而第二軌線420被接地時，通過電容431與實體電阻432的RC暫態(tài)響應會使非門433的輸入端電壓上升，進而使得非門433的輸出端電壓下降。此時，非門433的輸出端電壓會使第三晶體管434截止(或趨近于截止狀態(tài))。因此，當發(fā)生靜電放電時，第三晶體管434可以于第一晶體管321的基體與第二軌線420之間提供一電阻值。此外，當在正常操作環(huán)境下，也就是第一軌線410供應系統(tǒng)電壓而第二軌線420供應接地電壓時，因電容431完成充電而使得非門433的輸入端電壓趨近于接地電壓，進而使得非門433的輸出端電壓趨近于系統(tǒng)電壓。此時，非門433的輸出端電壓會使第三晶體管
8434導通(或趨近于飽和狀態(tài))，使得第一晶體管321的基體接地。圖2D為靜電放電保護電路320的另一種實施方式。圖2D相似于圖2C，二者不同之處在于圖2D省略了非門433。于圖2D的電阻單元Rb中，實體電阻432的第一端電連接至第一軌線410。電容431的第一端與第二端分別電連接至實體電阻432的第二端與第二軌線420。第三晶體管434的源極與基體電連接于第二軌線420，第三晶體管434的漏極電連接于第一晶體管321的基體。第三晶體管434的柵極電連接至實體電阻432的第二端。
當?shù)谝卉壘€410發(fā)生靜電放電而第二軌線420被接地時，通過電容431與實體電阻432的RC暫態(tài)響應會使第三晶體管434的柵極電壓趨近于第二軌線420的電壓，進而使得第三晶體管434截止(或趨近于截止狀態(tài))。因此，當發(fā)生靜電放電時，圖2D的第三晶體管434亦可以于第一晶體管321的基體與第二軌線420之間提供一電阻值。此外，當在正常操作環(huán)境下，也就是第一軌線410供應系統(tǒng)電壓而第二軌線420供應接地電壓時，因電容 431完成充電而使得第三晶體管434的柵極電壓趨近于系統(tǒng)電壓。此時，第三晶體管434導通(或趨近于飽和狀態(tài))，使得第一晶體管321的基體接地。本發(fā)明所屬領域的技術人員當可參考上述諸實施例的教示，而類推至其他任何可能的實施方式。例如可使用側向P型擴散金屬氧化物半導體場效應晶體管(lateral diffused PMOSFET，簡稱LDPMOS)來實現(xiàn)前述第一晶體管321 。請參照圖2E，此為靜電放電保護電路320的又一種實施方式。圖2E相似于圖2A，不同之處在于圖2A的第一晶體管321 是以側向N型擴散金屬氧化物半導體場效應晶體管實施，而圖2E則是以側向P型擴散金屬氧化物半導體場效應晶體管來實施第一晶體管321，其中第一晶體管321的柵極電連接第二軌線420。在其他實施例中，第一晶體管321亦可以任何P溝道金屬氧化物半導體場效應晶體管或P型場氧化晶體管實施。請參照圖2F，此為靜電放電保護電路320的另一種實施方式。圖2F相似于圖2E，二者不同之處在于圖2F的靜電放電保護電路320更包括第二晶體管322。第二晶體管322 可為P型擴散金屬氧化物半導體場效應晶體管或其他P溝道金屬氧化物半導體場效應晶體管或P型場氧化晶體管。本發(fā)明所屬領域的技術人員可以視其需求，以任何部局結構實現(xiàn)上述諸實施例。圖3是繪示前述實施例所述的電路的電路布局俯視圖。圖4是繪示圖3中沿剖面線A-B的電路布局剖面構造示意圖。圖5是繪示圖3中沿剖面線C-D的電路布局剖面構造示意圖。其中所提及的襯底(substrate)可以是任何形式的襯底，例如N型摻雜的襯底、P型摻雜的襯底、或是無摻雜的襯底等。為方便說明，以下實施例將以P型摻雜的襯底Psub做為范例。
請同時參照圖3 圖5，第一導電型(在此例為N型)的第一阱(well)麗配置于 P型襯底Psub中。本領域的技術人員可以任何技術/工藝來實現(xiàn)第一阱麗，例如以高電壓 N型阱(high-voltage Niell，HV麗)來實現(xiàn)第一阱麗。第二導電型(在此例為P型)的第一基體(body或bulk) PB0DY1配置于第一阱麗中。N型摻雜的第一重摻雜區(qū)(heavily doped region) 501可配置于第一阱麗中且于第一基體PB0DY1夕卜，其中第一重摻雜區(qū)501電連接至第一軌線410。在另一實施例中，第一重摻雜區(qū)501可位于重摻雜漏極區(qū)(N-typeheavily doped drain)NHDD中，此重摻雜漏極區(qū) NHDD位于第一阱麗中。N型摻雜的第二重摻雜區(qū)502配置于第一基體PB0DY1中，其中第二重摻雜區(qū)502電連接至第二軌線420。
請再參考圖3 圖4，靜電放電保護電路的布局結構可更包括N型的第五重摻雜區(qū) 505。第五重摻雜區(qū)505配置于第二基體PB0DY2中。第五重摻雜區(qū)505電連接至第二軌線 420。前述靜電放電保護電路的布局結構可更包括第一柵極結構G1與第二柵極結構 G2，其中第一與第二柵極結構Gl與G2可分別包含柵極與柵介電層。第一柵極結構Gl配置于第一阱麗上方且覆蓋于第一重摻雜區(qū)501與第二重摻雜區(qū)502之間區(qū)域的一部份或全部，其中第一柵極結構G1電連接至第二軌線420。第二柵極結構G2配置于第一阱麗上方且覆蓋于第一重摻雜區(qū)501與第五重摻雜區(qū)505之間區(qū)域的一部份或全部，其中第二柵極結構G2電連接至第二軌線420。前述的第一柵極結構Gl、第一重摻雜區(qū)501、重摻雜漏極區(qū)NHDD、第一阱麗、第二重摻雜區(qū)502與P型摻雜的第一基體PB0DY1可構成一N型擴散金屬氧化物半導體場效應晶體管(LDNM0S)，其中第一重摻雜區(qū)501為LDNM0S的漏極，第二重摻雜區(qū)502為LDNM0S的源極，此LDNM0S可做為圖2A 圖2D的第一晶體管321的例示。第二柵極結構G2、第一重摻雜區(qū)501、重摻雜漏極區(qū)NHDD、第一阱麗、第五重摻雜區(qū)505與P型摻雜的第一基體PB0DY2 亦可構成一 LDNM0S，其中第一重摻雜區(qū)501為LDNM0S的漏極，第五重摻雜區(qū)505為LDNM0S 的源極，此LDNM0S可做為圖2B的第二晶體管322的例示。請再參考圖3 圖5，圖3所示的電阻路徑(resistance path)Rb，其相當于圖 2A 圖2B所示的電阻單元Rb。在圖3中是以P型摻雜的第二基體PB0DY2做為所述第一基體與所述第二軌線之間電阻路徑Rb。也就是說，通過將第二基體PB0DY2電連接至第一基體PB0DY1，以及將第二基體PB0DY2透過第三重摻雜區(qū)503電連接第二軌線402 (或直接電連接第二軌線402)，使得第二基體PB0DY2可以于所述第一基體與所述第二軌線之間提供一電阻值。第二基體PB0DY2配置于第一阱麗中以形成電阻性的電流路徑，因此可以通過第二基體PB0DY2延伸出的第一端鄰接第一基體PB0DY1而形成電阻路徑Rb。 P型摻雜的第三重摻雜區(qū)503配置于第二基體PB0DY2中，且電連接至第二軌線420。因此，電阻路徑Rb 可以電連接于第一基體PB0DY1(也就是第一晶體管321的基體)與第二軌線420之間。
上述實施例的布局結構中，所屬領域的技術人員可以視需求而自行決定布局外觀。以圖4為例，第一重摻雜區(qū)501內電連接第一軌線410的接觸窗插塞至重摻雜漏極區(qū) NHDD的距離可以是^ 7um，而第一重摻雜區(qū)501與第一柵極結構Gl所覆蓋區(qū)域之間的距離可以是^0.7um。第一柵極結構G1的長度可以是^ lum。第一柵極結構Gl與其間隙壁 (spacer,未繪示)所覆蓋的第一基體PB0DY1的區(qū)域可以是^ 0. 6um。值得注意的是，上述第一基體PB0DY1與第二基體PB0DY2可以視為同一個P型基體。另外，上述電阻路徑Rb是以相互電連接的第一基體PB0DY1與第二基體PB0DY2實現(xiàn)，但卻不應因此限制本發(fā)明。所屬領域的技術人員可以任何方式實現(xiàn)電阻路徑Rb。例如，可以選擇性地在第二基體PB0DY2中配置P型摻雜的重摻雜區(qū)511，并且選擇性地在第一基體 PB0DY1中配置P型摻雜的第四重摻雜區(qū)504，而由相互電連接的第四重摻雜區(qū)504、重摻雜區(qū)511、第三重摻雜區(qū)503形成電阻路徑Rb。透過調整P型重摻雜區(qū)511的外觀(路徑寬度與長度)，或透過調整P型重摻雜區(qū)511的摻雜濃度，可以對應地決定電阻路徑Rb (圖2A 圖2B的電阻單元Rb)的電阻值。圖6是繪示依照本發(fā)明另一實施例所述的電路布局俯視示意圖，圖7是繪示圖6
10中沿剖面線E-F的電路布局剖面構造示意圖。圖6 圖7與前述圖3 圖5的電路布局不同的地方在于電阻路徑Rb的實施方式。請參照圖6 圖7，在此實施例中以多晶硅層內連線810來實現(xiàn)電阻路徑Rb。多晶硅層內連線810配置于襯底Psub上方。多晶硅層內連線810的第一端與第二端分別延伸至第四重摻雜區(qū)504與第三重摻雜區(qū)503以形成一電流路徑。其中，多晶硅層內連線810 的第一端透過多個接觸窗插塞(contact plug，未繪示)電連接所述第四重摻雜區(qū)504，而所述多晶硅層內連線810的第二端透過多個接觸窗插塞(未繪示)電連接至第三重摻雜區(qū) 503。因此，第一基體PB0DYl可以經由第四重摻雜區(qū)504、電阻路徑Rb(即多晶硅層內連線 810)電連接至第二軌線420。在另一實施例中，多晶硅層內連線810的第二端可不需要透過接觸窗插塞電連接至第三重摻雜區(qū)503，而使多晶硅層內連線810的第二端直接電連接至第二軌線420。圖8是繪示依照本發(fā)明另一實施例所述的電路布局剖面構造示意圖，圖8所示電路布局的俯視圖可以參考圖3而類推，故不贅述。圖8的布局結構與圖4相似，二者不同之處在于圖8的實施例以第一場氧化層(Field Oxide)F01與第二場氧化層F02分別取代圖4 的第一柵極結構Gl與第二柵極結構G2。場氧化層F01與F02可以利用區(qū)域氧化法(Local Oxidation,LOCOS)或其他工藝來形成。在其他實施例中，可能以淺溝渠隔離結構或其他隔離結構取代上述場氧化層F01與F02。本發(fā)明所屬領域的技術人員可以視其需求，任意改變上述諸實施例。例如，可以將上述所有N型摻雜改為P型摻雜，且將上述所有P型摻雜改為N型摻雜。圖9是繪示依照本發(fā)明實施例另一實施例所述的電路布局剖面示意圖。圖9所示電路布局的俯視圖可以參考圖3而類推，故不贅述。其中所提及的襯底(substrate)可以是任何形式的襯底，例如N 型導電型的襯底、P型導電型的襯底、或是無摻雜的襯底等。為方便說明，以下實施例將以N 型導電型的襯底Nsub做為范例。本實施例中，第一導電型(在此例為P型)的第一阱PW配置于N型襯底Nsub 中。所屬技術領域的技術人員可以任何技術/工藝來實現(xiàn)第一阱PW，例如以高電壓P型阱 (high-voltage Piell， HVPW)來實現(xiàn)第一阱PW。第二導電型(在此例為N型)的第一基體NB0DY1配置于第一阱PW中。P型的第一重摻雜區(qū)(heavily doped region) 1601可配置于第一阱PW中且于第一基體NB0DY1夕卜，其中第一重摻雜區(qū)1601電連接至第一軌線410。在本實施例中，第一重摻雜區(qū)1601可位于重摻雜漏極區(qū)(P-type heavily doped drain)PHDD中，此重摻雜漏極區(qū)PHDD位于第一阱 PW中。P型的第二重摻雜區(qū)1602配置于第一基體NB0DY1中，其中第二重摻雜區(qū)1602電連接至第二軌線420。靜電放電保護電路的布局結構可更包括P型的第五重摻雜區(qū)1605。第五重摻雜區(qū) 1605配置于第二基體NB0DY2中。第五重摻雜區(qū)1605電連接至第二軌線420。
前述靜電放電保護電路的布局結構可更包括第一柵極結構G1與第二柵極結構 G2。第一柵極結構G1配置于第一阱PW上方，其中第一柵極結構G1電連接至第二軌線420。第二柵極結構G2配置于第一阱PW上方，其中第二柵極結構G2電連接至第二軌線420。
前述的第一柵極結構Gl、第一重摻雜區(qū)1601、重摻雜漏極區(qū)PHDD、第一阱PW、第二重摻雜區(qū)1602與N型摻雜的第一基體NB0DY1可構成一 P型雙擴散金屬氧化物半導體
11場效應晶體管(LDPM0S)，其中第一重摻雜區(qū)1601為LDPMOS的漏極，第二重摻雜區(qū)1602為 LDPMOS的源極，此LDPMOS可做為圖2E 圖2F的第一晶體管321的例示。第二柵極結構 G2、第一重摻雜區(qū)1601、重摻雜漏極區(qū)PHDD、第一阱PW、第五重摻雜區(qū)1605與N型摻雜的第一基體NB0DY2亦可構成一 LDPMOS，其中第一重摻雜區(qū)1601為LDPMOS的漏極，第五重摻雜區(qū)1605為LDPMOS的源極，此LDPMOS可做為圖2F的第二晶體管322的例示。
上述實施例的布局結構中，所屬領域的技術人員可以視需求而自行決定布局外觀。例如，第一重摻雜區(qū)1601內電連接第一軌線410的接觸窗插塞至重摻雜漏極區(qū)PHDD的距離可以是^ 7um，而第一重摻雜區(qū)1601與第一柵極結構G1所覆蓋區(qū)域之間的距離可以是 > 0. 7um。第一柵極結構G1的長度可以是^ lum。第一柵極結構Gl與其間隙壁(spacer, 未繪示)所覆蓋的第一基體NB0DY1的區(qū)域可以是^ 0. 6um。圖10是比較圖2B所示本發(fā)明實施例與傳統(tǒng)靜電放電保護電路二者特性曲線。圖 10中縱軸表示靜電放電的電流量(單位為安培)，而橫軸表示靜電放電的電壓量(單位為伏特)。在相同的靜電放電測試條件下，曲線1901表示傳統(tǒng)靜電放電保護電路的電流-電壓特性曲線，而曲線1902則表示圖28所示本發(fā)明實施例的靜電放電保護電路的電流-電壓特性曲線。從圖10可以清楚看出，傳統(tǒng)靜電放電保護電路的觸發(fā)電壓(trigger voltage) Vt約為22. 4V，保持電壓(holding voltage)Vh約為12. 8V ;而圖2B所示本發(fā)明實施例的靜電放電保護電路成功地將觸發(fā)電壓Vt降低至18. 0V，保持電壓Vh則降低至11. 4V。因此當發(fā)生靜電放電時，圖2B所示的靜電放電保護電路可以更早將靜電放電電流導引至接地軌線VSS，對核心電路101提供更完善的保護。圖11是繪示傳統(tǒng)靜電放電保護元件的靜電放電測試結果示意圖。當焊墊發(fā)生靜電放電時，大量的靜電放電電流將會通過圖ll所示傳統(tǒng)靜電放電保護元件而被導引至接地軌線VSS。然而，傳統(tǒng)靜電放電保護元件的"均勻導通的能力"(uniform turn-on performance)不佳，致使大量的靜電放電電流因太過集中于某一處(如圖ll所示靜電放電測試的燒毀點1101)，使得傳統(tǒng)靜電放電保護元件對于靜電放電電流的耐受能力被大打折扣。圖12是繪示上述圖3中靜電放電保護元件的靜電放電測試結果示意圖。當焊墊 102發(fā)生靜電放電時，大量的靜電放電電流將會通過圖3所示靜電放電保護元件而被導引至接地軌線VSS。從圖12中燒毀點1201的分布形狀可以驗證圖3所示靜電放電保護元件具有極佳的"均勻導通的能力"。由于良好的均勻導通的能力，使得大量的靜電放電電流可以均勻分散，進而使圖3所示靜電放電保護元件可以大幅提升對于靜電放電電流的耐受能力。綜上所述，上述諸實施例因第一晶體管321 (例如N型晶體管)的基體經由電阻單元Rb電連接至第二軌線420 (例如將第二軌線420接地)，因此當?shù)谝卉壘€410發(fā)生靜電放電時，電阻單元Rb可以在第一晶體管321的基體與第二軌線420之間提供電阻值，均勻提高第一晶體管321的基體的準位電壓。由于第一晶體管321的漏極-基體-源極形成一個寄生雙極性接面晶體管結構(例如NPN結構)，所以第一晶體管321的基體相當于寄生雙極性接面晶體管的基極。因此，前述電阻單元Rb在基體所形成的高準位電壓會導通(turn on)此一寄生雙極性接面晶體管，進而使靜電放電保護電路即時提供靜電放電的電流路徑。
雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術領域的技術人員，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，故本發(fā)明的保護范圍當以權利要求所界定范圍為準。
權利要求
一種靜電放電保護電路，其特征在于，所述靜電放電保護電路包括一第一軌線與一第二軌線；一第一晶體管，包括一基體、一漏極、一源極與一柵極，所述第一晶體管的漏極電連接至所述第一軌線，而所述第一晶體管的柵極與源極電連接至所述第二軌線，用以當發(fā)生靜電放電時于所述第一軌線與所述第二軌線之間導引靜電流；以及一電阻單元，電連接于所述第一晶體管的基體與所述第二軌線之間，用以當發(fā)生靜電放電時于所述第一晶體管的基體與所述第二軌線之間提供一電阻值。
2. 如權利要求1所述的靜電放電保護電路，其特征在于，所述第一晶體管為一N溝道金屬氧化物半導體場效應晶體管或一側向N型擴散金屬氧化物半導體場效應晶體管。
3. 如權利要求2所述的靜電放電保護電路，其特征在于，所述第二軌線的電壓相對低于所述第一軌線的電壓。
4. 如權利要求3所述的靜電放電保護電路，其特征在于，當所述第一軌線電連接至一輸出入焊墊時，所述第二軌線電連接至一接地軌線，當所述第一軌線電連接至一系統(tǒng)電壓軌線時，所述第二軌線電連接至一輸出入焊墊或一接地軌線。
5. 如權利要求1所述的靜電放電保護電路，其特征在于，所述靜電放電保護電路更包括一第二晶體管，該所述第二晶體管包括一基體、一漏極、一源極與一柵極，該所述第二晶體管的源極與漏極分別電連接至該所述第一軌線與該所述第二軌線，該所述第二晶體管的柵極與基體電連接至該所述第二軌線，用以當發(fā)生靜電放電時于該所述第一軌線與該所述第二軌線之間導引靜電流。
6. 如權利要求5所述的靜電放電保護電路，其特征在于，所述第二晶體管為N溝道金屬氧化物半導體場效應晶體管或N型擴散金屬氧化物半導體場效應晶體管。
7. 如權利要求1所述的靜電放電保護電路，其特征在于，所述電阻單元為一實體電阻。
8. 如權利要求1所述的靜電放電保護電路，其特征在于，所述電阻單元包括一電容，其第一端電連接至所述第一軌線；一實體電阻，其第一端與第二端分別電連接至所述電容的第二端與所述第二軌線；一非門，其輸入端電連接所述電容的第二端；以及一第三晶體管，包括一基體、一漏極、一源極與一柵極，所述第三晶體管的源極與基體電連接于所述第二軌線，所述第三晶體管的漏極電連接于所述第一晶體管的基體，所述第三晶體管的柵極電連接至所述非門的輸出端。
9. 如權利要求1所述的靜電放電保護電路，其特征在于，所述電阻單元包括一實體電阻，其第一端電連接至所述第一軌線；一電容，其第一端與第二端分別電連接至所述實體電阻的第二端與所述第二軌線；以及一第三晶體管，包括一漏極、一源極與一柵極，所述第三晶體管的漏極電連接于所述第一晶體管的基體，所述第三晶體管的源極與基體電連接于所述第二軌線，所述第三晶體管的柵極電連接至所述實體電阻的第二端。
10. 如權利要求1所述的靜電放電保護電路，其特征在于，所述第一晶體管為P溝道金屬氧化物半導體場效應晶體管或側向P型擴散金屬氧化物半導體場效應晶體管，所述第一軌線的電壓相對低于所述第二軌線的電壓。
11. 如權利要求io所述的靜電放電保護電路，其特征在于，當所述第一軌線電連接至一輸出入焊墊時，所述第二軌線電連接至一系統(tǒng)電壓軌線，當所述第一軌線電連接至一接地軌線時，所述第二軌線電連接至一輸出入焊墊或一系統(tǒng)電壓軌線。
12. —種靜電放護保護元件，其特征在于，所述靜電放護保護元件包括一第一阱，其為第一導電型，配置于一襯底中；一第一基體，其為第二導電型，配置于所述第一阱中，做為一第一晶體管的基體；一第一重摻雜區(qū)，其為第一導電型，配置于所述第一阱中且位于所述第一基體外，其中所述第一重摻雜區(qū)電連接至一第一軌線；一第二重摻雜區(qū)，其為第一導電型，配置于所述第一基體中，其中所述第二重摻雜區(qū)電連接至一第二軌線；以及一電阻路徑，其電連接于所述第一基體與所述第二軌線之間。
13. 如權利要求12所述的靜電放電保護元件，其特征在于，所述電阻路徑包括一第二基體，所述第二基體為第二導電型，且所述第二基體的第一端鄰接所述第一基體；以及一第三重摻雜區(qū)，其為第二導電型，配置于所述第二基體中，所述第三重摻雜區(qū)電連接至所述第二軌線。
14. 如權利要求12所述的靜電放電保護元件，其特征在于，所述電阻路徑包括一第四重摻雜區(qū)，其為第二導電型，配置于所述第一基體中；以及一多晶硅層內連線，配置于所述襯底上方以形成一電流路徑，其中所述多晶硅層內連線的第一端電連接所述第四重摻雜區(qū)，而所述多晶硅層內連線的第二端電連接至所述第二軌線。
15. 如權利要求12所述的靜電放電保護元件，其特征在于，所述電阻路徑包括一第二基體，所述第二基體為第二導電型，位于所述第一阱中，所述第二基體電連接至所述第二軌線；一第四重摻雜區(qū)，其為第二導電型，配置于所述第一基體中；以及一多晶硅層內連線，配置于所述襯底上方以形成一電流路徑，其中所述多晶硅層內連線的第一端電連接所述第四重摻雜區(qū)，而所述多晶硅層內連線的第二端電連接至所述第二基體。
16. 如權利要求12所述的靜電放電保護元件，其特征在于，當所述第二導電型為P型時，所述第一導電型為N型，當所述第二導電型為N型時，所述第一導電型為P型。
17. 如權利要求12所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件更包括一第二基體，其為第二導電型，配置于所述第一阱中，做為一第二晶體管的基體，其中所述第一重摻雜區(qū)位于所述第一基體與所述第二基體之間；一第三重摻雜區(qū)，其為第二導電型，配置于所述第二基體中，其中所述第三重摻雜區(qū)電連接至所述第二軌線；以及一第五重摻雜區(qū)，其為第一導電型，配置于所述第二基體中，其中所述第五重摻雜區(qū)電連接至所述第二軌線。
18. 如權利要求17所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件更包括一第一柵極結構，其配置于所述第一阱上方，且覆蓋所述第一重摻雜區(qū)與所述第二重摻雜區(qū)之間區(qū)域的一部份或全部，其中所述第一柵極結構電連接至所述第二軌線；以及一第二柵極結構，其配置于所述第一阱上方，且覆蓋所述第一重摻雜區(qū)與所述第五重摻雜區(qū)之間區(qū)域的一部份或全部，其中所述第二柵極結構電連接至所述第二軌線。
19. 如權利要求17所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件更包括一重摻雜漏極區(qū)，其為第一導電型，配置于所述第一阱中且于所述第一基體與所述第二基體之間，且所述第一重摻雜區(qū)位于所述重摻雜漏極區(qū)中。
20. 如權利要求13所述的靜電放電保護元件，其特征在于，所述靜電放電保護元件更包括一第一場氧化層，其配置于所述第一阱上，且于所述第一重摻雜區(qū)與所述第二重摻雜區(qū)之間；以及一第二場氧化層，其配置于所述第一阱上，且于所述第一重摻雜區(qū)與所述第五重摻雜區(qū)之間。
21. —種靜電放護保護元件，其特征在于，所述靜電放電保護元件包括一第一阱，其為第一導電型，配置于一襯底中；一第一基體，其為第二導電型，配置于所述第一阱中；一第一重摻雜區(qū)，其為第一導電型，配置于所述第一阱中且位于所述第一基體外，且電連接至一第一軌線；一第二重摻雜區(qū)，其為第一導電型，配置于所述第一基體中，且電連接至一第二軌線；一第三重摻雜區(qū)，其為第二導電型，位于所述第一基體中，且所述第三重摻雜區(qū)為浮置，其中所述第一阱、所述第一基體、所述第一重摻雜區(qū)、所述第二重摻雜區(qū)與所述第三重摻雜區(qū)組成一第一晶體管；以及一第二基體，其為第二導電型，鄰接所述第一基體，且所述第二基體電連接至所述第二軌線。
全文摘要
提出一種靜電放電保護電路及元件，所述靜電放電保護電路包括第一軌線、第二軌線、第一晶體管、以及電阻單元。第一晶體管的漏極電連接至第一軌線，而源極與柵極電連接至第二軌線。電阻單元電連接于第一晶體管的基體與第二軌線之間。當發(fā)生靜電放電時，電阻單元于第一晶體管的基體與第二軌線之間提供一電阻值。
文檔編號H01L27/02GK101752360SQ20081018410
公開日2010年6月23日申請日期2008年12月11日優(yōu)先權日2008年12月11日
發(fā)明者徐中玓, 賴明芳申請人:新唐科技股份有限公司

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