專(zhuān)利名稱(chēng)：用于制造包含每單位面積有高電容的電容器的半導(dǎo)體組件的方法
技術(shù)領(lǐng)域：
本發(fā)明大體上系關(guān)于用于制造半導(dǎo)體組件之方法，且更詳言之， 系關(guān)于用于制造具有高介電常數(shù)電介質(zhì)之電容器之半導(dǎo)體組件。
背景技術(shù)：
大多數(shù)目前的集成電路(IC)系利用復(fù)數(shù)個(gè)互連(interconnected)場(chǎng)效 晶體管(FET)來(lái)實(shí)作，該等場(chǎng)效晶體管亦稱(chēng)為金屬氧化物半導(dǎo)體場(chǎng)效晶 體管(MOSFET或MOS晶體管)。IC通常利用P-信道及N-信道FET兩 者而形成，于是將該IC稱(chēng)為互補(bǔ)MOS或CMOS電路。FET IC之效能 的某些改善可通過(guò)于半導(dǎo)體材料薄層中形成FET而實(shí)現(xiàn)(該半導(dǎo)體材料 薄層覆于絕緣體層上)。此種絕緣體上半導(dǎo)體(Semiconductor on insulator; SOI)FET其中之一的好處為展現(xiàn)較低的接面電容，因此可于 較高速下操作。
形成于SOI層中與上的MOS晶體管系互連以實(shí)作所希望的電路功 能。 一些電壓總線亦連接至適當(dāng)?shù)难b置，以依電路功能的要求而給予 這些裝置動(dòng)力。該等電壓總線可包含，例如，Vdd總線、Vee總線、Vss 總線等等，而且可包含與外部電源耦合之總線以及與內(nèi)部產(chǎn)生或內(nèi)部 改變之電源耦合之總線。如于此所使用者，該等術(shù)語(yǔ)將用于外部以及 內(nèi)部總線。由于在電路的操作期間電路中各種節(jié)點(diǎn)被充電或放電，各 種總線必須供應(yīng)(source)或汲取(sink)電流至這些節(jié)點(diǎn)。尤其是當(dāng)集成電 路的開(kāi)關(guān)速度(switchingspeed)增加時(shí)，因?yàn)榭偩€的固有電感，經(jīng)由總 線供應(yīng)或汲取電流的需求可能會(huì)造成總線上顯著的電壓尖波(voltage spike)。為了避免可能由電壓尖波所造成的邏輯錯(cuò)誤，將去耦合 (decoupling)電容器置于總線之間早已司空見(jiàn)慣。例如，此等去耦合電 容器可連接于Vdd與V^總線之間。這些去耦合電容器通常沿著總線的 長(zhǎng)度分布。電容器通常形成為MOS電容器，使電容器的一個(gè)板系由用以形成MOS晶體管的柵極電極的相同材料所形成，電容器的另一個(gè)板 系以SOI層中的雜質(zhì)摻雜區(qū)域所形成，而分隔電容器的這兩個(gè)板之電 介質(zhì)系由柵極電介質(zhì)所形成。
此種以習(xí)知方式形成的去耦合電容器的一個(gè)問(wèn)題為電容器的尺 寸。因此，為了可于特定尺寸的半導(dǎo)體芯片上制造不斷增加數(shù)目的組 件，有持續(xù)努力以減少集成電路組件的尺寸。習(xí)知制造之去耦電容器 的尺寸為該持續(xù)努力的障礙。為了增加習(xí)知制造之去耦合電容器之每 單位面積的電容(其會(huì)使電容器尺寸減小)，電容器電介質(zhì)的厚度必須減
小。電容器電介質(zhì)的厚度減小導(dǎo)致電容器漏電流(leakage current)增加以 及可靠性降低的問(wèn)題。此外，需要將相同的電介質(zhì)材料用于MOS晶體 管之柵極電介質(zhì)與電容器電介質(zhì)兩者為不利地，因?yàn)榇朔N需求限制了 制造過(guò)程的彈性。
因此，希望提供一種用于制造包含每單位面積有高電容之電容器 之集成電路之方法，而無(wú)須依靠非常薄的電介質(zhì)層。此外，希望提供 用于制造包含電容器之集成電路的方法，其中，電容器電介質(zhì)與IC之 MOS晶體管的柵極絕緣體系分開(kāi)形成。再者，由后續(xù)詳述與所附之申 請(qǐng)專(zhuān)利范圍，并結(jié)合附圖以及前述之技術(shù)領(lǐng)域與先前技術(shù)，本發(fā)明之 其它希望的特征與特性將變得明顯。

發(fā)明內(nèi)容
本發(fā)明提供一種用于制造半導(dǎo)體組件的方法，該半導(dǎo)體組件包含 每單位面積具有高電容之電容器。該組件系形成于絕緣體上半導(dǎo)體 (SOI)襯底中與上，該SOI襯底具有第一半導(dǎo)體層、在該第一半導(dǎo)體層
上的絕緣體層、以及覆于該絕緣體層上之第二半導(dǎo)體層。該方法包括 于第一半導(dǎo)體層中形成第一電容器電極，以及沉積覆于該第一電容器
電極上之電介質(zhì)層，該電介質(zhì)層包括BakCaJVyZry03。導(dǎo)電材料被沉 積與圖案化，以形成覆于該電介質(zhì)層上之第二電容器電極，因而形成 具有高介電常數(shù)電介質(zhì)之電容器。接著，MOS晶體管系形成于第二半 導(dǎo)體層的一部分中，該MOS晶體管，尤其是MOS晶體管的柵極電介 質(zhì)，其形成系與電容器之形成無(wú)關(guān)，且與該電容器電性隔離。


本發(fā)明于上述結(jié)合圖式一起敘述，其中相似的組件符號(hào)代表相似 的組件，而且其中
圖1至圖12以剖面圖說(shuō)明根據(jù)本發(fā)明之實(shí)施例之用于制造半導(dǎo)體 組件之方法步驟。
具體實(shí)施例方式
下列詳述在本質(zhì)上僅為例示性，而不意欲限制本發(fā)明或本發(fā)明的 應(yīng)用或利用。此外，本發(fā)明并無(wú)意圖經(jīng)由任何前述的技術(shù)領(lǐng)域、先前 技術(shù)、發(fā)明內(nèi)容或以下實(shí)施方式中的任何表達(dá)的或暗指的理論限制本 發(fā)明。
用于制造半導(dǎo)體集成電路(IC)的新方法已于美國(guó)專(zhuān)利第6,936,514 號(hào)中揭露，該案系并入于此作為參考。本發(fā)明通過(guò)提供用于制造IC之 方法，克服美國(guó)專(zhuān)利第6,936,514號(hào)中所揭露之方法的某些缺點(diǎn)，該等 IC包含高介電常數(shù)("高-K")絕緣體材料作為電容器電介質(zhì)以增加電容 效率(增加每單位面積的電容)與減少漏電流，而不會(huì)影響實(shí)作該IC之 晶體管之柵極絕緣體膜。
圖1至圖12以剖面圖說(shuō)明根據(jù)本發(fā)明之實(shí)施例之用于制造半導(dǎo)體 組件(20)之方法步驟。半導(dǎo)體組件20包含MOS晶體管22與去耦合電 容器24。熟悉此項(xiàng)技藝者將了解IC可包含大量之與MOS電容器22 相似的MOS晶體管，以及大量的去耦合電容器，例如去耦合電容器 24。 MOS晶體管可包含N-信道與P-信道MOS晶體管二者，而且這些 晶體管可被排列(army)與互連以實(shí)作所希望的集成電路。去耦合電容器 可耦合于適當(dāng)?shù)奈恢弥g(例如，Vdd與Vw總線)，以幫忙調(diào)節(jié)供給這些 總線的電壓。雖然術(shù)語(yǔ)"MOS裝置"恰當(dāng)?shù)匾庵妇哂薪饘贃艠O電極與氧 化物柵極絕緣體的裝置，但該術(shù)語(yǔ)將于整個(gè)說(shuō)明書(shū)中用來(lái)意指任何包 含位于柵極絕緣體(氧化物或其它絕緣體)之上的導(dǎo)電柵極電極(金屬 或其它導(dǎo)電材料)之半導(dǎo)體晶體管，(該柵極絕緣體遂位于半導(dǎo)體襯底之 上)。制造MOS組件的各種步驟為已知的，所以為了簡(jiǎn)潔，許多習(xí)知 步驟將于此簡(jiǎn)單地提及或完全略過(guò)，而不提供已知的工藝細(xì)節(jié)。
如圖1所示，根據(jù)本發(fā)明之一個(gè)實(shí)施例的方法由形成絕緣體上半導(dǎo)體(SOI)襯底26而開(kāi)始，該SOI襯底26包含在絕緣體層39之上之 薄半導(dǎo)體層28，該絕緣體層30系由另外的半導(dǎo)體層32所支撐。較佳 地，半導(dǎo)體層28與半導(dǎo)體層32二者為單晶硅層，但亦可使用其它半 導(dǎo)體材料。如于此所使用者，術(shù)語(yǔ)"硅層"與"硅襯底"將用以涵蓋通常使 用于半導(dǎo)體業(yè)中的相當(dāng)純或以低雜質(zhì)濃度摻雜之單晶硅材料，以及摻 合其它元素(諸如鍺、碳等等)的硅，以形成實(shí)質(zhì)上單晶半導(dǎo)體材料。雖 然熟悉此項(xiàng)技藝者將了解半導(dǎo)體材料亦可為其它材料，諸如，鍺或化 合物半導(dǎo)體材料中的一種，但為了容易討論，此處所敘述之半導(dǎo)體材 料將限為正如上定義的術(shù)語(yǔ)"硅"。
SOI襯底26可通過(guò)一些已知的工藝所形成，諸如已知的層轉(zhuǎn)換 (layertransfer)技術(shù)。于該技術(shù)中，高劑量的氫被注入氧化之單晶硅晶 圓的次表面區(qū)域中，以形成氫應(yīng)力次表面層(hydrogen stressed subsurface layer)。接著，該注入的晶圓系覆晶接合(flip bond)至單晶硅 襯底32。接著，進(jìn)行兩階段的熱處理，以沿著注入的區(qū)域?qū)⒆⑷霘渲?晶圓體分裂并且強(qiáng)化接合，使薄單晶硅層28接合至該單晶硅襯底，并 且由電介質(zhì)絕緣體層30與該襯底分隔。接著，取決于所實(shí)作的電路功 能，將該單晶硅層薄化與研磨(例如通過(guò)化學(xué)機(jī)械平坦化(CMP)技術(shù))至 約50至100奈米(nm)的厚度。較佳地，單晶硅層與單晶硅載體襯底具 有每平方至少約1至35歐姆(Ohm)的電阻。硅層28可經(jīng)雜質(zhì)摻雜成N 型或P型，但較佳為經(jīng)摻雜成P型。較佳地，襯底層32為經(jīng)摻雜成P 型。電介質(zhì)絕緣體層30，通常為二氧化硅，較佳地具有約50至200 nm 的厚度。較佳地，墊氧化物(padoxide)層與氮化硅層(于此及后續(xù)圖式 中為單層29)系形成于硅層28的表面上。該墊氧化物可通過(guò)熱氧化而 生長(zhǎng)至，例如，5至10nm的厚度，而且可通過(guò)，例如，低壓化學(xué)氣相 沉積(LPVCD)，沉積氮化硅至10至50 nm的厚度。熟悉此項(xiàng)技藝者了 解墊氧化物/氮化物層的許多用途，諸如保護(hù)硅層28的表面、作為研磨 終止等等。
如圖2所示，該方法通過(guò)電性隔離硅層28之各種區(qū)域而繼續(xù)，例 如通過(guò)形成淺溝槽隔離(STI)區(qū)域34、 36及38，該等淺溝槽隔離區(qū)域 延伸穿過(guò)硅層的厚度。如已知者，有許多工藝可用以形成STI，因此不 需于此詳述該工藝。通常，STI包含被蝕刻至半導(dǎo)體襯底之表面中且接著以絕緣材料填充的淺溝槽。在溝槽以絕緣材料(諸如，氧化硅)填充之 后，該表面通常被平坦化，例如通過(guò)化學(xué)機(jī)械平坦化(CMP)。墊氧化物
/氮化物層作為CMP工藝的研磨終止，并且保護(hù)硅層28的表面的殘留 部分。該STI用以將MOS晶體管22與去耦合電容器24隔離，且提供 所實(shí)作的電路所需之晶體管之間的隔離。
如圖3所示，光阻層40系施加于STI、墊氧化物/氮化物層29及 硅層28的頂部之上，且被圖案化以形成暴露一部分之STI 36之孔洞 (opening)42。如圖4所示，利用經(jīng)圖案化之光阻作為蝕刻屏蔽，將STI 38之暴露部分蝕刻，例如通過(guò)反應(yīng)性離子蝕刻(RIE)。繼續(xù)反應(yīng)性離子 蝕刻，蝕刻通過(guò)氧化物層30，以暴露硅層32的一部分43。因此，經(jīng) 蝕刻之孔洞44延伸通過(guò)STI 38與氧化物30兩者至下面的硅。
根據(jù)本發(fā)明之實(shí)施例，N型導(dǎo)電性決定離子被注入(如箭頭46所示) 通過(guò)孔洞44，以于硅層32之暴露部分43中形成N型雜質(zhì)摻雜區(qū)域48， 如圖5所示。經(jīng)圖案化之光阻屏蔽40可作為此步驟的離子注入屏蔽。 墊氧化物/氮化物層29保護(hù)硅層28的表面免于受到光阻與用于除去該 光阻之化學(xué)物的破壞。
在除去經(jīng)圖案化之光阻屏蔽與仔細(xì)清除該摻雜區(qū)域的表面之后， 沉積金屬層50至該摻雜區(qū)域的表面上且覆于硅層28及STI區(qū)域上， 如圖6所示。該金屬層可通過(guò)物理氣相沉積技術(shù)(PVD)而沉積，例如通 過(guò)磁控濺鍍(magnetron sputtering)。較佳地，金屬層50為具有厚度約 100nm的鎳層。在沉積金屬層之后，沉積包括鋇、鈣、鈦、鋯以及氧 (BCTZ)之電介質(zhì)材料層52至金屬層50上。較佳地，該BCTZ層具有 Ba,.xCaxTiLyZry03界定的成分，而且最佳為具有Ba,Ca,Ti,Zr0.16O3 界定的成分。該BCZT層可以Cramer等人之"Low temperature deposited Ba0.96Ca0.04Ti0.84Zr0.16O3 thin films on Pt electrodes by radio frequency magnetron sputtering", Applied Physics Letters, 第84巻(Vol. 84)， 第5 冊(cè)(No. 5)， 2004年2月，第771-773頁(yè)中敘述的方式通過(guò)射頻(rf)磁控 濺鍍來(lái)沉積，其中之所有揭露內(nèi)容系并入本文作為參考。較佳地，沉 積該BCTZ層至厚度約20 nm。根據(jù)本發(fā)明之一個(gè)實(shí)施例，將該BCTZ 層在原位(insitu)被雜質(zhì)摻雜鈧(scandium)，以減少通過(guò)該BCZT層的漏 電流。該BCZT層可從目標(biāo)被射頻磁控濺鍍而成，該目標(biāo)包括鋇、韓、鈦、鋯、氧以及摻質(zhì)材料(諸如，鈧)。在沉積該BCTZ層之后，沉積第
二金屬層54至該BCZT層上。較佳地，金屬層54為通過(guò)PVD沉積至 大于約150nm的厚度之鎳層。于本發(fā)明之較佳實(shí)施例中，金屬層50 與金屬層54均為鎳，而且將金屬層50/BCZT層52/金屬層54依序通過(guò) 射頻磁控濺鍍而沉積，而不會(huì)破壞濺鍍裝置中的封層(seal)。該BCZT 層之較佳的成分會(huì)產(chǎn)生穩(wěn)定、低漏電的層，該層具有大于約10的介電 常數(shù)，與后續(xù)之標(biāo)準(zhǔn)MOS處理相符。再者，墊氧化物/氮化物層29避 免硅層29的表面與該經(jīng)沉積之金屬層之間不必要的接觸。
如圖7所示，根據(jù)本發(fā)明實(shí)施例之方法通過(guò)將金屬/BCZT/金屬層 平坦化而繼續(xù)，例如通過(guò)化學(xué)機(jī)械平坦化(CMP)，其利用墊氧化物/氮 化物層29為研磨終止，以除去覆于硅層28與該STI區(qū)域上之沉積層。 金屬層50與雜質(zhì)摻雜區(qū)域48 —起將形成去耦合電容器24的一個(gè)板； BCZT層52形成該電容器之電介質(zhì)層；以及金屬層54形成該電容器的 另一個(gè)板。在平坦化之前或之后，該BCZT層可被退火以增加該層之 介電常數(shù)。較佳地，該層系通過(guò)在大于45(TC的溫度下快速熱退火(RTA) 約5至10秒的時(shí)間，最佳在大于IOO(TC的溫度(例如約1100至1150
r;的溫度)下快速熱退火io秒的時(shí)間。在如此高的溫度下進(jìn)行退火為可
能的，因?yàn)橥嘶鹪贛OS晶體管22之制造前發(fā)生。高溫退火將BCZT 層的介電常數(shù)增加至高于用低溫?zé)嵬嘶鹂蛇_(dá)到的數(shù)值。
根據(jù)本發(fā)明進(jìn)一步的實(shí)施例(未圖標(biāo))，在平坦化步驟后可繼續(xù) CMP工藝，以造成金屬/BCZT/金屬層凹陷至硅層28的上表面平面下。 根據(jù)本發(fā)明之此實(shí)施例，氧化物或其它電介質(zhì)材料之層可沉積至該凹 陷之材料中，而且可通過(guò)額外的CMP工藝平坦化。氧化物或其它電介 質(zhì)材料之層用于包覆金屬/BCZT/金屬材料，而且從用于制造習(xí)知MOS 裝置之后續(xù)處理步驟隔離該材料，用以實(shí)作希望的集成電路功能。
為了開(kāi)始制造MOS晶體管22而準(zhǔn)備，在CMP與退火歩驟之后， 將墊氧化物/氮化物層29移除，且清理硅層28之暴露表面。MOS晶體 管22可根據(jù)標(biāo)準(zhǔn)MOS處理而制造，該標(biāo)準(zhǔn)MOS處理與用以將電容器 24之制造與互連完成為電路功能的步驟整合。如圖8所示，薄柵極氧 化物層56'熱生長(zhǎng)于硅層28的表面。較佳地，柵極氧化物56具有約1 至5nm的厚度。該柵極氧化物亦可通過(guò)，例如，化學(xué)氣相沉積技術(shù)(CVD)或低壓化學(xué)氣相沉積技術(shù)(LPCVD)，而沉積。如上述，該柵極絕 緣體不需要為硅氧化物，而可為，例如，高K電介質(zhì)材料(諸如，HfSiO 等等)。該柵極絕緣體的形成與電容器絕緣體52無(wú)關(guān)。根據(jù)本發(fā)明之一 個(gè)實(shí)施例，具有約50 nm的厚度的未經(jīng)摻雜之多晶硅層58系沉積于該 柵極絕緣體上。該多晶硅可，例如，通過(guò)減少硅烷通過(guò)CVD而沉積。 光阻層60系敷設(shè)于多晶硅層的表面。雖然未圖標(biāo)，但一般熟知亦可將 抗反射涂布材料層沉積于層58與60之間，以促進(jìn)多晶硅層58之后續(xù) 圖案化。
光阻層60被圖案化作為用于多晶硅層58之后續(xù)圖案化的蝕刻屏 蔽，以形成MOS晶體管22之柵極電極與該IC之其它MOS晶體管之 柵極電極。如圖9所示，較佳地，光阻系在規(guī)則數(shù)組的屏蔽62、 64、 66及68中圖案化。接著，屏蔽62系用于將多晶硅層58圖案化，以形 成MOS晶體管22之柵極電極70。屏蔽64、 66及68系用以形成假柵 極(dummygate)72、 74及76。固定的屏蔽圖案減少鄰近效果，該鄰近 效果與在形成柵極電極70與假柵極期間所使用的光微影步驟相關(guān)聯(lián)。 屏蔽數(shù)組系用作為蝕刻屏蔽，而且多晶硅層58通過(guò)，例如，RIE而蝕 刻，以形成柵極電極70以及假柵極72、 74及76。
在除去經(jīng)圖案化之光阻層60之后，側(cè)壁間隔物(sidewall spacer)80 可于柵極電極70與假柵極72、 74以及76的側(cè)壁上形成。眾所周知， 側(cè)壁間隔物可通過(guò)沉積氧化硅層或其它間隔物形成材料而形成。該間 隔物形成材料系被非等向性蝕刻，例如通過(guò)RIE，以從水平表面上除去 該材料，而保留在垂直表面上的間隔物。如圖10所示，MOS晶體管 22之源極區(qū)域82與汲極區(qū)域84系通過(guò)利用柵極電極70、側(cè)壁間隔物 80及經(jīng)圖案化之光阻層(未圖標(biāo))作為離子注入屏蔽來(lái)將導(dǎo)電性決定離 子注入硅層28中而形成。經(jīng)圖案化之光阻層保護(hù)電路中不應(yīng)與源極與 汲極區(qū)域同時(shí)經(jīng)注入的那些部分。若MOS晶體管22為n信道晶體管， 則被注入之離子可為，例如，砷或磷；若MOS晶體管22為p信道晶 體管，則被注入之離子可為硼。熟悉此項(xiàng)技藝者將了解多重側(cè)壁間隔 物與多重離子注入可用于MOS晶體管22之制造中，而且多重n信道 及/或p信道MOS晶體管可被制造以實(shí)作希望的電路功能。
將電介質(zhì)材料層90沉積于MOS晶體管22與去耦合電容器24之
ii上，并且平坦化該層的頂表面，例如通過(guò)CMP。將一個(gè)或多個(gè)接觸件
孔洞(contactopening)92蝕刻通過(guò)電介質(zhì)材料90、 STI38以及氧化物層 30，以暴露雜質(zhì)摻雜區(qū)域48的一部分94。較佳地，為了使金屬層50 的一部分由接觸件孔洞暴露出，接觸件孔洞92亦形成與金屬層50相 鄰或通過(guò)金屬層50的一部分。如圖11所示，部分94的接觸電阻(contact resistance)可通過(guò)將n型導(dǎo)電性決定離子注入摻雜區(qū)域48的表面中以形 成高雜質(zhì)濃度摻雜區(qū)域，或通過(guò)在該表面形成金屬硅化物，而降低。 高濃度摻雜區(qū)域或金屬硅化區(qū)域系由組件符號(hào)96表示。高濃度摻雜區(qū) 域或金屬硅化區(qū)域可利用電介質(zhì)材料90之殘留部分作為屏蔽而形成通 過(guò)接觸件孔洞92。接著，將一個(gè)或多個(gè)另外的接觸件孔洞98蝕刻通過(guò) 電介質(zhì)材料90，以暴露第二金屬層54的一部分。雖未說(shuō)明，熟悉此項(xiàng) 技藝者將了解額外的接觸件孔洞(例如，至MOS晶體管22之源極、汲 極或門(mén)極電極)可與接觸件孔洞92或98同時(shí)被蝕刻。
如圖12所示，接觸件孔洞92與98分別以導(dǎo)電塞(conductive plug)100與102填充。導(dǎo)電塞100與102可為，例如，由鈦、氮化鈦及 鎢之連續(xù)層所形成之鎢塞。將過(guò)多的導(dǎo)電材料通過(guò)CMP從電介質(zhì)層90 的表面除去。當(dāng)金屬層沿著接觸件孔洞92的側(cè)邊暴露時(shí)，導(dǎo)電塞100 與雜質(zhì)慘雜區(qū)域48電性接觸，并且較佳亦與第一金屬層50接觸。至 電容器24之底板的電阻通過(guò)接觸金屬層與雜質(zhì)摻雜區(qū)域48兩者而減 少。
雖未說(shuō)明，集成電路之制造可以熟悉此項(xiàng)技藝者已知的方法而完 成，通過(guò)步驟，例如，沉積與圖案化另外的電介質(zhì)層、蝕刻孔洞通過(guò) 該等層、沉積與圖案化金屬層以接觸與互連構(gòu)成整個(gè)集成電路之各種 裝置等等。此等步驟為已知的，而不須于此詳述。
雖然已于前述實(shí)施方式中說(shuō)明至少一個(gè)例示性實(shí)施例，但應(yīng)該了 解仍有許多的變化存在。也應(yīng)該要了解，例示性實(shí)施例僅為例子，而 非意欲限制本發(fā)明的范疇、應(yīng)用性或配置。相反地，前述實(shí)施方式是 提供熟悉此項(xiàng)技藝者實(shí)作例示性實(shí)施例便利的藍(lán)圖。應(yīng)該了解可對(duì)功 能與組件的排列作多種改變，而不會(huì)違背如所附申請(qǐng)專(zhuān)利范圍及其法 律等效物所提出之本發(fā)明之范疇。
權(quán)利要求
1、一種用于制造半導(dǎo)體組件(20)的方法，該半導(dǎo)體組件(20)包含絕緣體上半導(dǎo)體襯底(26)，該絕緣體上半導(dǎo)體襯底(26)具有第一半導(dǎo)體層(32)、在該第一半導(dǎo)體層上的絕緣體層(30)、以及覆于該絕緣體層上的第二半導(dǎo)體層(28)，該方法包括下列步驟蝕刻孔洞(44)通過(guò)該絕緣體層(30)，以暴露該第一半導(dǎo)體層(32)的一部分(43)；沉積第一金屬層(50)覆于該第二半導(dǎo)體層(28)上且進(jìn)入該孔洞(44)中，該第一金屬層(50)與該第一半導(dǎo)體層的暴露部分(43)接觸；沉積電介質(zhì)層(52)覆于該第一金屬層上，該電介質(zhì)層(52)包括Ba1-xCaxTi1-yZryO3；沉積第二金屬層(54)覆于該電介質(zhì)層(52)上；在超過(guò)450℃的溫度下退火該電介質(zhì)層(52)；除去一部分的該第一金屬層(50)、該電介質(zhì)層(52)以及覆于該第二半導(dǎo)體層(28)上的該第二金屬層(54)，以暴露該第二半導(dǎo)體層的表面；在該第二半導(dǎo)體層(28)的該表面形成柵極絕緣體層(56)；以及沉積與圖案化柵極電極材料層(58)，以形成覆于該柵極絕緣體層上的柵極電極(70)。
2、 如權(quán)利要求l所述的方法，其中，沉積第一金屬層(50)的步驟包括 沉積鎳層的步驟，以及沉積第二金屬層(54)的歩驟包括沉積鎳層的步 驟。
3、 如權(quán)利要求l所述的方法，其中，沉積電介質(zhì)層(52)的歩驟包括沉 積包括Ba,Ca,Ti,Zr。.1603的電介質(zhì)層的步驟。
4、 如權(quán)利要求l所述的方法，進(jìn)一步包括注入導(dǎo)電性決定離子(46)通 過(guò)該孔洞(44)以及進(jìn)入該第一半導(dǎo)體層(32)中，以形成電容器(24)的第 一電極(48)。
5、 一種用于制造半導(dǎo)體組件(20)的方法，該半導(dǎo)體組件(20)包含絕緣體上半導(dǎo)體襯底(26)，該絕緣體上半導(dǎo)體襯底(26)具有第一半導(dǎo)體層(32)、 在該第一半導(dǎo)體層上的絕緣體層(30)、以及覆于該絕緣體層上的第二半 導(dǎo)體層(28)，該方法包括下列步驟蝕刻第一孔洞延伸通過(guò)該第二半導(dǎo)體層(28)至該絕緣體層(30);沉積氧化物(38)覆于該第二半導(dǎo)體層上且填充該第一孔洞；通過(guò)化學(xué)機(jī)械平坦化工藝將該氧化物(38)平坦化，以暴露該第二半 導(dǎo)體層(28)的表面；蝕刻第二孔洞(44)延伸通過(guò)該氧化物(38)與該絕緣體層(30)，以暴 露該第一半導(dǎo)體層(32)的一部分(43);注入導(dǎo)電性決定離子(46)通過(guò)該第二孔洞(44)，以形成該第一半導(dǎo) 體層(32)中的雜質(zhì)摻雜區(qū)域(48);將該雜質(zhì)摻雜區(qū)域(48)與第一金屬層(50)接觸；在該第一金屬層之上沉積包括Ba^CaJVyZryCb的電介質(zhì)層(52);沉積第二金屬層(54)覆于該電介質(zhì)層上；通過(guò)化學(xué)機(jī)械平坦化工藝除去一部分的該第一金屬層(52)、該電介 質(zhì)層(54)以及覆于該第二半導(dǎo)體層(28)上的該第二金屬層(54);蝕刻第三孔洞(92)通過(guò)該第一金屬層(50)，以暴露該雜質(zhì)摻雜區(qū)域 (48)的一部分；以及形成第一電性導(dǎo)電接觸件(100)至該雜質(zhì)摻雜區(qū)域(48)，以及形成第 二電性導(dǎo)電接觸件(102)至該第二金屬層(54)。
6、 如權(quán)利要求5所述的方法，其中，沉積電介質(zhì)層(52)的歩驟包括沉 積電介質(zhì)層的步驟，所述電介質(zhì)層包括Baa96Ca,Ti。.84Zr。.1603。
7、 如權(quán)利要求6所述的方法，其中，沉積電介質(zhì)層(52)的步驟進(jìn)一步 包括以摻質(zhì)材料摻雜包括BaQ.96CaQ.。4Ti。.84Zr。.1603的該層的步驟。
8、 一種用于制造半導(dǎo)體組件(20)的方法，該半導(dǎo)體組件(20)包含絕緣體 上半導(dǎo)體襯底(26)，該絕緣體上半導(dǎo)體襯底(26)具有第一半導(dǎo)體層(32)、 在該第一半導(dǎo)體層上的絕緣體層(30)、以及覆于該絕緣體層上的第二半導(dǎo)體層(28)，該方法包括下列步驟在該第一半導(dǎo)體層(32)中形成第一電容器電極(48);沉積包括Ba,.xCaJl,.yZiv03的電介質(zhì)層(52)覆于該第一電容器電極上；沉積與圖案化導(dǎo)電材料(54)，以形成覆于該電介質(zhì)層上的第二電容 器電極；在該第二半導(dǎo)體層(28)的一部分中形成MOS晶體管(22);以及 由淺溝槽隔離區(qū)域(38)將該MOS晶體管(22)與該第二電容器電極 電性隔離。
9、 如權(quán)利要求8所述的方法，其中，沉積電介質(zhì)層(54)的步驟包括沉 積電介質(zhì)層的步驟，所述電介質(zhì)層包括Ba,Ca,Ti,Zr。.1603。
10、 如權(quán)利要求9所述的方法，其中，沉積電介質(zhì)層(54)的步驟進(jìn)一 步包括摻雜該電介質(zhì)層的步驟。
全文摘要
本發(fā)明提供一種制造半導(dǎo)體組件(20)之方法，該半導(dǎo)體組件(20)包含每單位面積具有高電容之電容器(24)。該組件系形成于絕緣體上半導(dǎo)體(SOI)襯底(26)中及上，該SOI襯底(26)具有第一半導(dǎo)體層、在該第一半導(dǎo)體層上的絕緣體(30)層(32)、以及覆于該絕緣體層上之第二半導(dǎo)體層(28)。該方法包括于該第一半導(dǎo)體層(32)中形成第一電容器電極(48)，以及沉積包括Ba_1-xCaxTi_1-yZr_yO₃之電介質(zhì)層(52)覆于該第一電容器電極(48)上。沉積與圖案化導(dǎo)電材料，以形成覆于該電介質(zhì)層(52)上之第二電容器電極(54)，因此形成具有高介電常數(shù)電介質(zhì)(52)之電容器(24)。接著，MOS晶體管(22)系形成于該第二半導(dǎo)體層(28)的一部分中，該MOS晶體管，尤其是該MOS晶體管之柵極電介質(zhì)(56)，其形成系與電容器之形成無(wú)關(guān)，且與該電容器電性隔離(38)。
文檔編號(hào)H01L21/84GK101427373SQ200780014049
公開(kāi)日2009年5月6日 申請(qǐng)日期2007年2月20日 優(yōu)先權(quán)日2006年4月20日
發(fā)明者M·M·佩萊拉 申請(qǐng)人:先進(jìn)微裝置公司