專利名稱：半導體集成電路及其制造方法
技術領域：
本發(fā)明涉及一種半導體集成電路及其制造方法，特別是涉及一種有效
利用POE (Pad on Element)技術，即在半導體器件的正上方設置焊盤的 技術，具有可在有源的電路區(qū)域的正上方實施引線接合或檢查時的探針檢 查的構造的功率集成電路及其制造方法。
背景技術：
近年，隨著信息技術的擴展，作為計算機、信息存儲裝置、移動電話、 便攜式相機等電子設備的能力，高速化和低耗電化的要求不斷提高。
對這些電子設備的性能帶來很大影響的是，電源、電機驅動器、以及 音頻放大器等關鍵的半導體電子器件，作為對這些半導體電子器件的性能 帶來大幅影響的是，內(nèi)置有功率器件的功率集成電路。因此，作為構成功 率集成電路的半導體元件的性能，進一步高速化和低耗電化以及高品質化 的需求不斷增強。
可是，作為一般的市場的要求，除了所述高速化和低耗電化，還希望
功率器件和電路特性的大幅度改善，并且對于通過向有源電路區(qū)域的正上
方的引線和焊錫球的接合的形成來得到低成本并且可靠的構造和方法，存
在很多的需要，不斷提出了各種提案。 [半導體集成電路的高速化]
首先，對半導體集成電路的高速化成為障礙的是MOS晶體管自身的 延遲和位于其上層的布線引起的布線延遲。以往，通過縮短柵極長度的微 細化技術，能降低MOS晶體管自身的延遲，但是隨著MOS晶體管自身的 延遲減小，布線延遲的問題變得顯著。
因此，為了減小布線間延遲，在夾在布線間的絕緣膜中采用介電常數(shù) 低的絕緣膜(低介電常數(shù)膜)?？墒?，實現(xiàn)介電常數(shù)3.0以下的低介電常數(shù)
膜，由于與以往采用的氧化硅膜相比機械強度大幅度下降，所以在負責半 導體集成電路的電路形成的擴散工序結束后的負責半導體集成電路的封 裝的組裝工序，特別是在引線接合工序中成為問題。
這里對以往的探測檢査或引線接合中的具體問題進行說明。
圖9 (a)以及(b)示出了以往技術中的IC芯片100的一部分的簡化 剖面圖。
如圖9 (a)以及(b)所示，在p型硅基板911上形成有n型嵌入?yún)^(qū) 913和n型阱區(qū)917， n型阱區(qū)917中形成有由柵極氧化物930、多晶硅柵 極931、以及源/漏接觸區(qū)921所構成的功率晶體管IOOA。另外，形成覆 蓋功率晶體管100A的第1級間絕緣體層941，在該第1級間絕緣體層941 上形成與源/漏接觸區(qū)921連接的第1過孔942。另外，在第1級間絕緣體 層941上形成源電極用線SN以及漏電極用線DN，并形成覆蓋它們的級 間絕緣體層944，在該第2級間絕緣體層944上形成與源電極用線SN相 連接的第2過孔X (另外，雖然未圖示，但同樣也形成有與漏電極用線 DN相連接的過孔(Y))。在第2級間絕緣體層944上形成有由金屬層構 成的第2層的總線11，形成有覆蓋該第2層的總線11的第3級間絕緣體 層947，在該第3級間絕緣體層947中形成有與第2層的總線11相連接的 第3過孔XI (另外，雖然未圖示，但同樣也形成有與第2層的總線相連 接的過孔(Yl ))。在第3級間絕緣體層947上形成由金屬層構成的第3層 的總線140C、 150C,在該第3層的總線140C、 150C上，形成有第3級 間絕緣體層950及保護用覆蓋層955。第3級間絕緣體層950上形成的開 口部956中，形成有接觸焊盤304、球961、以及接合引線306。
具有以上構成的以往例中，首先，如圖9 (a)所示，如果在接觸焊盤 304上進行探測檢査或引線接合，則探測或引線接合的沖擊荷重會通過接 觸焊盤304而例如使第3層的總線140C中產(chǎn)生翹曲972。因此，如圖9 (b)所示，該所產(chǎn)生的翹曲972傳遞到第3層的總線140C的正下方的層 間絕緣膜947，使得層間絕緣膜947大幅變形，在層間絕緣膜947引起裂 縫(crack) 973。這樣，翹曲972或裂縫973，成為了焊盤剝離或層間膜 的剝離而引起的可靠性不良的原因。
此外，近年來為了縮小半導體元件的尺寸、降低成本，開發(fā)出一種在
晶體管上設置有焊盤的半導體元件。這時，如果對布線間和層間絕緣膜使 用機械強度低的低介電常數(shù)膜，就會由于探測或引線接合的沖擊導致低介 電常數(shù)膜變形，容易對晶體管傳遞沖擊。因此會給晶體管帶來損害，引起 品質不良。
以下的專利文獻中提出了應對以上問題的方法。
專利文獻1中，在焊盤的正下方，夾著層間絕緣膜形成金屬層，用過 孔連接該金屬層和焊盤，金屬層擋住由引線接合對層間絕緣膜作用的沖 擊，并且過孔阻擋由于該沖擊金屬層要向沖擊的作用方向變形的這一趨 勢。這樣，在專利文獻l中，通過具有對成膜在焊盤正下方的層間絕緣膜 的機械強度下降進行彌補的焊盤構造，抑制了引線接合引起的對晶體管的 損害。
可是，采用銅作為金屬層時，用嵌入式工藝(damascene process)形 成銅布線，但是把銅電解鍍敷后，若因為了鍍敷的銅的平坦化而進行的化 學機械研磨(CMP: Chemical Mechanical Polishing),使得具有柔軟的性 質的銅圖案如果其面積大面積化，其中央部就被削弱產(chǎn)生膜厚變得非常薄 的凹陷。進而，若為了在下層形成微細的過孔圖案，而把金屬層的膜厚薄 膜化，使得銅圖案的面積大面積化，就會產(chǎn)生通過CMP把銅完全削去的 部分。
這點在上述的專利文獻l中，在第2層的金屬層，即在銅的形成時發(fā) 生上述現(xiàn)象。這樣，如果銅圖案的中央部變薄，或出現(xiàn)銅被完全削去的部 分，層間絕緣膜受到的引線接合的沖擊就會增大，發(fā)生破裂的可能性從而 增大。
對此，專利文獻2中提供了一種能夠對焊盤正下方的絕緣膜和晶體管， 防止因引線接合引起的損害的焊盤構造。即專利文獻2的半導體器件具有 由導電層構成的第1電極、由形成在第1電極上的導電層構成的外部連接 電極、以及在第1電極的下部通過通孔與第1電極連接的至少一層第2電 極，在第2電極的周邊部具有多個凸形狀。
通過像這樣采用用過孔連接由所述最上層金屬和層間絕緣膜夾著的 金屬層(以下，稱作下層金屬)的構造，能防止由于引線接合的沖擊，在 焊盤正下方的布線間和層間的絕緣膜中采用的低介電常數(shù)膜的變形或破
裂的發(fā)生。即由于對引線接合的沖擊，由最上層金屬被下層金屬阻擋，所 以即使受到引線接合的沖擊，也不變形。其結果，抑制傳遞給焊盤正下方 的層間絕緣膜即低介電常數(shù)膜的引線接合的沖擊，能防止低介電常數(shù)膜的 變形和破裂的發(fā)生。
由于為了防止下層金屬的大面積化引起的CMP的凹陷，在下層金屬 的周邊部設置很多的凸起形狀，因此下層金屬的表面積擴大，與層間膜的 緊貼性提高，從而減少引線接合的沖擊引起的對晶體管的損害，并且能防 止層間絕緣膜中發(fā)生破裂。
如上所述，根據(jù)專利文獻2采用的焊盤構造，就能夠防止對焊盤正下 方的絕緣膜和晶體管的引線接合所引起的損害，進而對半導體集成電路的 高速化做出貢獻。
接下來，半導體集成電路的低耗電化的障礙在于，要有效利用微細化 MOS工藝，有效利用半導體制品的芯片面積，盡可能減小芯片面積，實 現(xiàn)內(nèi)置有功率器件的功率集成電路。在這種功率集成電路中，以低耗電化 的目的驅動功率器件時，通常采用脈寬調(diào)制(PWM)驅動的技術。在該 PWM驅動中，減小功率器件的導通電阻，是與低耗電化關系緊密的重要 的工藝技術。
在專利文獻3中提出了一種有效利用POE技術，盡可能減小功率器 件的導通電阻的以往的關聯(lián)技術。即，能在有源電路區(qū)域的正上方實施引 線接合的功率集成電路，在該功率集成電路中，有效利用POE技術，在 與功率晶體管的電極連接的總線的正上方配置多個接觸焊盤，通過接合引 線連接多個接觸焊盤和引線框。據(jù)此，由于從連接構件到電極的電阻值和 電流路線最小化，因此能改善功率晶體管的電特性。
圖10表示專利文獻3中記載的半導體集成電路的一部分的概略平面圖。
如圖10的平面圖所示，在IC芯片1內(nèi)形成有功率晶體管的有源區(qū)2， 在該有源區(qū)2上形成有由片狀金屬構成，且與全部源電極連接的第1總線 3、以及與全部漏電極連接的第2總線4。在第1總線3和第2總線4上， 分別設置3個一組的接觸焊盤5，與各總線共通連接。第1總線3上的3
個接觸焊盤5與第2總線3上的3個接觸焊盤5彼此左右對稱地配置。設 置有連接各接觸焊盤5和外部的引線框7的接合引線6。
具有以上構成的專利文獻3中，在與功率晶體管的電極相連接的總線 的正上方設置多個接觸焊盤，通過接合引線將多個接觸焊盤與引線框相連 接，從而實現(xiàn)了可獲得低導通電阻的功率集成電路，對作為半導體集成電 路的性能的低消耗功率化做出了貢獻。
另外，作為半導體集成電路的性能的高品質化的巨大障礙在于，以半 導體器件受到應力等為原因的壓力(stress)的問題。壓力問題中，主要分 為因檢査而引起的，因組裝而引起的，以及因實際動作時(應用)而引起 的，以下的專利文獻中提出了一種通過改善布局來解決壓力問題的技術。
因密封(鑄模)的力學壓力，鋁布線的彎曲部中，基板表面的彎曲與 布線兩側的鈍化膜的彎曲重疊，應力集中尤其增大，產(chǎn)生鈍化膜的破裂場 所(裂縫)，專利文獻4中鑒于此，作為應對提出將布線角部設為圓弧。
另外，專利文獻5中，鑒于由鑄模樹脂引起的強應力加載給芯片周邊 的四角，在切斷處以及周邊產(chǎn)生的鈍化膜的裂縫，作為應對而提出沿著角 部設置細縫或孔列，從而對角部的切斷處的導體膜中的實質的寬度進行限 制。
另外，對于應用所引起的壓力問題而言，專利文獻6中鑒于提供電源 電壓的寬布線，產(chǎn)生與寬度擴大相應發(fā)生熱膨脹差所引起的大壓力，通過 將其重疊在下層布線上，則即使下層布線具有應可保證足夠的強度的線 寬，也會發(fā)生基于壓力遷移的斷線，作為其應對，在寬布線中將相對于連 接部的長度足夠小的長度的細縫，設置在平行于寬布線的延伸方向的一直 線上，且多條排列設置。
以上的專利文獻4、專利文獻5、專利文獻6，對于因組裝而產(chǎn)生的壓 力，與實際動作時(應用)產(chǎn)生的壓力問題，通過改善半導體器件中的布 局來解決上述問題，對作為半導體集成電路的性能的高品質化做出了貢 獻0
專利文獻1特許第2974022號專利文獻2特許第3725527號專利文獻3US20020011674A號專利文獻4特開昭53 — 89688號專利文獻5特開平8—15150號專利文獻6特開平7—58710號
但是，上述專利文獻3 6中所公開的結構中，在探測或接合時，因 作用給接觸焊盤的負荷而產(chǎn)生的應力，形成在接觸焊盤的下部的最上層的 較寬的總線的周邊部會增加翹曲的發(fā)生，使絕緣膜中產(chǎn)生裂縫。之所以像 這樣產(chǎn)生細縫，是因為由于接觸焊盤的下部的最上層較寬的總線周邊的翹 曲增加，以及接觸焊盤下部的絕緣膜的強度減小，所以使得加載給接觸焊 盤的負荷所產(chǎn)生的應力，無法被接觸焊盤下部的最上層的較寬總線或接觸 焊盤下部的絕緣膜所吸收的緣故。因此，所產(chǎn)生的細縫一直到達下層的絕 緣膜，在下層的半導體元件中產(chǎn)生損害。
也即，從功率晶體管的正上方的接觸焊盤所傳遞的由探測檢查或引線 接合所引起的機械上的力學壓力無法得到緩和，因此發(fā)生了在寬度較大的 總線的周邊產(chǎn)生翹曲，焊盤周邊或最上層的較寬總線周邊的絕緣膜中產(chǎn)生 細縫的問題。

發(fā)明內(nèi)容
鑒于以上問題，本發(fā)明的目的在于，提供一種半導體集成電路及其制 造方法，該半導體集成電路具有通過改善最上層總線的布局，而能夠緩解 檢査時的探測的機械上的力學壓力，或組裝的引線接合引起的機械上的力 學壓力所產(chǎn)生的應力的結構。通過這樣，通過防止成為對功率晶體管的損 害或壓力的總線周邊的翹曲的發(fā)生，削減焊盤周邊的細縫的發(fā)生，從而提 供一種可靠性好，實現(xiàn)了低耗電化和芯片面積節(jié)省化的半導體集成電路。
為實現(xiàn)上述目的，本發(fā)明的一方案的半導體集成電路，具有形成在 半導體基板上的集成化的功率晶體管；形成在功率晶體管上的層間絕緣 膜；至少l個以上的第l金屬圖案，由在層間絕緣膜中且在功率晶體管的 正上方形成的第1金屬層構成，作為功率晶體管的第1電極發(fā)揮功能；至 少1個以上的第2金屬圖案，由第l金屬層構成，作為功率晶體管的第2 電極發(fā)揮功能；單個的第1總線，由在層間絕緣膜中且在第1金屬層的正
上方形成的第2金屬層構成，與至少1個以上的第1金屬圖案電連接；單 個的第2總線，由第2金屬層構成，與至少1個以上的第2金屬圖案電連 接；以及，接觸焊盤，對第1總線與第2總線逐一設置，第1總線與第2 總線各自中，形成有至少l個細縫。
根據(jù)本發(fā)明的一方案的半導體集成電路，能夠吸收接合工序或探針檢 査中的應力，防止第1與第2總線的翹曲。因此，能夠防止接觸焊盤周邊 產(chǎn)生裂縫。所以能夠在各個功率晶體管的正上方設置焊盤，實現(xiàn)半導體集 成電路的高可靠性化。進而，通過在功率晶體管的正上方設置供電接觸焊 盤，能夠節(jié)約貴重的硅資產(chǎn)。通過減少電路設計整體所消耗的硅面積，能 夠削減IC芯片的成本。這樣，能夠實現(xiàn)IC的省芯片面積化與IC的低成 本化。
本發(fā)明的一方案的半導體集成電路中，可以采用第1總線與第2總線 分別設有至少1個以上的接觸焊盤的結構。
通過這樣，能夠明確各個功率晶體管中流通的電流路徑，且實現(xiàn)各個 功率晶體管中流通的電路的最佳化，提高作為整體的功率晶體管的電流允 許值。其結果是，提高了半導體集成電路的可靠性。
本發(fā)明的一方案的半導體集成電路中，可以采用功率晶體管被分離層 分割為多個的結構。
通過這樣，由于功率晶體管被分離層所包圍，因此鎖定或寄生的誤動 作變得不易發(fā)生，提高了半導體集成電路的可靠性。
本發(fā)明的一方案的半導體集成電路中，可以采用細縫形成在第1總線 與第2總線各自的周邊部的結構。
通過這樣，由于能夠吸收接合工序或探針檢查中的應力，因此能夠防 止裂縫的發(fā)生。其結果是，能夠在各個功率晶體管正上方設置焊盤，實現(xiàn) 半導體集成電路的高可靠性與小芯片面積化。
本發(fā)明的一方案的半導體集成電路中，可以采用細縫形成在第1總線 與第2總線各自的內(nèi)部的結構。
通過這樣，由于能夠吸收接合工序或探針檢査中的應力，因此能夠防 止裂縫的發(fā)生。其結果是，能夠在各個功率晶體管正上方設置焊盤，實現(xiàn) 半導體集成電路的高可靠性與小芯片面積化。另外，還能夠明確各功率晶
體管中流通的電流路徑。
本發(fā)明的一方案的半導體集成電路中，可以采用細縫在第1總線與第 2總線各自的周邊部及內(nèi)部形成有多個的結構。
通過這樣，能夠得到與上述在周邊部或內(nèi)部設置細縫的情況下相同的 效果，而對于低導通電阻化來說，上述在周邊部或內(nèi)部的一方中設置的情 況較好。
本發(fā)明的一方案的半導體集成電路中，可以采用以下結構第l總線 與第2總線，分別被細縫分割成多個；在被分割成多個的總線中，分別形
成有1個接觸焊盤；俯視下，功率晶體管的尺寸，具有被分割成多個的總
線中的接觸焊盤的各自尺寸以上的大小。
通過這樣，若為大尺寸的總線由所受到的應力引起的壓力，被由細縫 所分割的總線而分散。因此，抑制了存在有應力的影響較大的大面積的總 線的情況下所產(chǎn)生的翹曲的發(fā)生，能夠降低加載給功率晶體管整體的應力 所引起的壓力。其結果是提高了半導體集成電路的可靠性。
本發(fā)明的一方案的半導體集成電路的制造方法，包括形成集成在半 導體基板上的功率晶體管的工序；在功率晶體管上形成第1層間絕緣膜的 工序；在功率晶體管的正上方，隔著第1層間絕緣膜堆積了第1金屬層之 后，通過對該第1金屬層進行構圖，形成作為功率晶體管的第1電極起作 用的至少1個以上的第1金屬圖案、以及作為功率晶體管的第2電極起作 用的至少1個以上的第2金屬圖案的工序；在第l層間絕緣膜上，按照覆 蓋至少1個以上的第1金屬圖案和至少1個以上的第2金屬圖案的方式， 形成第2層間絕緣膜的工序；在第1金屬層的正上方隔著第2層間絕緣膜 堆積了第2金屬層之后，通過對該第2金屬層進行構圖，形成與至少l個 以上的第1金屬圖案電連接同時具有至少1個細縫的單個的第1總線，和 與至少1個以上的第2金屬圖案電連接同時具有至少1個細縫的單個的第 2總線的工序；在第2層間絕緣膜上，按照覆蓋第1總線和第2總線的方 式，形成第三層間絕緣膜的工序；在第三層間絕緣膜上，按照分別露出第 l總線和第2總線的方式，對各個總線分別形成l個開口部的工序；在開 口部中分別露出的第1總線和第2總線上，設置接觸焊盤的工序；以及， 在接觸焊盤上安裝至少1個連接部件的工序。
根據(jù)本發(fā)明的一方案的半導體集成電路的制造方法，能夠實現(xiàn)與起到 上述效果的一方案相關的半導體集成電路。
本發(fā)明的一方案的半導體集成電路的制造方法中，形成開口部的工 序，可以包括在第3層間絕緣膜中，按照分別露出第1總線與第2總線的 方式，對各個總線分別形成l個以上的開口部的工序。
根據(jù)本發(fā)明的一方案的半導體集成電路及其制造方法，能夠吸收接合
工序或探針檢査中的應力，防止第1與第2總線的翹曲。因此，能夠防止
接觸焊盤周邊產(chǎn)生裂縫。所以能夠在各個功率晶體管的正上方設置焊盤， 實現(xiàn)半導體集成電路的高可靠性化。進而，通過在功率晶體管的正上方設 置供電接觸焊盤，能夠節(jié)約貴重的硅資產(chǎn)。通過減少電路設計整體所消耗
的硅面積，能夠削減IC芯片的成本。這樣，能夠實現(xiàn)IC的省芯片面積化 與IC的低成本化。


圖1 (a)是本發(fā)明第1實施方式的半導體集成電路的要部，即示意出 了具有2個單一的總線，在各個總線上分別配置1個接觸焊盤，各個總線 中的周邊部的上下左右具有細縫的IC芯片的一部分的簡要平面圖；(b) 是本發(fā)明第1實施方式的半導體集成電路的要部，即示意出了具有2個單 一的總線，在各個總線上分別配置多個接觸焊盤，各個總線中的周邊部的 上下左右具有細縫的IC芯片的一部分的簡要平面圖。
圖2是本發(fā)明第1實施方式的半導體集成電路的要部，即示意出了表 示具有成為周邊部的上下左右都設有細縫的2個單一的總線的金屬層(第 3層總線)、和成為其下1層中的源和漏電極用線的金屬層(第2層總線)， 與過孔的配置關系的IC芯片的一部分的簡要平面圖。
圖3是本發(fā)明第1實施方式的半導體集成電路的要部，即示意出了表 示具有成為周邊部的上下左右都設有細縫的2個單一的總線的金屬層(第 3層總線)、成為其下l層中的源和漏電極用線的金屬層(第2層總線)、 以及成為再下1層中的源和漏電極用線的金屬層(第1層總線)，與過孔 的配置關系的IC芯片的一部分的簡要平面圖。
圖4是本發(fā)明的第1實施方式的半導體集成電路的要部，是對應圖1
(b)中的n—n線對應的剖面圖。
圖5 (a)是本發(fā)明第2實施方式的半導體集成電路的要部，即示意出 了具有2個單一的總線，在各個總線上分別配置1個接觸焊盤，各個總線 的內(nèi)部具有細縫的IC芯片的一部分的簡要平面圖；(b)是本發(fā)明第2實 施方式的半導體集成電路的要部，即示意出了具有2個單一的總線，在各 個總線上分別配置多個接觸焊盤，各個總線的內(nèi)部具有細縫的IC芯片的 一部分的簡要平面圖。
圖6 (a)是本發(fā)明第3實施方式的半導體集成電路的要部，即示意出 了具有2個單一的總線，在各個總線上分別配置1個接觸焊盤，各個總線 的周邊部及內(nèi)部具有細縫的IC芯片的一部分的簡要平面圖；(b)是本發(fā) 明第3實施方式的半導體集成電路的要部，即示意出了具有2個單一的總 線，在各個總線上分別配置多個接觸焊盤，各個總線的周邊部及內(nèi)部具有 細縫的IC芯片的一部分的簡要平面圖。
圖7是本發(fā)明的第4實施方式的半導體集成電路的要部，是示意出了 具有被細縫分割成了多個總線的總線金屬層，在各個總線上分別設置1個 接觸焊盤，分割后的3個功率晶體管分別被分離層所包圍的這一構成的IC 芯片的一部分的簡要平面圖。
圖8是本發(fā)明第4實施方式的半導體集成電路的要部，即示意出了表 示具有被細縫分割成了多個總線的總線金屬層(第3層總線)、成為其下1 層中的源和漏電極用線的金屬層(第2層總線)，與過孔的配置關系的IC 芯片的一部分的簡要平面圖。
圖9 (a)與(b)是用來說明以往例的修改半導體集成電路中的問題 的剖面圖，(a)為表示焊盤正下的層間絕緣膜大幅變形了的狀態(tài)的圖， (b)為表示焊盤正下的層間絕緣膜中發(fā)生了細縫的狀態(tài)的圖。
圖10是示意出在以往技術中，包含具有在各總線金屬層上配置多個 接觸焊盤，且具有在總線金屬上共通連接的配置的功率晶體管的IC芯片 的要部的簡略平面圖。
圖中100—IC (集成電路)芯片，100A—有源區(qū)域(功率晶體管)， 140、 141、 142、 143、 144、 145、 146、 147、 148 —總線(第3層)，150、 151、 152、 153、 154、 155、 156、 157、 158 —總線(第3層)，10a、 10b、
10c—翹曲，11 16—源極線金屬層(第2層總線)，21 26—漏極線金 屬層(第2層總線)，S1 S15、 SN—源電極用線金屬層(第l層總線)， D1 D15、 DN—漏電極用線金屬層(第l層總線)，X—連接源電極用線 (第1層總線)與源極線(第2層總線)的過 L， Y—連接漏電極用線(第 l層總線)與漏極線(第2層總線)的過孔，Xl—連接源極線(第2層總 線)與總線(第3層總線)的過孔，Yl—連接漏極線(第2層總線)與總 線(第3層總線)的過孔，304—接觸焊盤，306—接合引線，307—引線 框，911—p型硅基板，913—n型嵌入?yún)^(qū)，917—n型阱區(qū)，921—源極/漏 極接觸區(qū)，930—柵極氧化物，931 —多晶硅柵極，941一第1級間絕緣體 層，942—第1過孔，944一第2級間絕緣體層，947—第3級間絕緣體層， 950—第4級間絕緣體層，955—保護用覆蓋層，956—開口部，961—球， 972—翹曲，973—裂縫，100al、 100a2、 100a3 —因分離而被分割的有源區(qū) 域。
具體實施例方式
(第1實施方式)
下面，參照附圖，說明本發(fā)明實施方式1的半導體集成電路及其制造 方法。
圖1 (a)和(b)，分別示出了本發(fā)明第1實施方式的半導體集成電路 的一部分的簡略平面圖。
如圖1 (a)的平面圖所示，在IC芯片100內(nèi)形成有被分離層所包圍 的功率晶體管的有源區(qū)IOOA。在有源區(qū)IOOA上，按照覆蓋功率晶體管的 源區(qū)和漏區(qū)的方式，形成有單一的第1總線140和單一的第2總線150。 另外，第1總線140是由片狀金屬構成的最上層的金屬層(第3金屬層)， 且與源電極連接。此外，第2總線150是由片狀金屬構成的最上層的金屬 層(第3金屬層)，且與漏電極連接。第1總線140與第2總線150上， 分別形成有一個接觸焊盤304。對第1總線140以及第2總線150設有1 個外部的引線框307 (電源)，按照將該引線框307與各接觸焊盤304相連 接的方式設置各接合引線306。
此外，如圖1 (a)的平面圖所示，上述第1總線140與第2總線150
中，在各自的周邊部的上下左右形成有細縫10a。通過這樣，能夠在引線 接合或檢查時的探測中，緩和作用給接觸焊盤304的負荷所產(chǎn)生的應力。
另外，如圖l (b)的平面圖所示，在IC芯片100內(nèi)形成有被分離層 所包圍的功率晶體管的有源區(qū)IOOA。在有源區(qū)IOOA上，按照覆蓋功率晶 體管的源區(qū)和漏區(qū)的方式形成有單一的第1總線143和單一的第2總線 153。另外，第1總線143是由片狀金屬構成的最上層的金屬層(第3金 屬層)，且與源電極連接。此外，第2總線153是由片狀金屬構成的最上 層的金屬層(第3金屬層)，且與漏電極連接。第1總線143與第2總線 153上分別形成有3個接觸焊盤304。對第1總線143以及第2總線153 設有1個外部的引線框307 (電源)，按照將該引線框307與各接觸焊盤 304相連接的方式設置各接合引線306。
此外，如圖1 (b)的平面圖所示，上述第1總線143與第2總線153 中，在各自的周邊部的上下左右形成有細縫10a。通過這樣，能夠在引線 接合或檢査時的探測中，緩和作用給接觸焊盤304的負荷所產(chǎn)生的應力。
接下來，對上述圖1 (a)與(b)中所示的半導體集成電路中的最上 層金屬層即總線與設置在其下側的兩個金屬層之間的位置關系進行說明。 另外，以下以圖1 (a)與(b)中，圖1 (a)所示的半導體集成電路的情 況為例進行說明，但在圖1 (b)中所示的半導體集成電路的情況下也一樣。
圖2與圖3為示意出與圖1 (a)中所示的總線140、 150下側的金屬 層之間的位置關系的平面圖。另夕卜，圖2與圖3中，將各個總線140、 150 透視示出，圖3中將第2層總線透視示出。
首先，如圖2所示，本實施方式中，成為第3層的總線140、 150的 下側，按照具有細長的橫向的條紋狀且以一定的間距互相并行的方式，交 替形成有作為第2層的總線(第2金屬層)的源極線(第l金屬圖案)的 金屬層ll、 12、 13、 14、 15、 16、和作為第2層的總線的漏極線(第2金 屬圖案)的金屬層21、 22、 23、 24、 25、 26。第3層的總線140，經(jīng)填充 有金屬的多個過孔XI，分別與作為第2層總線的源極線11和12、 13和 14、以及15和16相連接，第3層的總線150，經(jīng)填充有金屬的多個過孔 Yl，分別與漏極線21和22、 23和24、以及25和26相連接。
另外，如圖3所示，在作為第2層的總線的源極線與漏極線的金屬層
11 16、 21 26的下側，與這些第2層的總線相垂直，并且按照具有細長 的橫向的條紋狀且以一定的間距互相并行的方式，交替形成有作為第1層 的總線(第1金屬層)的源電極用線(第1金屬圖案)的金屬層S1 S15、 和作為第l層的總線的漏電極用線(第2金屬圖案)的金屬層D1 D15。 第1層總線的源電極用線的金屬層S1 S15，經(jīng)填充有金屬的多個過孔X， 分別與作為第2層總線的源極線11 16電連接，第1層的總線的漏電極 用線的金屬層D1 D15，經(jīng)填充有金屬的多個過孔Y，分別與作為第2層 總線的漏極線21 26電連接。另夕卜，以上的圖1 圖3中，是以形成在半 導體基板上的第1層總線 第3層總線、過孔、接觸焊盤、以及接合引線 的位置關系為主進行說明的圖，關于各個總線之間所形成的未圖示的層間 絕緣膜(參照例如后述的圖4)以及開口部之外的具體構成，使用圖4中 所示的具體例子進行說明。
這里，圖4為與圖1 (b)的II一II線對應的剖面圖，示出了本實施方 式的相關半導體集成電路的剖面結構的一部分。另外，對于圖1 (a)中所 示的半導體集成電路的剖面結構雖然沒有特別說明，但根據(jù)關于圖l (b) 的下述說明，能夠容易地想到。
如圖4所示，在p型硅基板911上，形成有n型嵌入?yún)^(qū)913、 n型阱 區(qū)917、源極/漏極接觸區(qū)921、柵極氧化物930、以及多晶硅柵極931。覆 蓋這些結構形成第1級間絕緣體層941，在該第1級間絕緣體層941中， 形成有到達源極/漏極接觸區(qū)921的第1過孔942。在第1級間絕緣體層941 上形成由金屬層構成的源電極用線(第1層的總線)SN以及漏電極用線 (第1層的總線)DN，以覆蓋該源電極用線SN與漏電極用線DN的方式 形成第2級間絕緣體層944，在該第2級間絕緣體層944中形成有與源電 極用線SN相連接的第2過孔X。另外，雖然未圖示，但第2級間絕緣體 層944中同樣也形成有與漏電極用線DN相連接的過孔。在第2級間絕緣 體層944上形成由金屬層構成的源極線(第2層的總線)11 (另外，在未 圖示的剖面中也同樣形成有漏極線(第2層的總線))，覆蓋該源極線11 以及未圖示的漏極線形成第3級間絕緣體層947，在該第3級間絕緣體層 947中形成有與源極線11相連接的第3過孔XI (另外，在未圖示的剖面 中也同樣形成有與漏極線相連接的過孔)。在第3級間絕緣體層947上形
成有由金屬層構成的第3層的總線140、 150，在該第3層的總線140、 150 中設有細縫10a (另外，總線150中設置的細縫未圖示)。形成有覆蓋總線 140、 150且具有開口部956的第4級間絕緣體層950。開口部956中形成 有接觸焊盤304，在第4級間絕緣體層950上，形成有露出接觸焊盤304 的保護用覆蓋層955，在接觸焊盤304中形成有球961與接合引線306。
通過以上構成，接觸焊盤304上所受到的應力，也即檢查中的探測或 引線接合的沖擊荷重，被設置在最上層的總線140、 150中的細縫10a所 分散。
另外，這里圖1 (a)中所示的半導體集成電路與圖1 (b)中所示的 半導體集成電路的不同點在于，圖1 (b)中，單個的第1總線143以及單 個的第2總線153與多個接觸焊盤304相連接。如果采用該圖1 (b)的構 成，則能夠提高接合引線306的根數(shù)，從而提高電流允許值。因此，消除 了功率晶體管的大電流化中的接合引線306的制約，削減了功率晶體管的 電阻整體中的接合引線306的電阻成分，從而能夠在實現(xiàn)功率晶體管的低 電阻化的同時，進一步提高作為全體的功率晶體管的電流允許值。
另外，進一步將圖1 (a)和(b)中所示的半導體集成電路與以往例 的圖10中所示的半導體集成電路進行比較便可以得知，以往例中，沒有 對功率晶體管中的最上層的總線結構進行鉆研，而圖1 (a)和(b)所示
的本實施方式的半導體集成電路中的最上層的總線(圖l (a)中為140、 150，圖1 (b)中為143、 153)中，其周邊部中設有細縫10a。因該構成 的不同，本實施方式的半導體集成電路，將引線接合或檢査時的探測時所 加載的應力用細縫10a分散，通過這樣，抑制了形成在接觸焊盤304的下 部的最上層的總線周邊中發(fā)生翹曲，從而能夠起到可防止接觸焊盤304周 邊的絕緣膜中發(fā)生裂縫這種以往例中無法得到的效果。其結果是能夠實現(xiàn) 半導體集成電路的可靠性的提高。
另外，以上作為圖1 (a)與(b)中所示的半導體集成電路，對將總 線(圖1 (a)中為140、 150，圖1 (b)中為143、 153)上的細縫10a設 置在周邊部的上下及左右的情況進行了說明，但雖然沒有特意圖示，但也 可以采用在周邊部的上下或左右的任一方中設置細縫10a的構成。這種情 況下，引線接合或檢査時的探測時所加載的應力也能夠被細縫10a所分散。如上所述，根據(jù)本發(fā)明的第l實施方式的半導體集成電路，通過在最 上層的總線中設置細縫，能夠吸收接合工序或探針檢査中的應力，因此能 夠防止較寬的最上層總線發(fā)生翹曲，防止焊盤周邊產(chǎn)生裂縫。因此，能夠 在各個功率晶體管正上方設置接觸焊盤，實現(xiàn)高可靠性的半導體集成電 路。
進而，通過在功率晶體管的正上方設置供電接觸焊盤，還能夠節(jié)約貴
重的硅資產(chǎn)。通過減少電路設計整體所消耗的硅面積，能夠削減IC芯片 的成本。也即能夠實現(xiàn)IC的省芯片面積化與IC的低成本化。 (第2實施方式)
下面對照附圖，對本發(fā)明的第2實施方式的半導體集成電路及其制造 方法進行說明。
圖5 (a)和(b)，分別示出了本發(fā)明第2實施方式的半導體集成電路 的一部分的簡略平面圖。
如圖5 (a)的平面圖所示，在IC芯片100內(nèi)形成有被分離層所包圍 的功率晶體管的有源區(qū)100A。在有源區(qū)100A上，按照覆蓋功率晶體管的 源區(qū)和漏區(qū)的方式，形成有單一的第1總線141和單一的第2總線151。 第1總線141是由片狀金屬構成的最上層的金屬層(第3金屬層)，且與 源電極連接。此外，第2總線151是由片狀金屬構成的最上層的金屬層(第 3金屬層)，且與漏電極連接。第1總線141與第2總線151上分別形成有 一個接觸焊盤304。對第1總線141以及第2總線151設有1個外部的引 線框307 (電源)，按照將該引線框307與各接觸焊盤304相連接的方式設 置各接合引線306。
此外，如圖5 (a)的平面圖所示，上述第1總線141與第2總線151 中，在各自的內(nèi)部且為接觸焊盤304的附近形成有細縫10b。通過這樣， 能夠在引線接合或檢査時的探測中，緩和作用于接觸焊盤304的負荷所產(chǎn) 生的應力。
另外，如圖5 (b)的平面圖所示，在IC芯片100內(nèi)形成有被分離層 所包圍的功率晶體管的有源區(qū)IOOA。在有源區(qū)IOOA上，按照覆蓋功率晶 體管的源區(qū)和漏區(qū)的方式，形成有單一的第1總線144和單一的第2總線 154。另外，第1總線144是由片狀金屬構成的最上層的金屬層(第3金
屬層)，且與源電極連接。此外，第2總線154是由片狀金屬構成的最上
層的金屬層(第3金屬層)，且與漏電極連接。第1總線144與第2總線 154上，分別形成有3個接觸焊盤304。對第1總線144以及第2總線154 設有1個外部的引線框307 (電源)，按照將該引線框307與各接觸焊盤 304相連接的方式設置各接合引線306。
此外，如圖5 (b)的平面圖所示，上述第1總線144與第2總線154 中，在各自的內(nèi)部且為接觸焊盤304的附近形成有細縫10b。通過這樣， 能夠在引線接合或檢査時的探測中，緩和作用于接觸焊盤304的負荷所產(chǎn) 生的應力。
另外，圖5 (a)與(b)中所示的半導體集成電路的其他剖面結構以 及圖5 (a)與(b)中沒有表示的下部結構，根據(jù)上述第1實施方式中的 說明能夠容易地想到，因此省略說明。
另外，這里圖5 (a)中所示的半導體集成電路與圖5 (b)中所示的 半導體集成電路的不同點在于，圖5 (b)中，單個的第1總線144以及單 個的第2總線154與多個接觸焊盤304相連接。如果采用該圖5 (b)的構 成，則能夠提高接合引線306的根數(shù)，從而提高電流允許值。因此，消除 了功率晶體管的大電流化下的接合引線306的制約，削減了功率晶體管的 電阻整體中的接合引線306的電阻成分，從而能夠在實現(xiàn)功率晶體管的低 電阻化的同時，進一步提高作為全體的功率晶體管的電流允許值。
另外，進一步將圖5 (a)和(b)中所示的半導體集成電路與以往例 的圖10中所示的半導體集成電路進行比較便可以得知，以往例中，沒有 對功率晶體管中的最上層的總線結構進行鉆研，而圖5 (a)和(b)所示
的本實施方式的半導體集成電路中的最上層的總線(圖5 (a)中為141、 151，圖5 (b)中為144、 154)中，其內(nèi)部設有細縫10b。因該構成的不 同，本實施方式的半導體集成電路，引線接合或檢査時的探測時所加載的 應力被細縫10b所分散，通過這樣，抑制了在形成在接觸焊盤304的下部 的最上層的總線周邊中發(fā)生翹曲，從而能夠起到可防止接觸焊盤304周邊 的絕緣膜中發(fā)生裂縫這種以往例中無法得到的效果。其結果是能夠實現(xiàn)半 導體集成電路的可靠性的提高。
另外，以上雖然作為圖5 (a)與(b)中所示的半導體集成電路，對將單個的總線(圖5 (a)中為141、 151，圖5 (b)中為144、 154)上的 細縫10b在總線內(nèi)部的接觸焊盤304的附近設有4個的情況進行了說明， 但其個數(shù)并沒有限定。這種情況下，引線接合或檢查時的探測時所加載的 應力也能夠被細縫10a所分散。
如上所述，根據(jù)本發(fā)明的第2實施方式的半導體集成電路，通過在最 上層的總線(圖5 (a)中為141、 151，圖5 (b)中為144、 154)的內(nèi)部 設置細縫10b，能夠分散引線接合或檢査時的探測之極的應力。因此能夠 防止形成在接觸焊盤304的下部的最上層總線周邊發(fā)生翹曲，防止焊盤 304周邊的絕緣膜中產(chǎn)生裂縫。 (第3實施方式)
下面對照附圖，對本發(fā)明的第3實施方式的半導體集成電路及其制造 方法進行說明。
圖6 (a)和(b)，分別示出了本發(fā)明第3實施方式的半導體集成電路 的一部分的簡略平面圖。
如圖6 (a)的平面圖所示，在IC芯片100內(nèi)形成有被分離層所包圍 的功率晶體管的有源區(qū)100al、 100a2、 100a3。在有源區(qū)100al、 100a2、 100a3上，按照覆蓋功率晶體管的源區(qū)和漏區(qū)的方式形成有單一的第1總 線142和單一的第2總線152。另外，第1總線142是由片狀金屬構成的 最上層的金屬層(第3金屬層)，且與源電極連接。此外，第2總線152 是由片狀金屬構成的最上層的金屬層(第3金屬層)，且與漏電極連接。 第1總線142與第2總線152上，分別形成有一個接觸焊盤304。對第1 總線142以及第2總線152設有1個外部的引線框307 (電源)，按照將該 引線框307與各接觸焊盤304相連接的方式設置各接合引線306。
此外，如圖6 (a)的平面圖所示，上述第1總線142與第2總線152 中，在各自的周邊部的上下形成有細縫10a，同時在各自的內(nèi)部且為接觸 焊盤304的附近形成有細縫10b。通過這樣，能夠在引線接合或檢查時的 探測中，緩和作用于接觸悍盤304的負荷所產(chǎn)生的應力。
另夕卜，如圖6 (b)的平面圖所示，在IC芯片100內(nèi)形成有被分離層 所分割的功率晶體管的有源區(qū)100al、 100a2、 100a3。在有源區(qū)100al、 100a2、 100a3上，按照覆蓋功率晶體管的源區(qū)和漏區(qū)的方式形成有單一的
第1總線145和單一的第2總線155。另外，第1總線145是由片狀金屬 構成的最上層的金屬層(第3金屬層)，且與源電極連接。此外，第2總 線155是由片狀金屬構成的最上層的金屬層(第3金屬層)，且與漏電極 連接。第1總線145與第2總線155上，分別形成有3個接觸悍盤304。 對第1總線145以及第2總線155設有1個外部的引線框307 (電源)，按 照將該引線框307與各接觸焊盤304相連接的方式設置各接合引線306。
此外，如圖6 (b)的平面圖所示，上述第1總線145與第2總線155 中，在各自的周邊部的上下形成有細縫10a，同時在各自的內(nèi)部且為接觸 焊盤304的附近形成有細縫10b。通過這樣，能夠在引線接合或檢查時的 探測中，緩和作用于接觸焊盤304的負荷所產(chǎn)生的應力。
另外，圖6 (a)與(b)中所示的半導體集成電路的其他剖面結構以 及圖6 (a)與(b)中沒有顯示的下部結構，根據(jù)上述第1實施方式中的 說明能夠容易地想到，因此省略說明。
這里，圖6 (a)中所示的半導體集成電路與圖6 (b)中所示的半導 體集成電路的不同點在于，圖6 (b)中，單個的第1總線145以及單個的 第2總線155與多個接觸焊盤304相連接。如果采用該圖6 (b)的構成， 則能夠提高接合引線306的根數(shù)，從而提高電流允許值。因此，消除了功 率晶體管的大電流化中的接合引線306的制約，削減了功率晶體管的電阻 整體中的接合引線306的電阻成分，從而能夠在實現(xiàn)功率晶體管的低電阻 化的同時，進一步提高作為全體的功率晶體管的電流允許值。
另外，進一步將圖6 (a)和(b)中所示的半導體集成電路與以往例 的圖10中所示的半導體集成電路進行比較便可以得知，以往例中，沒有 對功率晶體管中的最上層的總線結構進行鉆研，而圖6 (a)和(b)所示
的本實施方式的半導體集成電路中的最上層的總線(圖6 (a)中為142、 152，圖6 (b)中為145、 155)中，在周邊部設有細縫10a，同時其內(nèi)部 設有細縫10b。因該構成的不同，本實施方式的半導體集成電路，引線接 合或檢査時的探測時所加載的應力被細縫10a及10b所分散，通過這樣， 抑制了在形成在接觸焊盤304的下部的最上層的總線周邊中發(fā)生翹曲，從 而能夠起到可防止接觸焊盤304周邊的絕緣膜中發(fā)生裂縫這種以往例中無 法得到的效果。其結果是能夠實現(xiàn)半導體集成電路的可靠性的提高。
另外，以上作為圖6 (a)與(b)中所示的半導體集成電路，對單個 的總線(圖6 (a)中為142、 152，圖5 (b)中為145、 155)上的細縫10a 及10b的配置及個數(shù)并沒有限定，與前述的第1及第2實施方式中所說明 的相同。
如上所述，根據(jù)本發(fā)明的第3實施方式的半導體集成電路，通過在最 上層的總線(圖6 (a)中為142、 152，圖6 (b)中為145、 155)的周邊 部及內(nèi)部設置細縫10a與10b，能夠分散引線接合或檢査時的探測之際的 應力。因此能夠防止形成在接觸焊盤304的下部的最上層總線周邊發(fā)生翹 曲，防止焊盤304周邊的絕緣膜中產(chǎn)生裂縫。
進而，功率晶體管沿著最上層的總線(圖6 (a)中為142、 152，圖6 (b)中為145、 155)的內(nèi)部的細縫10b的方向，被分離層所分割。也即， 整個功率晶體管由3個較小的功率晶體管構成，這3個功率晶體管分別被 分離層所包圍，因此鎖定或寄生的誤動作變得不易發(fā)生，提高了半導體集 成電路的可靠性。
(第4實施方式)
下面，參照附圖，說明本發(fā)明實施方式4的半導體集成電路及其制造 方法。
圖7示出了本發(fā)明第4實施方式的半導體集成電路的一部分的簡略平 面圖。
如圖7的平面圖所示，在IC芯片100內(nèi)形成有被分離層所包圍的功 率晶體管的有源區(qū)IOOA。在有源區(qū)IOOA上，按照覆蓋功率晶體管的源區(qū) 和漏區(qū)的方式形成有總線146 148和總線156 158?？偩€146 148，是 由片狀金屬構成的最上層的金屬層(第3金屬層)，且與源電極連接，總 線146 148分別被細縫10c均等分割。此外，總線156 158是由片狀金 屬構成的最上層的金屬層(第3金屬層)，且與漏電極連接，總線146 148 分別被細縫10c均等分割?？偩€146 148和總線156 158上，分別形成 有一個接觸焊盤304。對總線146 148設有1個外部的引線框307(電源)， 同時對總線156 158設有1個外部的引線框307 (電源)。按照該引線框 307與各接觸焊盤304相連接的方式設置各接合引線306。
接下來，對上述圖7中所示的半導體集成電路中的最上層金屬層即總 線與設置在其下側的兩個金屬層之間的位置關系進行說明。另外，關于第
2層總線與第1層總線的位置關系，只是上述圖3中所示的最上層的總線
的位置不同，其他基本都一樣，因此省略其說明。
圖8為示意出與圖7中所示的總線146 148、總線156 158下側的 金屬層之間的位置關系的平面圖。另外，圖8中，將各個總線146 148、 156 158透視示出。
如圖8所示，本實施方式中，成為第3層的總線146 148、 156 158 的下側，按照具有細長的橫向的條紋狀且以一定的間距互相并行的方式， 交替形成有作為第2層的總線(第2金屬層)的源極線(第l金屬圖案) 的金屬層11、 12、 13、 14、 15、 16和作為第2層的總線的漏極線(第2 金屬圖案)的金屬層21、 22、 23、 24、 25、 26。第3層的總線146 148， 經(jīng)填充有金屬的多個過孔X1，分別與作為第2層總線的源極線11和12、 13和14、以及15和16相連接，第3層的總線156 158，經(jīng)填充有金屬 的多個過孔Yl，分別與漏極線21和22、 23和24、以及25和26相連接。
如上所述，根據(jù)發(fā)明的第4實施方式的半導體集成電路，與功率晶體 管的源極相連接的總線146 148以及與漏極相連接的總線156 158中， 通過細縫10c，功率晶體管的大尺寸的總線被均等分割。并且，這些總線 146 148、 156 158分別與1個接觸焊盤連接，功率晶體管正上方具有接 觸焊盤304。因此，大尺寸總線的金屬層的引線接合或檢查時的探測之際 所加載的應力引起的壓力，因存在被細縫10c所均等分割的總線而得到分 散。因此，抑制了存在有應力的影響較大的大面積的金屬層總線的情況下 所產(chǎn)生的翹曲的發(fā)生，能夠降低加載給功率晶體管整體的應力所引起的壓 力。這樣，能夠防止在接觸焊盤304的下部所形成的最上層總線的周邊發(fā) 生翹曲，防止接觸焊盤周邊的絕緣膜中發(fā)生裂縫。其結果是提高了半導體 集成電路的可靠性。
另外，將圖7中所示的半導體集成電路與以往例的圖10中所示的半 導體集成電路進行比較便可以得知，以往例中，沒有對功率晶體管中的最 上層的總線結構進行改善，而圖7所示的本實施方式的半導體集成電路中 的最上層的總線146 148、 156 158中，較大的總線被細縫10c均等分 割。因該構成的差異，本實施方式的半導體集成電路，使引線接合或檢査
時的探測時所加載的應力，分散給均等分割的總線146 148、 156 158， 通過這樣，抑制了在形成在接觸焊盤304的下部的最上層的總線周邊中發(fā) 生翹曲，從而能夠起到可防止接觸焊盤304周邊的絕緣膜中發(fā)生裂縫這種 以往例中無法得到的效果。其結果是能夠實現(xiàn)半導體集成電路的可靠性的 提高。
本發(fā)明不應被限定解釋為上述各個實施方式下的說明。通過參照本發(fā) 明，本領域技術人員應當可以知道，對例示的實施方式的各種修正以及組 合，可一并作為與本發(fā)明的其他實施方式。作為一例，本發(fā)明對于含有位 于有源部件上的接觸焊盤，且這些焊盤的位置被按照提供對焊盤下的有源 部件的功率控制與分配的方式而選擇的半導體集成電路， 一般都予以覆 蓋。另外，作為另一例，本發(fā)明還對于含有位于有源部件上的接觸焊盤， 且這些焊盤被按照使得所選擇的1個焊盤與要供電的1個或多個焊盤所對 于的有源部件之間的功率分配的距離最小化的方式被配置的半導體IC，予 以覆蓋。因此，這樣的修正以及實施方式，都可包括在權利要求的范圍內(nèi)。
本發(fā)明的相關半導體集成電路及其制造方法，通過靈活應用器件正上 的焊盤技術，并對在有源電路區(qū)域部分的正上方實施引線接合的功率集成 電路的布局進行改善，從而在電源、電機驅動器、或音頻放大等關鍵的半 導體電子部件的性能中，有助于低耗電化與可靠性提高的兩全。因此，本 發(fā)明由于靈活運用制造中現(xiàn)有的設備，能夠以低成本容易地實現(xiàn)，因此作 為低價、高品質且高性能的功率集成電路非常有用。
權利要求
1.一種半導體集成電路，具有形成在半導體基板上的集成化的功率晶體管；形成在所述功率晶體管上的層間絕緣膜；至少1個以上的第1金屬圖案，由在所述層間絕緣膜中且在所述功率晶體管的正上方形成的第1金屬層構成，作為所述功率晶體管的第1電極發(fā)揮功能；至少1個以上的第2金屬圖案，由所述第1金屬層構成，作為所述功率晶體管的第2電極發(fā)揮功能；單個的第1總線，由在所述層間絕緣膜中且在所述第1金屬層的正上方形成的第2金屬層構成，與所述至少1個以上的第1金屬圖案電連接；單個的第2總線，由所述第2金屬層構成，與所述至少1個以上的第2金屬圖案電連接；以及，接觸焊盤，對所述第1總線與所述第2總線逐一設置，所述第1總線與所述第2總線的各個中，形成有至少1個細縫。
2. 根據(jù)權利要求1所述的半導體集成電路，其特征在于所述第1總線與所述第2總線的各個中，分別設有至少1個以上的接
3.根據(jù)權利要求1所述的半導體集成電路，其特征在于 所述功率晶體管，被分離層分割為多個。
4. 根據(jù)權利要求1所述的半導體集成電路，其特征在于-所述細縫，形成在所述第1總線與所述第2總線各自的周邊部。
5. 根據(jù)權利要求1所述的半導體集成電路，其特征在于 所述細縫，形成在所述第1總線與所述第2總線各自的內(nèi)部。
6. 根據(jù)權利要求1所述的半導體集成電路，其特征在于-所述細縫，在所述第1總線與所述第2總線各自的周邊部及內(nèi)部形成有多個。
7. 根據(jù)權利要求1所述的半導體集成電路，其特征在于 所述第1總線與所述第2總線，分別被所述細縫分割成多個， 在所述被分割成多個的總線中，分別形成有1個接觸焊盤， 俯視下，所述功率晶體管的尺寸，具有所述被分割成多個的總線中的 所述接觸焊盤各自尺寸以上的大小。
8. —種半導體集成電路的制造方法，包括 形成集成在半導體基板上的功率晶體管的工序；在所述功率晶體管上形成第1層間絕緣膜的工序；在所述功率晶體管的正上方，隔著所述第1層間絕緣膜堆積了第1金 屬層之后，通過對該第l金屬層進行構圖，形成作為所述功率晶體管的第 1電極起作用的至少1個以上的第1金屬圖案、以及作為所述功率晶體管的第2電極起作用的至少1個以上的第2金屬圖案的工序；在所述第1層間絕緣膜上，按照覆蓋所述至少1個以上的第1金屬圖案和所述至少1個以上的第2金屬圖案的方式，形成第2層間絕緣膜的工 序；在所述第1金屬層的正上方隔著所述第2層間絕緣膜堆積了第2金屬 層之后，通過對該第2金屬層進行構圖，形成與所述至少1個以上的第1 金屬圖案電連接同時具有至少1個細縫的單個的第1總線，和與所述至少 1個以上的第2金屬圖案電連接同時具有至少1個細縫的單個的第2總線 的工序；在所述第2層間絕緣膜上，按照覆蓋所述第1總線和所述第2總線的 方式，形成第三層間絕緣膜的工序；在所述第三層間絕緣膜上，按照分別露出所述第1總線和所述第2總 線的方式，對所述各個總線分別形成l個開口部的工序；在各個所述開口部中分別露出的所述第1總線和所述第2總線上，設 置接觸焊盤的工序；以及，在所述接觸焊盤上安裝至少1個連接部件的工序。
9. 根據(jù)權利要求8所述的半導體器件的制造方法，其特征在于 形成所述開口部的工序，包括在所述第3層間絕緣膜中，按照分別露出各個所述第1總線與所述第2總線的方式，對所述各個總線分別形成至 少l個以上的開口部的工序。
全文摘要
本發(fā)明提供一種半導體集成電路，具有能夠緩和因檢查時的探測的機械上的力學壓力，或組裝中的引線接合所引起的機械上的力學壓力所產(chǎn)生的應力的結構。該半導體集成電路，具有形成在半導體基板(100)上的功率晶體管(100A)；形成在功率晶體管(100A)的正上方，且作為功率晶體管的第1電極與第2電極起作用的多個第1金屬圖案與多個第2金屬圖案；與多個第1金屬圖案電連接的第1總線(140)；與第2金屬圖案電連接的第2總線(150)；以及在第1總線(140)與第2總線(150)逐一設置的接觸焊盤(304)，第1總線(140)與第2總線(150)各自中，至少形成有1個細縫(10a)。
文檔編號H01L27/04GK101192609SQ20071019332
公開日2008年6月4日 申請日期2007年12月3日 優(yōu)先權日2006年12月1日
發(fā)明者深水新吾, 西野英樹, 鍋島有 申請人:松下電器產(chǎn)業(yè)株式會社