專利名稱：半導體元件的制作方法
技術(shù)領域：
本發(fā)明涉及包含邏輯電路、靜態(tài)隨機存取存儲器(Static Random Access Memory, SRAM)、及動態(tài)隨機存取存儲器(Dynamic Random Access Memory, DRAM)的集成電路。且特別涉及形成含有靜態(tài)隨機存取存儲器及動態(tài)隨機 存取存儲器區(qū)、邏輯區(qū)、及I/O區(qū)的系統(tǒng)單芯片(system-on-a-chip,SOC)的
方法。本發(fā)明還涉及以上述方法形成的半導體元件。
背景技術(shù)：
隨著集成電路的發(fā)展，使用系統(tǒng)單芯片(system-on-a-chip，SOC)的設計 來增進許多應用的性能已變得越來越普遍。系統(tǒng)單芯片借著將許多功能性區(qū) 塊(functional block)整合至單一芯片中來增進系統(tǒng)性能。將存儲器的大區(qū) 塊內(nèi)嵌至系統(tǒng)單芯片中可加速大量數(shù)據(jù)的存取，且可保有較好的數(shù)據(jù)完整度。 這樣的系統(tǒng)結(jié)構(gòu)與使用外部存儲器的結(jié)構(gòu)相比，還可節(jié)省芯片面積并消耗較 少的功率。內(nèi)嵌有存儲器的系統(tǒng)單芯片在低功率應用中是非常有利的，例如 可應用在移動/可攜式元件及多媒體產(chǎn)品上。
作為一種可靠且經(jīng)過驗證的技術(shù)，靜態(tài)隨機存取存儲器(SRAM)直覺 地被選來內(nèi)嵌至系統(tǒng)單芯片中，這是因為內(nèi)嵌SRAM的工藝與傳統(tǒng)CMOS 的工藝是完全相容的。所以，將SRAM整合至系統(tǒng)單芯片中不會對于傳統(tǒng)的 CMOS工藝增加太多復雜度。
圖1顯示傳統(tǒng)的六晶體管靜態(tài)隨機存取存儲器單元(SRAM cell) 5。在 靜態(tài)隨機存取存儲器單元5中，第一反相器2(包括PMOS晶體管PI及NMOS 晶體管Nl)與第二反相器4 (包括PMOS晶體管P2及NMOS晶體管N2) 交叉耦合(cross-coupled)。每個晶體管的源極、漏極、及柵極分別標以"S"、 "D"、及"G"。晶體管P1及N1的柵極電極與晶體管P2及N2的源極區(qū) 構(gòu)成第二儲存節(jié)點(storage node) "A"。晶體管P2及N2的柵極電極與晶 體管P1及N1的源極區(qū)構(gòu)成第一儲存節(jié)點"B"。晶體管P1及P2的漏極與
晶體管Nl及N2的漏極分別與電源電壓VDD及接地GND連接。在運行期 間，數(shù)據(jù)借著首先活化連接至存取晶體管N3及N4的字線WL而寫入靜態(tài)隨 機存取存儲器單元5。接著，承載在位線BL的數(shù)字位(digital bit)將傳送至 第一儲存節(jié)點"B"，而位線BL上的互補位(complementarybit)將傳送至 第二儲存節(jié)點"A"。這樣的狀態(tài)持續(xù)直到新的數(shù)據(jù)輸入存取晶體管N3及 N4。
圖2顯示動態(tài)隨機存取存儲器單元(DRAM cell) 10。數(shù)字位可借著首 先活化連接至存取晶體管20的柵極電極的字線WL而存入動態(tài)隨機存取存 儲器單元10。接著，承載于位線BL的數(shù)值將傳送并儲存至儲存電容(storage capacitor) "C"。動態(tài)隨機存取存儲器單元只消耗很小的功率且只需要很小 的芯片面積。這些優(yōu)點己使內(nèi)嵌的動態(tài)隨機存取存儲器成為值得追求的替代 品，尤其是整合更多的存儲器至系統(tǒng)單芯片的趨勢仍在持續(xù)發(fā)展。然而，如 本領域技術(shù)人員所知，形成動態(tài)隨機存取存儲器10 (特別是儲存電容)需要 增加特別的工藝步驟及使用新的材料系統(tǒng)。矛盾的是內(nèi)嵌的動態(tài)隨機存取存 儲器只能在所增加的新工藝成本能合理反映至系統(tǒng)性能時才可實行。再者， 在一些情況下，新增的工藝步驟對系統(tǒng)單芯片的其他區(qū)域可能具有不良的影 響。因此，將動態(tài)隨機存取存儲器的工藝與標準CMOS工藝彼此相容地整合 在一起極為重要。
圖3是系統(tǒng)單芯片的部分剖面圖，其具有現(xiàn)有技術(shù)中的內(nèi)嵌靜態(tài)隨機存 取存儲器單元及動態(tài)隨機存取存儲器單元區(qū)、邏輯區(qū)、及輸入/輸出區(qū)。在靜 態(tài)隨機存取存儲器區(qū)中，晶體管P1 (圖中未示)的柵極電極"G"通過具有 相較于正方形接點12 (正方形的開口)的尺寸要大許多的接點11而電性連 接至晶體管P2的源極區(qū)"S"。接點11跨越晶體管P1的柵極電極與晶體管 P2的源極區(qū)，具有通常稱作對接接點(butted contact, BTC)的結(jié)構(gòu)。通常， 對接接點ll具有長方形的開口，大約是正方形接點12的兩倍大。使用對接 接點11可顯著地減少靜態(tài)隨機存取存儲器單元中所需的接點數(shù)目，借以減少 所需的芯片面積并增強元件的可靠度。相似的方式也可形成對接接點(圖中 未示)以連接顯示于圖1的靜態(tài)隨機存取存儲器單元中的晶體管N2柵極電 極與晶體管N1源極區(qū)。對接接點被廣泛地采用于亟需高記憶密度的內(nèi)嵌靜 態(tài)隨機存取存儲器。
圖3的動態(tài)隨機存取存儲器單元區(qū)中，儲存電容"C"形成在半導體襯
底3及第一導電層M1間的介電層(IDL)中。電容"C"作成杯狀以在盡可
能占去最小芯片面積情況下將表面積最大化。杯狀電容的制作包括形成第一
金屬杯15，沉積介電層16于第一金屬杯15上，并接著形成第二金屬杯17 于最初的兩層(即第一金屬杯15的金屬層及介電層16)的內(nèi)側(cè)。第一金屬 杯15通過正方形接點12而連接至存取晶體管20的漏極區(qū)20d。存取晶體管 20的柵極電極20g電性連接至字線(圖中未示)。存取晶體管20的源極區(qū) 20s通過正方形接點12連接至形成于第一金屬層中的位線25。儲存電容"C" 的第二金屬杯17連結(jié)至板電壓(platevoltage) Vcp (圖中未示)。在操作期 間，數(shù)據(jù)借著活化連接至柵極電極20g的字線寫入動態(tài)隨機存取存儲器單元 中，并傳送位線25上的數(shù)字位至儲存電容"C"。在現(xiàn)有技術(shù)中，蝕刻終止 層13通常形成在介電層(IDL)中，以便蝕刻從而形成儲存電容"C"的開 □。
為了在儲存電容"C"中達到好的數(shù)據(jù)留存時間(data retention time)， 需要盡可能大的電容。當已使用高介電常數(shù)(high-K)介電材料來形成介電 層16時，進一步的電容增進主要取決于金屬杯15及17的表面積。這將導致 在介電層中形成非常深的電容"C"。結(jié)果，系統(tǒng)單芯片中的介電層厚度、 對接接點11的深度、及正方形接點12的深度可能到達以傳統(tǒng)CMOS工藝制 造的系統(tǒng)單芯片的三到五倍。在介電層中形成上述動態(tài)隨機存取存儲器儲存 電容及深接點需要額外的工藝步驟。再者，用以形成深對接接點11及正方形 接點12的干式蝕刻可能造成重大的合格率損失。
首先，由于系統(tǒng)單芯片結(jié)構(gòu)中接點的高長寬比(aspect ratio)，使用干 式蝕刻來形成接點會需要比傳統(tǒng)蝕刻工藝長許多時間。在長時間蝕刻工藝期 間，接點開口的邊緣上的光致抗蝕劑流失可能變得很嚴重，以致于傳統(tǒng)的"條 紋(striation)"現(xiàn)象可能發(fā)生在相鄰的接點洞間的表面區(qū)。此現(xiàn)象可能造成 相鄰的接點間的金屬架橋(短路)。例如，顯示于圖3中的靜態(tài)隨機存取存 儲器單元的對接接點11與正方形接點12間的金屬架橋(短路)。
其次，在此系統(tǒng)單芯片結(jié)構(gòu)中用以形成接點的蝕刻步驟會相對難以執(zhí)行。 在現(xiàn)有技術(shù)中，用以圖案化接點開口的光掩模設計充分運用了蝕刻工藝的操 作寬限度以形成正方形接點開口的接點。當執(zhí)行相似的蝕刻工藝來形成具有
較大長寬比的接點開口時，蝕刻工藝的操作寬限度將顯著地縮小。雖然可建
立符合新的光學鄰近修正(optical proximity correction, OPC)模型的新光掩 模來解決此深接點開口的問題。然而，開發(fā)這種新光掩模模型是另一挑戰(zhàn)， 這是因為此模型不但包括非常深的蝕刻輪廓，且包括不同形狀的接點開口(正 方形接點開口及長方形對接開口)。用以創(chuàng)造此模型的邏輯處理必須執(zhí)行復 雜且耗時耗資的運算。最終，上述的負面影響將隨著更新的科技世代而更為 惡化。
有鑒于上述問題及其他現(xiàn)有技術(shù)中在整合DRAM工藝與傳統(tǒng)的CMOS 工藝時發(fā)生的問題，業(yè)界亟需改良的或新穎的系統(tǒng)單芯片結(jié)構(gòu)及其制法，其 中DRAM的整合不需增加復雜及有錯誤傾向的工藝步驟，而僅對整體系統(tǒng)單 芯片合格率造成微小的沖擊。
發(fā)明內(nèi)容
本發(fā)明提供一種半導體元件，包括半導體襯底，其具有第一導電區(qū)、 第二導電區(qū)、及第三導電區(qū)；形成于半導體襯底上的介電層；形成于介電層 的表面上的第一導電元件及第二導電元件；形成于介電層中的第一接點，其 連接第一導電區(qū)至第一導電元件；以及形成于介電層中的第二接點，其包括 鄰接第二導電區(qū)和第三導電區(qū)的底端部分以及連接至第二導電元件的頂端部 分，其中底端部分的尺寸實質(zhì)上大于頂端部分。
上述半導體元件中，該導電區(qū)可為MOS晶體管的柵極區(qū)、源極區(qū)、或 漏極區(qū)。
上述半導體元件中，該介電層可為低介電常數(shù)材料，具有小于約3.5的 介電常數(shù)。
上述半導體元件中，該第一接點及第二接點可包括鉤插塞。 上述半導體元件中，該第二接點的該頂端部分可至少為該底端部分的兩 倍深。
本發(fā)明還提供一種半導體元件，包括半導體襯底，其具有邏輯區(qū)及靜 態(tài)隨機存取存儲器單元區(qū)；形成于半導體襯底上的介電層；形成于介電層的 表面上的第一導電元件及第二導電元件；形成在邏輯區(qū)中的第一 MOS晶體 管，其包括第一導電區(qū)；形成在靜態(tài)隨機存取存儲器單元區(qū)中的第二 MOS
晶體管，其包括第二導電區(qū)及第三導電區(qū)；形成在介電層中的第一接點，將 第一導電區(qū)連接至第一導電元件；以及形成在介電層中的第二接點，包括鄰 接第二導電區(qū)和第三導電區(qū)的底端部分以及連接至第二導電元件頂端部分， 其中底端部分的尺寸實質(zhì)上大于頂端部分。
上述半導體元件還可包括動態(tài)隨機存取存儲器單元區(qū)。
上述半導體元件中，該動態(tài)隨機存取存儲器單元區(qū)的儲存電容可為金屬-絕緣體-金屬電容，形成在該第二介電層中。
上述半導體元件中，該靜態(tài)隨機存取存儲器單元區(qū)中的該第二導電區(qū)可
為一MOS晶體管的柵極區(qū)，而該第三導電區(qū)可為另一MOS晶體管的源極/ 漏極區(qū)。
上述半導體元件中，該第二接點的該頂端部分可至少為該底端部分的兩 倍深。
上述半導體元件中，該底端部分的尺寸可至少約為該頂端部分的兩倍大。 本發(fā)明可整合動態(tài)隨機存取存儲器而無需增加復雜及有錯誤傾向的工藝
步驟，且僅對整體系統(tǒng)單芯片合格率有微小沖擊。
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉
出優(yōu)選實施例并配合附圖作詳細說明。
圖1顯示現(xiàn)有技術(shù)中的靜態(tài)隨機存儲器單元。
圖2顯示現(xiàn)有技術(shù)中的動態(tài)隨機存儲器單元。
圖3顯示現(xiàn)有技術(shù)中的系統(tǒng)單芯片接點結(jié)構(gòu)的剖面圖。
圖4-圖6顯示優(yōu)選實施例的系統(tǒng)單芯片接點結(jié)構(gòu)的一系列工藝剖面圖。
其中，附圖標記說明如下
5 靜態(tài)隨機存取存儲器單元；2 第一反向器；Pl、 Nl、 P2、 N2、 20 晶
體管；S 源極；D 漏極；G 柵極；A 第二儲存節(jié)點；B 第一儲存節(jié)點；VDD 電源電壓；GND 接地；WL 字線；BL、 25 位線；10 動態(tài)隨機存取存儲器 單元；C 儲存電容；12、 11~接點；3 半導體襯底；Ml 第一導電層；IDL 介電層；15 第一金屬杯；16 介電層；17 第二金屬杯；20d 漏極區(qū)；20g 柵極區(qū)；20s 源極區(qū)；13 蝕刻終止層；8 硅化層；IDL 1 第一介電層；12a、
llb、 12b 正方形接點開口； 11a 長方形接點開口； IDL—H 第二介電層；14 開口； IDL—IH 第三介電層。
具體實施例方式
以下將討論本發(fā)明優(yōu)選實施例的制造及其使用方式。然而，應注意的是 本發(fā)明提供了許多可應用的發(fā)明概念，這些發(fā)明概念可用許多特定形式實施。 此處所討論的特定實施例僅用以說明本發(fā)明的一特定制造及使用方式，不可 用以限制本發(fā)明的范圍。
本發(fā)明將以特定情況中的優(yōu)選實施例來敘述，即改良的系統(tǒng)單芯片
(SOC)結(jié)構(gòu)及其制法。此SOC結(jié)構(gòu)包括靜態(tài)隨機存取存儲器(SRAM)及 動態(tài)隨機存取存儲器(DRAM)區(qū)、邏輯區(qū)、及輸入/輸出區(qū)。動態(tài)隨機存取 存儲器區(qū)的整合不包括增加復雜且有錯誤傾向的工藝步驟。額外的工藝步驟 將僅對整體SOC合格率造成微小的沖擊。為了敘述清楚并避免重復，圖1-圖3中用以描述現(xiàn)有技術(shù)的相似的附圖標記及字母也將用以描述后面附圖中 的元件。同樣地，圖l-圖3所描述的附圖標記將不再仔細描述。
首先如圖4所示，提供半導體襯底3。在一優(yōu)選實施例中，半導體襯底3 是具有所需摻雜濃度的硅襯底。在其他實施例中，半導體襯底3可為硅鍺、 砷化鎵、化合物半導體、多層半導體、絕緣層上硅(SOI)、絕緣層上鍺(Ge01)、 其相似物、或前述的組合。在半導體襯底3上定義出靜態(tài)隨機存取存儲器單 元區(qū)、邏輯區(qū)、動態(tài)隨機存取存儲器單元區(qū)、及輸入/輸出區(qū)。在半導體襯底 3上的預定區(qū)中使用傳統(tǒng)的材料及工藝形成半導體元件，例如動態(tài)隨機存取 存儲器單元中的NMOS存取晶體管20及靜態(tài)隨機存取存儲器單元中的 PMOS晶體管P2。在優(yōu)選實施例中，為了減低柵極電極及擴散區(qū)的電阻，可 選擇性地以硅化工藝在MOS元件的柵極電極及源極/漏極區(qū)上形成硅化層8。 硅化層的材質(zhì)優(yōu)選是NiSi2、 CoSi2、 TiSi2、其相似物、或前述的組合。在半 導體襯底3中形成有淺溝槽絕緣(STI)以隔絕鄰近的元件。優(yōu)選在半導體襯 底3中蝕刻淺溝槽來形成淺溝槽絕緣，并以絕緣體填充此溝槽，例如可填充 通過高密度等離子體化學氣相沉積法(HDPCVD)或次常壓化學氣相沉積法
(SACVD)形成的氧化硅。以下的"半導體襯底"指的是起始的半導體襯底 3，而"襯底"指的是在優(yōu)選實施例中的工藝歩驟后所完成的晶圓的表面。 在半導體襯底3上形成有第一介電層IDL—I。在一優(yōu)選實施例中，IDL—I 是具有一般介電常數(shù)的CVD氧化硅。在其他實施例中，第一介電層是摻碳 氧化硅或摻氟硅玻璃(FSG)，其具有小于3.5的介電常數(shù)，然而也不排除 其他含C、 O、 H的低介電常數(shù)材料。在優(yōu)選實施例中，第一介電層具有約 2000A至約5000A的厚度。也不排除其他適合形成第一介電層的介電材料及 工藝。提供光掩模MSKJ，以定義對于己形成于半導體襯底3中的半導體元 件的電性連接(接點)。建立MSK—1的光學鄰近修正模型，并將各參數(shù)例 如接點形狀、蝕刻深度、光致抗蝕劑厚度等納入考慮范圍?？墒褂脗鹘y(tǒng)的光 刻工藝，將接點圖案轉(zhuǎn)移至半導體襯底3上的第一介電層IDL—I?？稍诠饪?工藝后執(zhí)行傳統(tǒng)的蝕刻工藝，例如各向異性干式蝕刻，以除去不需要的第一 介電層材料，并在第一介電層IDL—I中形成接點開口。這些接點開口可包括 正方形接點開口 12a，其在半導體元件上露出導電區(qū)，例如動態(tài)隨機存取存 儲器單元區(qū)中的MOS存取晶體管20的柵極電極20g、源極區(qū)20s、或漏極 區(qū)20d。正方形接點開口 12a具有設計法則所允許的最小接點開口尺寸。接 點開口也可包括長方形接點開口 (例如兩對接正方形接點開口)，例如形成 在靜態(tài)隨機存取存儲器單元區(qū)中的長方形對接接點開口 lla,其露出MOS晶 體管P1 (圖中未示)的柵極電極"G"及另一MOS晶體管P2的源極區(qū)"S"。 長方形對接接點開口 lla至少約為最小設計法則所允許的接點開口尺寸的 1.5倍，優(yōu)選是約為1.5至2.5倍。為了在系統(tǒng)單芯片中達到最大的元件密度， 鄰近的接點開口的間距具有設計法則所允許的最小接點-接點間距。之后，可 通過傳統(tǒng)的工藝，例如以鎢毯覆式CVD在襯底上沉積鎢或以選擇性CVD在 接點開口中成長鎢，在所有的接點開口中形成接點，例如鎢插塞(tungsten plug)。在優(yōu)選實施例中，在形成鎢插塞之前，可在接點開口的底部以傳統(tǒng) 的工藝形成氮化鈦(TiN)層(圖中未示)。如此形成的氮化鈦層可作為阻 障層以避免不利的影響，例如電遷移(electromigration)。也可用其他適合 的導電材料或工藝來形成接點。形成在正方形接點開口 12a的正方形接點提 供對半導體襯底3上的導電區(qū)的電性連接，上述導電區(qū)例如為MOS晶體管 的柵極電極、源極區(qū)、或漏極區(qū)。形成在長方形對接接點開口 lla中的對接 接點將半導體襯底3上的導電區(qū)連接至另一導電區(qū)。以下將這些接點大抵稱 作CONTl。之后，對基板表面實施傳統(tǒng)的平坦化工藝，例如化學機械研磨
(CMP)工藝，以除去鎢插塞上所形成的多余的鎢金屬及形成于基板表面的 鎢顆粒，借以提供大抵平坦的基板表面以利于后續(xù)的工藝步驟。
請接著參照圖5，以傳統(tǒng)的工藝在基板上形成材質(zhì)優(yōu)選為氮化硅或氮氧
化硅的蝕刻終止層13。在蝕刻終止層13上形成第二介電層IDL—II。在優(yōu)選 實施例中，第二介電層IDL一II是通過通過傳統(tǒng)的沉積工藝形成的，第二介電 層IDL一II中的介電材料與第一介電層IDL—I相同。也不排除以其他適合的介 電材料及工藝來制造第二介電層IDL一II。在優(yōu)選實施例中，第二介電層IDL—II 具有約5000A至約20000A的厚度。之后，使用傳統(tǒng)的光刻及蝕刻工藝在第 二介電層IDLjI中形成開口 14，并在開口 14中形成金屬-絕緣體-金屬結(jié)構(gòu) 的DRAM儲存電容"C"。儲存電容"C"制成杯狀，以盡可能在占據(jù)最小 芯片面積的情形下將儲存電容的表面積最大化。儲存電容的形成方式是借著 傳統(tǒng)的沉積、光刻、及蝕刻工藝在襯底上形成第一金屬層，并將第一金屬層 圖案化以形成第一金屬杯15。第一金屬杯15的適合材料可包括單元素金屬、 金屬化合物、金屬合金、或以單層或多層結(jié)構(gòu)形成的前述材料的組合。在現(xiàn) 階段工藝之后，第一金屬杯15通過通過具有正方形接點開口 12a的接點連接 至存取晶體管20的漏極區(qū)20d。接著沉積具有高介電常數(shù)的材料(例如Al203、 Ta203、 HfO、 Zr02、或前述材料的組合)至襯底上以形成儲存電容"C"的 介電層16。介電層16優(yōu)選盡可能具有最小的厚度，以在電容板間提供所需 的巨大電容。接著在襯底上形成第二金屬層，并將第二金屬層圖案化以形成 第二金屬杯17。用以形成第二金屬杯17的導電材料及工藝與用以形成第一 金屬杯15的材料與工藝相同，但也不排除不同的導電材料及工藝。最后，在 襯底上形成第三介電層IDL—III以與鄰近的儲存電容隔離。在優(yōu)選實施例中， 第三介電層IDL—III以用以形成第二介電層IDL—II及第一介電層IDL—I的相 同材料及工藝來形成，并具有約500A至約3000A的厚度。
現(xiàn)在請參照圖6，在形成儲存電容"C"之后，可使用其他光刻工藝將第 二接點圖案轉(zhuǎn)移至襯底上的第三介電層IDL—III的表面。第二接點圖案用以 在第二介電層及第三介電層上制造接點開口，并形成對第一介電層中的先前 形成的第一接點C0NT1的電性連接。為了簡化敘述，形成在第二介電層 IDLJI及第三介電層IDL一III中的接點以下將大抵稱作CONT2。理想情況下， 為了節(jié)省芯片面積并避免在第一介電層IDL I與第二介電層IDL II間的界面
發(fā)生短路，CONT2需要良好地與C0NT1對齊并堆疊在CONT1的表面上。 在優(yōu)選實施例中，采用先前用以形成CONT1的光學鄰近修正模型來形成定 義CONT2圖案的光掩模，且以正方形接點開口 12a的圖案替換先前光學鄰 近修正模型中的長方形對接接點開口 lla的圖案。這個步驟提供許多優(yōu)點。 其一，本發(fā)明的光學鄰近修正模型的建立可顯著地簡化，這是因為本發(fā)明的 光學鄰近修正模型可只包括對先前的光學鄰近修正模型作微小的變化。因此， 形成光掩模的難度與成本可顯著地減小。其二，以此形成的具有正方形接點 開口 llb的接點(此接點堆疊于靜態(tài)隨機存取存儲器單元區(qū)中的具有長方形 對接接點開口 lla的接點表面上)可顯著地減低潛在的靜態(tài)隨機存取存儲器 單元合格率損失風險。從一觀點來看，既然具有正方形接點開口 llb與鄰近 的具有正方形接點開口 12b的接點間的間距大于最小設計法則所允許的接點 間距，在襯底表面上對接接點與正方形接點間潛在的由光刻錯誤造成的短路 即可減少或甚至避免。從另一觀點來看，因為本發(fā)明在動態(tài)隨機存取存儲器 單元區(qū)中的C0NT2結(jié)構(gòu)更能容許發(fā)生在光刻工藝期間的CONT1與C0NT2 間的不對齊，所以在第一介電層IDL一I與第二介電層IDL一II的界面上的具有 正方形接點開口 llb與12a的接點間的潛在的短路風險即可減小或避免。其 三，蝕刻工藝的操作寬限度可顯著地放大，這是因為本發(fā)明的蝕刻方法只需 調(diào)整成符合C0NT2的高長寬比情況，相對而言不需考慮制造不同形狀接點 的蝕刻輪廓所面臨的問題。因此，用以形成較深電容的蝕刻配方可輕易地達 成。本領域技術(shù)人員應當能夠輕易地了解優(yōu)選實施例的上述及其他優(yōu)點。
可使用傳統(tǒng)的光刻工藝將C0NT2的圖案轉(zhuǎn)移至襯底上。在光刻工藝后， 可執(zhí)行傳統(tǒng)的蝕刻工藝，例如各向異性的干式蝕刻工藝，以除去不需要的第 一介電層IDL—II及第二介電層IDL一m的材料，并在第一介電層及第二介電 層中形成接點開口?？蓤?zhí)行傳統(tǒng)的接點形成工藝(例如以鉤毯覆式CVD或 選擇性CVD成長鎢來形成鎢插塞)來填充接點開口。也可使用其他適合的 接點金屬(例如鋁或銅)及其傳統(tǒng)的形成工藝。在優(yōu)選實施例中，在形成鎢 插塞前，可通過傳統(tǒng)的工藝在CONT2的底部上形成氮化鈦層(圖中未示)， 以避免不利的影響，例如電遷移?？稍谝r底表面上執(zhí)行傳統(tǒng)的平坦化工藝， 例如化學機械研磨工藝，以除去形成于接點上的多余媽金屬及形成于襯底表 面上的鎢顆粒，借以提供大抵平坦的襯底表面，以利于后續(xù)的工藝步驟。在形成CONT2之后，在動態(tài)隨機存取存儲器單元區(qū)中的儲存電容"C"的第二 金屬杯17可通過正方形接點電性連接至板電壓Vcp (圖中未示)。最后，在
襯底上沉積金屬層，并以傳統(tǒng)的沉積、光刻、蝕刻、及平坦化工藝將該金屬
層圖案化，以在系統(tǒng)單芯片中形成第一導電層Ml。所完成的系統(tǒng)單芯片結(jié) 構(gòu)顯示于圖6。
雖然本發(fā)明已以數(shù)個優(yōu)選實施例公開如上，然而上述優(yōu)選實施例并非用 以限定本發(fā)明，任何所屬技術(shù)領域中普通技術(shù)人員，在不脫離本發(fā)明的精神 和范圍內(nèi)，應當可作任意的更動與修改。例如，在其他實施例中，第一介電 層IDL一I可僅具有約800A至約1500A的厚度，而第二介電層IDL_II則具有 約7500A至約1卯00A的厚度。此系統(tǒng)單芯片結(jié)構(gòu)提供DRAM儲存電容更大 的金屬杯表面積，因此能夠進一步提升DRAM CELL的性能。在另一實施例 中，可通過通過傳統(tǒng)的銅雙鑲嵌工藝來形成C0NT2及M1，借以降低工藝成 本并在系統(tǒng)單芯片中提供更快的導電層。在另一實施例中，CONT2及Ml可 分別以單鑲嵌工藝來形成。與其他實施例相同，本領域技術(shù)人員應當能夠輕 易地了解，在不脫離本發(fā)明的精神及范圍內(nèi)，所使用的材料、工藝步驟、及 工藝參數(shù)可作任意的更動與修改，因此本發(fā)明的保護范圍應以所附權(quán)利要求 為準。
權(quán)利要求
1.一種半導體元件，包括半導體襯底，具有第一導電區(qū)、第二導電區(qū)、及第三導電區(qū)；介電層，形成于該半導體襯底上；第一導電元件及第二導電元件，形成于該介電層的表面上；第一接點，形成于該介電層中，將該第一導電區(qū)連接至該第一導電元件；以及第二接點，形成于該介電層中，包括鄰接該第二導電區(qū)及該第三導電區(qū)的底端部分及連接至該第二導電元件的頂端部分，其中該底端部分的尺寸實質(zhì)上大于該頂端部分。
2. 如權(quán)利要求1所述的半導體元件，其中該導電區(qū)是MOS晶體管的柵 極區(qū)、源極區(qū)或漏極區(qū)。
3. 如權(quán)利要求1所述的半導體元件，其中該介電層是低介電常數(shù)材料， 具有小于約3.5的介電常數(shù)。
4. 如權(quán)利要求1所述的半導體元件，其中該第一接點及第二接點包括鎢 插塞。
5. 如權(quán)利要求1所述的半導體元件，其中該第二接點的該頂端部分至少 為該底端部分的兩倍深。
6. —種半導體元件，包括半導體襯底，具有邏輯區(qū)及靜態(tài)隨機存取存儲器單元區(qū)； 介電層，形成于該半導體襯底上；第一導電元件及第二導電元件，形成于該介電層的表面上； 第一MOS晶體管，形成在該邏輯區(qū)中，包括第一導電區(qū)； 第二MOS晶體管，形成在該靜態(tài)隨機存取存儲器單元區(qū)中，包括第二導電區(qū)及第三導電區(qū)；第一接點，形成在該介電層中，且將該第一導電區(qū)連接至該第一導電元件；以及第二接點，形成在該介電層中，包括鄰接該第二導電區(qū)及該第三導電區(qū) 的底端部分以及連接至該第二導電元件的頂端部分，其中該底端部分的尺寸 實質(zhì)上大于該頂端部分。
7. 如權(quán)利要求6所述的半導體元件，還包括動態(tài)隨機存取存儲器單元區(qū)。
8. 如權(quán)利要求6所述的半導體元件，其中該動態(tài)隨機存取存儲器單元區(qū)的儲存電容是金屬-絕緣體-金屬電容，形成在該第二介電層中。
9. 權(quán)利要求6所述的半導體元件，其中該靜態(tài)隨機存取存儲器單元區(qū)中 的該第二導電區(qū)是一 MOS晶體管的柵極區(qū)，而該第三導電區(qū)是另一MOS晶 體管的源極/漏極區(qū)。
10. 如權(quán)利要求6所述的半導體元件，其中該第二接點的該頂端部分至 少為該底端部分的兩倍深。
11. 如權(quán)利要求6所述的半導體元件，其中該底端部分的尺寸至少約為 該頂端部分的兩倍大。
全文摘要
本發(fā)明提供一種新穎的系統(tǒng)單晶片結(jié)構(gòu)、半導體元件及其制造方法。系統(tǒng)單芯片包括邏輯區(qū)、靜態(tài)隨機存取存儲器區(qū)、及動態(tài)隨機存取存儲器區(qū)。動態(tài)隨機存取存儲器單元中的儲存電容形成在金屬-絕緣體-金屬結(jié)構(gòu)中的第一介電層中，其具有巨大的垂直表面積。形成在第一介電層的對接接點包括在靜態(tài)隨機存取存儲器單元中接合至第一及第二導電區(qū)的底端部分與連接至第一金屬層的垂直排列頂端部分。頂端部分具有實質(zhì)上比底端部分更深的深度且實質(zhì)上較小的尺寸。形成此系統(tǒng)單芯片結(jié)構(gòu)不需增加復雜且有錯誤傾向的額外工藝于已知的CMOS工藝中，因此對整體系統(tǒng)單芯片的合格率的沖擊很微小。
文檔編號H01L27/04GK101188238SQ20071019322
公開日2008年5月28日 申請日期2007年11月20日 優(yōu)先權(quán)日2006年11月21日
發(fā)明者丁國強, 曾國權(quán), 王銓中, 白志陽, 蔣敏雄 申請人:臺灣積體電路制造股份有限公司