專利名稱：半導(dǎo)體集成電路及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路及其制作方法，特別涉及應(yīng)用POE(Padon Element)技術(shù)、即在半導(dǎo)體器件的正上方(直上)設(shè)置凸臺(tái)(Pad)的技術(shù)， 具有可以在有源電路區(qū)的正上方實(shí)施引線接合法的結(jié)構(gòu)的功率集成電路及 其制作方法。
背景技術(shù)：
近幾年來(lái)，伴隨著信息技術(shù)的普及，作為計(jì)算機(jī)、信息存儲(chǔ)裝置、手 機(jī)及便攜式照相機(jī)等的電子機(jī)器的能力，高速化及低耗電化的要求日益高 漲。
對(duì)這些電子機(jī)器的性能產(chǎn)生較大的影響的因素，有電源、電動(dòng)機(jī)驅(qū)動(dòng) 器及音頻放大器等骨干的半導(dǎo)體電子部件；而作為對(duì)這些半導(dǎo)體電子部件 的性能產(chǎn)生較大的影響的因素，則是內(nèi)置功率器件的功率集成電路。因此， 作為構(gòu)成功率集成電路的半導(dǎo)體元件的性能，迫切要求進(jìn)一步高速化及低 耗電化。 '
可是，作為一般性的市場(chǎng)上的要求，在上述高速化及低耗電化的基礎(chǔ) 上，還要求大幅度改善功率器件及電路特性，對(duì)于通過(guò)在有源電路區(qū)的正 上方形成金屬線及焊料球的結(jié)合，從而能夠成本低而且可靠性高的結(jié)構(gòu)及 方法，存在著許多要求，提出了各種方案。
在這里，首先簡(jiǎn)單講述POE技術(shù)之前、即在半導(dǎo)體器件的正上方設(shè)置 凸臺(tái)的技術(shù)問(wèn)世之前的現(xiàn)有技術(shù)。
凸臺(tái)與外部的引線框的連接部件，是接合線。作為接合線使用的材料， 可以列舉純的或合金的金、銅及鋁。作為材料使用金時(shí)，通常使用的接合 線的直徑的范圍大約是20 50"m，在引線球接合中，球通常被安裝在芯 片上。這樣，在進(jìn)行引線作業(yè)時(shí)，球被引線毛細(xì)管按壓成典型的釘頭形狀，
為了固定球而必須使凸臺(tái)的面積足夠大。由于在自由的狀態(tài)下，球的直徑
一般是接合線的直徑的L2 1.6倍，所以接點(diǎn)凸臺(tái)(contactpad)的形狀取 決于工藝參數(shù)，必須是大約50X50um 150X 150"m的范圍的正方形。 另外，連接部件如果是焊料球，那么球的直徑就一般是大約是0.2 0.5mm 的范圍，接點(diǎn)凸臺(tái)的面積必須是0.3 0.7mm的的正方形。此外，在這里稱 作"焊料球"，并不意味著焊料觸點(diǎn)非得是球形，它也可以是半球、半圓頂、 切斷的圓錐形或普通的凸起之類的多種形狀。正確的形狀，依賴于堆積技 術(shù)、回流焊技術(shù)及材料成分。
另外，接點(diǎn)凸臺(tái)一般配置沿著芯片的周圍本質(zhì)上直線排列，消費(fèi)大面 積的"硅資產(chǎn)"(芯片被壓倒性地在用硅半導(dǎo)體材料形成的基板上制造)。 在最近的半導(dǎo)體集成電路中，需要很多的接點(diǎn)凸臺(tái)，其數(shù)量光是用于接地 連接及電力連接的就常常達(dá)到數(shù)百個(gè)。進(jìn)而包含信號(hào)連接的后，就需要超 過(guò)1000個(gè)的接點(diǎn)凸臺(tái)，從而使貴重的硅資產(chǎn)被大量犧牲。
另外，根據(jù)多年的經(jīng)驗(yàn)可知引線接合法的工藝，給金屬及介質(zhì)的下 側(cè)的層帶來(lái)相當(dāng)大的應(yīng)力。其原因是引線毛細(xì)管的沖擊(為了按壓金球形 成釘頭凸臺(tái))、引線毛細(xì)管及金球的超聲波振動(dòng)的頻率及能量(為了突破露 出的金屬層的表面的氧化鋁膜)以及工藝(為了開始形成金/鋁熔敷的金屬 間化合物)的時(shí)間及溫度。為了避免在引線接合法的工藝中產(chǎn)生的應(yīng)力、 多探針試驗(yàn)及裝配后的器件動(dòng)作中產(chǎn)生的應(yīng)力的作用下，接點(diǎn)凸臺(tái)的下層 產(chǎn)生熱裂或弧坑的危險(xiǎn)性，這幾年來(lái)確立了有關(guān)半導(dǎo)體集成電路的布局的 設(shè)計(jì)規(guī)則，即禁止在接點(diǎn)凸臺(tái)的下面的區(qū)域配置結(jié)構(gòu)電路，同時(shí)還要避免 使用容易被損壞的機(jī)械性弱的介質(zhì)材料。因此，僅僅設(shè)計(jì)接點(diǎn)凸臺(tái)就需要 許多的硅資產(chǎn)。
在這種背景之下，希望大幅度改善功率器件及電路特性，希望采用通 過(guò)在有源電路區(qū)的正上方形成金屬線及焊料球的結(jié)合，從而能夠使成本低 而且可靠性高的結(jié)構(gòu)及方法，同時(shí)還如上所述，迫切要求半導(dǎo)體集成電路 的高速化及低耗電化。
首先，妨礙半導(dǎo)體集成電路的高速化的因素是MOS晶體管本聲的延 遲和位于其上層的布線產(chǎn)生的布線延遲。在現(xiàn)有技術(shù)中，雖然采用縮短?hào)艠O長(zhǎng)的細(xì)微化技術(shù)后，使MOS晶體管本聲的延遲得到減小，但是伴隨著 MOS晶體管本聲的延遲變小，布線延遲的問(wèn)題卻更加突出
因此，為了減小布線延遲，人們?cè)诒徊季€之間夾著的絕緣膜中，采用
介電常數(shù)低的絕緣膜(低介電常數(shù)膜)?？墒?，介電常數(shù)為3.0以下的低介
電常數(shù)膜，與現(xiàn)有技術(shù)采用的硅氧化膜相比，機(jī)械性的強(qiáng)度大大下降，因 此在擴(kuò)散工序(該工序旨在形成半導(dǎo)體集成電路的電路)結(jié)束后的組裝工 序(該工序旨在形成半導(dǎo)體集成電路的封裝)特別是引線接合工序中，成 為問(wèn)題。
具體地說(shuō)，由于層間絕緣膜的機(jī)械強(qiáng)度不夠，所以在被半導(dǎo)體集成電 路搭載的凸臺(tái)上進(jìn)行引線接合時(shí)，引線接合的沖擊載荷就通過(guò)凸臺(tái)傳遞給 凸臺(tái)緊下方的層間絕緣膜，使層間絕緣膜嚴(yán)重變形。其結(jié)果使層間絕緣膜 產(chǎn)生裂紋，引起凸臺(tái)剝離或?qū)娱g絕緣膜剝離，導(dǎo)致可靠性差。另外，近幾 年來(lái)，如上所述，為了縮小半導(dǎo)體元件的尺寸、降低成本，開發(fā)出在構(gòu)成 有源電路區(qū)的晶體管上設(shè)置凸臺(tái)的半導(dǎo)體元件。這時(shí)，如果在配線間及層 間絕緣膜中使用機(jī)械性的強(qiáng)度低的低介電常數(shù)膜后，低介電常數(shù)膜在引線 接合的沖擊下變形，沖擊容易傳遞給晶體管，使晶體管受到損傷，引起品 質(zhì)不良。
與此不同，在專利文獻(xiàn)1中，在凸臺(tái)的正下方，隔著層間絕緣膜，形
成金屬層，用通路孔(via)連接該金屬層與凸臺(tái)，從而由金屬層截住引線 接合對(duì)層間絕緣膜的沖擊的同時(shí)，由通路孔阻止金屬層受到?jīng)_擊后而向沖 擊的施加方向的變形趨勢(shì)。這樣，在專利文獻(xiàn)1中，具有彌補(bǔ)在凸臺(tái)的正 下方成膜的層間絕緣膜的機(jī)械性的強(qiáng)度的下降的凸臺(tái)結(jié)構(gòu)后，能夠抑制引 線接合對(duì)晶體管的損傷。
可是，作為金屬材料采用銅時(shí)，以大馬士革工藝(在層間絕緣膜中埋 入布線)形成銅布線，在對(duì)銅進(jìn)行電解電鍍后，為了使電鍍的銅平坦化而 進(jìn)行化學(xué)性的機(jī)械研磨(CMP:Chemical Mechaanical Polishing),具有柔軟 性質(zhì)的銅圖案，其面積被大面積化后，其中央部被削減，產(chǎn)生膜厚非常薄 的洼曲問(wèn)題。進(jìn)而，在下層中，為了形成細(xì)微的通路孔圖案，而將金屬層 的膜厚薄膜化，從而在銅圖案的面積被大面積化后，產(chǎn)生銅完全被CMP削 掉的部分。這一點(diǎn)，在上述專利文獻(xiàn)l中，在形成第2層的金屬層即銅時(shí)，產(chǎn)生 上述現(xiàn)象。這樣，出現(xiàn)銅圖案的中央部變薄或者銅被完全削掉的部分后， 層間絕緣膜接收的引線接合的沖擊就變大，從而使產(chǎn)生裂紋的可能性增大。
與此不同，在專利文獻(xiàn)2中，提供了能夠防止引線接合損傷凸臺(tái)正下 方的絕緣膜及晶體管的凸臺(tái)結(jié)構(gòu)。就是說(shuō)，專利文獻(xiàn)2的半導(dǎo)體裝置，具 備由導(dǎo)電層構(gòu)成的第1電極、由在第1電極之上形成的導(dǎo)電層構(gòu)成的外部 連接電極、在第1電極的下部通過(guò)第1電極和穿通孔作媒介連接的至少一 層的第2電極，在第2電極的周邊部，具有許多凸形狀。
這樣，采用用通路孔連接被最上層的金屬和層間絕緣膜夾住的金屬層 (以下稱作"下層金屬")的結(jié)構(gòu)后，能夠防止凸臺(tái)正下方的布線間及層間 的絕緣膜中采用的低介電常數(shù)膜在引線接合的沖擊下產(chǎn)生變形或裂紋。就 是說(shuō)，對(duì)于引線接合的沖擊而言，最上層金屬被下層金屬維持，所以即使 受到引線接合的沖擊也不變形。其結(jié)果，能夠抑制傳遞給凸臺(tái)正下方的層 間絕緣膜——低介電常數(shù)膜的引線接合的沖擊，防止低介電常數(shù)膜產(chǎn)生變 形或裂紋。
進(jìn)而，為了防止下層金屬大面積化后CPM出現(xiàn)的洼曲，在下層金屬的 周邊部設(shè)置許多凸形狀，所以下層金屬的表面積擴(kuò)大，與層間膜的貼緊性 提高，能夠在減少引線接合的沖擊使晶體管受到的損傷，同時(shí)，防止還能 夠防止層間絕緣膜產(chǎn)生裂紋。
這樣，采用專利文獻(xiàn)2采用的凸臺(tái)結(jié)構(gòu)后，有利于防止引線接合對(duì)凸 臺(tái)正下方的層間絕緣膜及晶體管的損傷，進(jìn)而有利于半導(dǎo)體集成電路的高 速化。
接著，妨礙半導(dǎo)體集成電路的低耗電化的因素，在于采用細(xì)微化的MOS 工藝，有效地利用半導(dǎo)體產(chǎn)品的芯片面積，盡量減小芯片面積，實(shí)現(xiàn)內(nèi)置 功率器件的功率集成電路。在這種功率集成電路中，為了實(shí)現(xiàn)低耗電化， 驅(qū)動(dòng)功率器件之際，通常采用脈沖寬度調(diào)制(PWM)驅(qū)動(dòng)的技術(shù)。該P(yáng)WM 驅(qū)動(dòng)雖然使功率器件的ON電阻變小，但卻是實(shí)現(xiàn)低耗電化的重要的工藝 技術(shù)。
在專利文獻(xiàn)3中，提出了采用POE技術(shù)、盡量減小功率器件的ON電
阻的與現(xiàn)有技術(shù)有關(guān)的技術(shù)。就是說(shuō)，是能夠在有源電路區(qū)部分的正上方 實(shí)施引線接合法的功率集成電路，在該功率集成電路中，采用POE技術(shù)， 在與功率晶體管的電極連接的總線的正上方，配置許多接點(diǎn)凸臺(tái)，利用接
合線連接許多接點(diǎn)凸臺(tái)和引線框。這樣，由于從連接部件到電極為止的電 阻值及電流線路最小化，所以能夠改善功率晶體管的電氣特性。
圖13是表示專利文獻(xiàn)3所述的半導(dǎo)體集成電路的一部分的簡(jiǎn)要的平面 圖和電氣電路圖。
如圖13的平面圖所示，在IC芯片1內(nèi)，形成晶體管的有源區(qū)2，在該 有源區(qū)2上，由片狀金屬構(gòu)成，形成與所有的源電極連接的第1總線3和 與所有的漏電極連接的第2總線4。在第1總線3和第2總線4上，分別各 設(shè)置3個(gè)接點(diǎn)凸臺(tái)5，與各自的總線共同連接。第1總線3上的3個(gè)接點(diǎn)凸 臺(tái)5，和第2總線3上的3個(gè)接點(diǎn)凸臺(tái)5互相左右對(duì)稱地配置。還設(shè)置著連 接各接點(diǎn)凸臺(tái)5和外部的引線框7的接合線6。
圖13所示的電氣電路圖，示意性地表示出在功率晶體管的上方配置與 引線框7連接的連接部件后帶來(lái)的與功率晶體管動(dòng)作有關(guān)的電氣性的特征。 此外，在電氣電路圖中，還表示出晶體管本身的源"漏之間電阻Rs、總線 上的延展電阻(總線電阻)RnlO、 Rn20、 Rn30及各種接線電阻RblO、 Rb20、 Rb30。
如圖13所示，從引線框7的角度觀察的電氣電路，總線電阻RnlO、 Rn20、Rn30分別和與引線框7并聯(lián)的3個(gè)接合線6的接線電阻RblO、Rb20、 Rb30串聯(lián)，進(jìn)而成為連接晶體管本身的源 漏之間電阻Rs的電阻電路。 這樣，總線電阻Rn (10 30)的每一個(gè)，就與各種接線電阻Rb (10 30) 串聯(lián)，結(jié)果使總線電阻Rn (10 30)及接線電阻Rb (10 30)互相并聯(lián)， 由源'漏之間電阻Rs、總線電阻Rn (10 30)及接線電阻Rb (10 30) 構(gòu)成的總電阻變小。就是說(shuō)，由于減少了與源，漏之間電阻Rs、總線電阻 Rn (10 30)及接線電阻Rb (10 30)有關(guān)的壓降及對(duì)應(yīng)的偏置效應(yīng)，所 以使晶體管特性得到改善。
專利文獻(xiàn)1: JP特許第2974022號(hào)公報(bào)
專利文獻(xiàn)2: JP特許第3725527號(hào)公報(bào)
專利文獻(xiàn)3: US20020011674A1
可是，在專利文獻(xiàn)3中，在能夠在有源電路區(qū)部分的正上方實(shí)施引線 接合法的功率集成電路中，為了使從連接部件到電極為止的電阻值及電流 線路最小化，在與功率晶體管的源電極連接的總線及與漏電極連接的總線 的每一個(gè)總線上，在功率晶體管的正上方分布配置多個(gè)接點(diǎn)凸臺(tái)。
可是，因?yàn)榕c功率晶體管的源電極及與漏電極連接的總線，都與共同 的多個(gè)接點(diǎn)凸臺(tái)連接，所以難以利用內(nèi)置功率晶體管的半導(dǎo)體集成電路(IC 芯片)掩模布局，在使IC芯片最小化的同時(shí)，還明確流入各功率晶體管的 電流路線，實(shí)現(xiàn)流入各功率晶體管的電流的均勻化。
另外，在大電流流入功率晶體管時(shí)，因?yàn)榕c功率晶體管的源電極及與 漏電極連接的總線，都與共同的多個(gè)接點(diǎn)凸臺(tái)連接，所以還存在著隨著功 率晶體管(例如功率NPN晶體管等)的種類的不同，在與電極連接的總線 的一些布局中產(chǎn)生電流集中，使功率晶體管受到損傷，從而使半導(dǎo)體集成 電路的可靠性受到損害的問(wèn)題。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于，提供明確流入各功率晶體管的電流路 線、實(shí)現(xiàn)流入各功率晶體管的電流的最佳化，從而減少對(duì)功率晶體管的損 傷或應(yīng)力并且使可靠性優(yōu)異的半導(dǎo)體集成電路及其制作方法。
為了達(dá)到所述目的，本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路，具備: 功率晶體管，該功率晶體管在半導(dǎo)體基板上形成，并且被集成化；層間絕 緣膜，該層間絕緣膜在功率晶體管上形成；至少一個(gè)以上的第l金屬圖案， 這些第1金屬圖案由在層間絕緣膜中的功率晶體管的正上方形成的第1金 屬層構(gòu)成，作為功率晶體管的第l電極發(fā)揮作；至少一個(gè)以上的第2金屬 圖案，這些第2金屬圖案由第1金屬層構(gòu)成，作為功率晶體管的第2電極 發(fā)揮作；至少一個(gè)以上的第1總線，這些第1總線由在層間絕緣膜中的第1 金屬層的正上方形成的第2金屬層構(gòu)成，與至少一個(gè)以上的第1金屬圖案 中的對(duì)應(yīng)的第1金屬圖案電連接；單一的第2總線，該第2總線由第2金 屬層構(gòu)成，與至少一個(gè)以上的第2金屬圖案電連接；接點(diǎn)凸臺(tái)，該接點(diǎn)凸 臺(tái)在至少一個(gè)以上的第1總線的每一個(gè)上和單一的第2總線上，各設(shè)置一 個(gè)。 采用本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路后，因?yàn)楣β示w管的 電流路線被分割，所以能夠明確流入各功率晶體管的電流路線，而且能夠 實(shí)現(xiàn)流入各功率晶體管本身的電流密度的均勻化及流入與各功率晶體管連 接的接合線的電流密的度均勻化。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路中，可以采用在單一的第2
總線上至少設(shè)置一個(gè)以上的接點(diǎn)凸臺(tái)的結(jié)構(gòu)。
這樣，能夠明確流入各功率晶體管的電流路線，而且能夠?qū)崿F(xiàn)流入各 功率晶體管的電流的最佳化，所以能夠提高作為整體的功率晶體管的電流 容許值。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路中，可以采用在該半導(dǎo)體
集成電路芯片的拐角部設(shè)置多個(gè)功率晶體管；在至少一個(gè)以上的功率晶體
管正上方配置的接點(diǎn)凸臺(tái)的每一個(gè)，通過(guò)連接部件作媒介，與對(duì)應(yīng)的引線 框連接。
這樣，按照電路形式，將多個(gè)功率晶體管配置在半導(dǎo)體集成電路芯片 的拐角部后，能夠在引線接合法中利用被封裝的縱軸、橫軸配置的封裝的 引出線的兩軸。因此，能夠增加半導(dǎo)體集成電路芯片的布局的自由度，有 利于芯片尺寸的最小化，能夠按照電路形式配置功率晶體管，使至少一個(gè) 以上的在功率晶體管的每一個(gè)總線上配置的接點(diǎn)凸臺(tái)和引線框的位置關(guān)系 適當(dāng)。這樣，能夠縮短接點(diǎn)凸臺(tái)和封裝的引出線的實(shí)質(zhì)性的距離，能夠通 過(guò)多個(gè)接點(diǎn)凸臺(tái)作媒介，實(shí)現(xiàn)向引線框的各個(gè)端子進(jìn)行多個(gè)引線接合。進(jìn) 而，因?yàn)槟軌蚩s短接合線長(zhǎng)度，所以能夠減少功率晶體管的電阻成分之一 ——接合線的電阻成分。采用以上這種半導(dǎo)體集成電路芯片中的功率晶體 管的布局后，能夠明確流入各功率晶體管的電流線路，能夠在功率晶體管 的正上方配置電力供給接點(diǎn)凸臺(tái)，能夠節(jié)約貴重的硅資產(chǎn)。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路中，可以采用至少一個(gè)以 上的第l總線的每一個(gè)，具有互不相同的表面積。
這樣，考慮接合線長(zhǎng)度形成的電阻成分后，能夠充分利用總線的尺寸 設(shè)計(jì)，調(diào)整被分割的總線的面積尺寸。這樣，能夠使從引線框的角度觀察 的各接合線的電阻成分和各功率晶體管的元件電阻、布線電阻成分的合成 電阻值，在各功率晶體管中的電流密度均勻地實(shí)現(xiàn)接合線的接合線長(zhǎng)度和
各功率晶體管的尺寸設(shè)計(jì)、總線設(shè)計(jì)，能夠?qū)崿F(xiàn)各功率晶體管元件本身的 負(fù)荷的均勻化。其結(jié)果，使半導(dǎo)體集成電路的可靠性得到提高。另外，能 夠使從引線框的角度觀察的各接合線的電阻成分和各功率晶體管的元件電 阻、布線電阻成分的合成電阻值，在各電流線路中的電流密度均勻地實(shí)現(xiàn)
接合線的接合線長(zhǎng)度和各功率晶體管的尺寸設(shè)計(jì)、總線設(shè)計(jì)，能夠?qū)崿F(xiàn)各 功率晶體管元件本身的負(fù)荷的均勻化。其結(jié)果，使半導(dǎo)體集成電路的可靠
性得到提高。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路中，可以采用至少一個(gè)以 上的第1總線的每一個(gè)，具有互相相同的表面積。
這樣，因?yàn)橥ㄟ^(guò)接合線作媒介，使ESD能量從直接施加ESD能量的引
線框，分散成被分割的總線數(shù)的比例部分，所以能夠降低作用于各功率晶
體管元件的ESD能量的峰值被分割的比例程度。因此，能夠提高功率晶體 管的ESD耐量。其結(jié)果，使半導(dǎo)體集成電路的可靠性得到提高。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路中，功率晶體管，最好被 分離層分割成多個(gè)，以便與至少一個(gè)以上的第1總線的每一個(gè)對(duì)應(yīng)。
這樣，因?yàn)橛梅蛛x層包圍功率晶體管，所以不容易產(chǎn)生閂鎖或寄生的 誤動(dòng)作，使半導(dǎo)體集成電路的可靠性得到提高。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路中，功率晶體管的尺寸， 最好在平面圖上看，具有接點(diǎn)凸臺(tái)的每一個(gè)的尺寸以上的大小。
這樣，包含分布于功率晶體管之上的電力供給接點(diǎn)凸臺(tái)的排列，從接 點(diǎn)凸臺(tái)向功率晶體管分散后主要供給垂直方向的電流的單元及將電源與各 接點(diǎn)凸臺(tái)連接的單元。這樣在功率晶體管的正上方配置進(jìn)行電力供給的接 點(diǎn)凸臺(tái)后，能夠節(jié)約貴重的硅資產(chǎn)。就是說(shuō)，能夠減少接點(diǎn)凸臺(tái)消耗的芯 片面積，能夠降低IC芯片的成本。這樣，能夠在實(shí)現(xiàn)省芯片面積化的同時(shí)， 實(shí)現(xiàn)IC芯片的低成本化。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路中，接點(diǎn)凸臺(tái)的每一個(gè)， 最好在平面圖上看，被包含在形成功率晶體管的區(qū)域內(nèi)。
這樣，能夠在IC芯片的省芯片面積化及IC芯片的低成本化方面，大 致實(shí)現(xiàn)和上述同樣的效果。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路中，在接點(diǎn)凸臺(tái)的每一個(gè)
中，最好在平面圖上看，存在一部分從形成功率晶體管的區(qū)域內(nèi)露出的情 況。
這樣，能夠防止接合線接觸后產(chǎn)生的輸出之間的短路，能夠?qū)崿F(xiàn)IC芯 片的省芯片面積化及IC芯片的低成本化。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路中，在接點(diǎn)凸臺(tái)的每一個(gè) 中，最好在平面圖上看，存在全部從形成所述功率晶體管的區(qū)域內(nèi)露出的 情況。
這樣，能夠防止接合線接觸后產(chǎn)生的輸出之間的短路，能夠?qū)崿F(xiàn)IC芯 片的省芯片面積化及IC芯片的低成本化。
本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制造方法，其特征在于，
具備在半導(dǎo)體基板上，形成集成化的功率晶體管的工序；在功率晶體管 上，形成第1層間絕緣膜的工序；在功率晶體管的正上方，通過(guò)第1層間 絕緣膜做媒介，堆積第1金屬層后，在該第1金屬層上布圖，從而形成作 為功率晶體管的第1電極發(fā)揮作用的至少一個(gè)以上的第1金屬圖案及作為 功率晶體管的第2電極發(fā)揮作用的至少一個(gè)以上的第2金屬圖案的工序； 在第1層間絕緣膜上，形成第2層間絕緣膜，以便覆蓋至少一個(gè)以上的第1 金屬圖案及至少一個(gè)以上的第2金屬圖案的工序；在第1金屬層的正上方，
通過(guò)第2層間絕緣膜做媒介，堆積第2金屬層后，在該第2金屬層上布圖，
從而形成和所述至少一個(gè)以上的第1金屬圖案中對(duì)應(yīng)的第1金屬圖案電連
接的至少一個(gè)以上的第1總線及和至少一個(gè)以上的第2金屬圖案電連接的 單一的第2總線的工序；在第2層間絕緣膜上，形成第3層間絕緣膜，以
便覆蓋至少一個(gè)以上的第1總線及和單一的第2總線的工序；在第3層間
絕緣膜上，形成至少一個(gè)以上的開口部，以便露出至少一個(gè)以上的第1總
線的每一個(gè)和單一的第2總線，而且在至少一個(gè)以上的第1總線的每一個(gè) 和單一的第2總線上各設(shè)置一個(gè)的工序；在從至少一個(gè)以上的開口部的每 一個(gè)中露出的至少一個(gè)以上的第1總線的每一個(gè)和單一的第2總線上，設(shè) 置接點(diǎn)凸臺(tái)的工序；將至少一個(gè)連接部件安裝到接點(diǎn)凸臺(tái)上的工序。
采用本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制作方法后，能夠?qū)?現(xiàn)獲得上述效果的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路。
在本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制作方法中，形成至少
一個(gè)以上的開口部的工序，在第3層間絕緣膜上，在單一的第2總線上， 設(shè)置多個(gè)。
這樣，采用本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制作方法后， 因?yàn)楣β示w管的電流線路被分割，所以能夠明確流入各功率晶體管的電 流線路，而且能夠?qū)崿F(xiàn)使流入各功率晶體管元件本身的電流的電流密度的 均勻化，能夠?qū)崿F(xiàn)使流入與各功率晶體管連接的接合線的電流均勻化。
另外，作為本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制作方法獲得 的效果，連接電源的單元包含引線接合及焊料球的相互連接，可以獲得增 加規(guī)格用途的通用性的效果。
另外，作為本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制作方法獲得 的效果，提供足以吸收機(jī)械性的、熱態(tài)的及沖擊的應(yīng)力的厚度的、分離接 點(diǎn)凸臺(tái)和電路的絕緣層及凸臺(tái)金屬層后，被半導(dǎo)體測(cè)試及引線接合，能夠 改善釬焊裝配工藝及動(dòng)作的可靠性。
另外，作為本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制作方法獲得 的效果，能夠消除測(cè)試、引線接合及釬焊裝配工藝的制約，這樣，對(duì)于非 常脆弱的電路介質(zhì)也能夠使其受到裂紋損傷的危險(xiǎn)性最小化。
另外，作為本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制作方法獲得
的效果，能夠提供可以在許多半導(dǎo)體ic產(chǎn)品組中得到應(yīng)用，還可以在好幾
代的產(chǎn)品中得到應(yīng)用的通用的柔軟的設(shè)計(jì)及布局概念和工藝方法。
另外，作為本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制作方法獲得
的效果，能夠提供低成本而且高速的制造、試驗(yàn)及裝配的工藝。
另外，作為本發(fā)明的一個(gè)側(cè)面涉及的半導(dǎo)體集成電路的制作方法獲得
的效果，能夠只使用在半導(dǎo)體IC產(chǎn)品的制造中共同使用的設(shè)計(jì)及工藝，這
樣能夠避免新資本投資的費(fèi)用，能夠利用現(xiàn)有的制造設(shè)備。


圖1 (a)是示意性地表示本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電 路的主要部分——具有被多個(gè)總線分割的總線金屬層和成為單一的總線的 總線金屬層，在各總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)的IC芯片的一部分的簡(jiǎn)要 平面圖，在其下部還一并表示沿著電流的流動(dòng)路線的電阻的電氣電路另外(b)是示意性地表示本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電路的 主要部分——具有被多個(gè)總線分割的總線金屬層和成為單一的總線的總線 金屬層，在多個(gè)總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)，在單一的總線上設(shè)置多個(gè) 接點(diǎn)凸臺(tái)的ic芯片的一部分的簡(jiǎn)要平面圖，在其下部還一并表示沿著電流 的流動(dòng)路線的電阻的電氣電路圖。
圖2是示意性地表示本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電路的 主要部分——被多個(gè)總線分割的總線金屬層(第3層總線)及成為單一的 總線的總線金屬層(第3層總線)，和其l個(gè)下層中的成為源極及漏極電極
用的線的金屬層(第2層總線)和通路孔的配置關(guān)系的IC芯片的一部分的
簡(jiǎn)要平面圖。
圖3是示意性地表示本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電路的 主要部分——被多個(gè)總線分割的總線金屬層(第3層總線)及成為單一的 總線的總線金屬層(第3層總線)，和其l個(gè)下層中的成為源極及漏極電極 用的線的金屬層(第2層總線)，進(jìn)而l個(gè)下層中的成為源極及漏極電極的 金屬層(第1層總線)和通路孔的配置關(guān)系的IC芯片的一部分的簡(jiǎn)要平面 圖。
圖4是本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電路的主要部分—— 與圖l (a)的IV — IV線對(duì)應(yīng)的剖面圖。
圖5是示意性地表示本發(fā)明的第2實(shí)施方式涉及的半導(dǎo)體集成電路的 主要部分——具有被多個(gè)總線分割的總線金屬層和成為單一的總線的總線 金屬層，在各總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)的IC芯片的一部分的簡(jiǎn)要平面 圖，在其下部還一并表示沿著電流的流動(dòng)路線的電阻的電氣電路圖。
圖6 (a)是示意性地表示本發(fā)明的第2實(shí)施方式涉及的半導(dǎo)體集成電 路的主要部分——具有被多個(gè)總線分割的總線金屬層和成為單一的總線的 總線金屬層，在各總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)的IC芯片的一部分的簡(jiǎn)要 平面圖；另外(b)是示意性地表示本發(fā)明的第2實(shí)施方式涉及的半導(dǎo)體集 成電路的主要部分——具有被多個(gè)總線分割的總線金屬層和成為單一的總 線的總線金屬層，在多個(gè)總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)，在單一的總線上 設(shè)置多個(gè)接點(diǎn)凸臺(tái)的IC芯片的一部分的簡(jiǎn)要平面圖。
圖7 (a)是示意性地表示本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成電
路的第1變形例的主要部分——具有被多個(gè)總線分割的總線金屬層和成為 單一的總線的總線金屬層，在各總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)，分別用分 離層圍住被分割的2個(gè)功率晶體管的結(jié)構(gòu)的IC芯片的一部分的簡(jiǎn)要平面
圖；另外(b)是示意性地表示本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成電
路的第1變形例的主要部分——具有被多個(gè)總線分割的總線金屬層和成為 單一的總線的總線金屬層，在各總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)，在單一的
總線上設(shè)置多個(gè)接點(diǎn)凸臺(tái)，分別用分離層圍住被分割的3個(gè)功率晶體管的 結(jié)構(gòu)的IC芯片的一部分的簡(jiǎn)要平面圖。
圖8 (a)是示意性地表示本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成電 路的第2變形例的主要部分——具有被多個(gè)總線分割的總線金屬層和成為 單一的總線的總線金屬層，在各總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)，器件正上 方的接點(diǎn)凸臺(tái)的一部分從正下方的總線露出的結(jié)構(gòu)的IC芯片的一部分的簡(jiǎn) 要平面圖；另外(b)是示意性地表示本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體 集成電路的第2變形例的主要部分——具有被多個(gè)總線分割的總線金屬層 和成為單一的總線的總線金屬層，在各總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)，在 單一的總線上設(shè)置多個(gè)接點(diǎn)凸臺(tái)，器件正上方的接點(diǎn)凸臺(tái)的一部分從正下 方的總線露出的結(jié)構(gòu)的IC芯片的一部分的簡(jiǎn)要平面圖。
圖9 (a)是示意性地表示本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成電 路的第3變形例的主要部分——具有被多個(gè)總線分割的總線金屬層和成為 單一的總線的總線金屬層，在各總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)，器件正上 方的接點(diǎn)凸臺(tái)全部從正下方的總線露出的結(jié)構(gòu)的IC芯片的一部分的簡(jiǎn)要平 面圖；另外(b)是示意性地表示本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成 電路的第3變形例的主要部分——具有被多個(gè)總線分割的總線金屬層和成 為單一的總線的總線金屬層，在各總線上分別設(shè)置一個(gè)接點(diǎn)凸臺(tái)，在單一 的總線上設(shè)置多個(gè)接點(diǎn)凸臺(tái)，器件正上方的接點(diǎn)凸臺(tái)全部從正下方的總線 露出的結(jié)構(gòu)的IC芯片的一部分的簡(jiǎn)要平面圖。
圖10 (a) (c)是在本發(fā)明的第4實(shí)施方式中，用被分割成兩個(gè)的 Pch功率晶體管或被分割成兩個(gè)的Nch功率晶體管，構(gòu)成被分割成兩個(gè)的 輸出電路，將被分割成兩個(gè)的輸出電路使用的接點(diǎn)凸臺(tái)與封裝的引出線連 接的形象圖。
圖11 (a)及(b)是在本發(fā)明的第4實(shí)施方式中，用被分割成兩個(gè)的 Pch功率晶體管和兩個(gè)的Nch功率晶體管或4個(gè)的Nch功率晶體管，構(gòu)成 兩個(gè)輸出電路，將兩個(gè)輸出電路使用的接點(diǎn)凸臺(tái)與封裝的引出線連接的形 象圖。
圖12是在本發(fā)明的第4實(shí)施方式中，與圖IO及圖ll關(guān)聯(lián)的圖形，用 4個(gè)功率晶體管，構(gòu)成兩個(gè)輸出電路，為了將兩個(gè)輸出電路使用的接點(diǎn)凸臺(tái) 與封裝的引出線連接，而實(shí)施4個(gè)功率晶體管的布局的IC芯片的一部分的 示意性的簡(jiǎn)要平面圖。
圖13是示意性地表示現(xiàn)有技術(shù)中在各總線金屬層上設(shè)置多個(gè)接點(diǎn)凸 臺(tái)，包含具有在總線金屬層上共同連接的配置的功率晶體管的IC芯片的主 要部分的簡(jiǎn)要平面圖。
具體實(shí)施例方式
下面，參照附圖，講述本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電路 及其制作方法。
圖1 (a)及(b)分別表示本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電 路的一部分的簡(jiǎn)要的平面圖和電氣電路圖。
首先，在圖1 (a)的平面圖中，表示出包含3個(gè)總線的半導(dǎo)體集成電 路，這些總線被覆蓋功率晶體管的源極區(qū)及漏極區(qū)地配置。
如圖1 (a)的平面圖所示，在IC芯片100內(nèi)，形成功率晶體管的有源 區(qū)域100A。在有源區(qū)域100A上，形成被2分割的總線130及131和單一 的總線150，覆蓋著功率晶體管的源極區(qū)及漏極區(qū)。此外，這樣地具有被2 分割的總線130及131后，能夠在提高IC集成度的同時(shí)，還實(shí)現(xiàn)節(jié)省芯片 化。另外，2個(gè)總線130、 131，是由薄片狀金屬構(gòu)成的最上層的金屬層(第 3金屬層)，分別與源電極連接的同時(shí)，還互相被絕緣層分割后形成。另外， 單一的總線150，是由薄片狀金屬構(gòu)成的最上層的金屬層(第3金屬層)， 與漏電極連接地形成。在各總線130、 131、 150上，分別形成一個(gè)接點(diǎn)凸 臺(tái)304。對(duì)于總線130、 131，設(shè)置一個(gè)外部的引線框307 (電源)，還設(shè)置 各接合線306，以便連接該引線框307和各接點(diǎn)凸臺(tái)304。另外，對(duì)于單一 ,的總線150，設(shè)置一個(gè)外部的引線框307，還設(shè)置各接合線306，以便連接該引線框307和各接點(diǎn)凸臺(tái)304。
另夕卜，如圖1 (a)的平面圖所示，2個(gè)總線130、 131的面積互相不同， 總線130、 131各自的面積，從靠近引線框307的一側(cè)起，隨著逐漸遠(yuǎn)去， 被依次變小地形成。
在這里，具有圖1 (a)所示的結(jié)構(gòu)的本實(shí)施方式涉及的半導(dǎo)體集成電 路，具有圖l (a)的下部中的電氣電路圖所示的電氣性的特征。
就是說(shuō)，圖1 (a)的下部中的電氣電路圖，示意性地表示出離開引線 框307地配置連接部件后引起的與功率晶體管的動(dòng)作有關(guān)的電氣性的特征。 此外，在該電氣電路中，將Ral、 Ra2、 Ra3作為由接合線306構(gòu)成的3個(gè) 電阻，其中的Ral、 Ra2，與引線框307并聯(lián)。在2個(gè)總線130、 131和單 一的總線150中，對(duì)于流入這些總線的電流而言電阻，是總線的延展電阻 (広力S^)抵抗)，將該總線電阻作為Rgl、 Rg2、 Rg3表示，進(jìn)而將2個(gè)晶 體管本身的源 漏間的電阻作為Rsl、 Rs2表示。
如圖l(a)所示，從引線框307的角度觀察的電氣電路，總線電阻Rgl、 Rg2分別和與引線框307并聯(lián)的2個(gè)接合線306的接線電阻Ral、Ra2串聯(lián)， 進(jìn)而與晶體管本身的源'漏之間電阻Rsl、 Rs2的一側(cè)連接。該晶體管本身 的源 漏之間電阻Rsl、 Rs2的另一側(cè)，被用單一的總線150短接，與1個(gè) 接合線306的接線電阻Ra3連接。這樣，成為與引線框307連接的電阻電 路。
接著，在圖1 (b)的平面圖中，表示出包含4個(gè)總線的半導(dǎo)體集成電 路，這些總線被覆蓋功率晶體管的源極區(qū)及漏極區(qū)地配置。圖1 (b)所示 的半導(dǎo)體集成電路，對(duì)于圖1 (a)所示的半導(dǎo)體集成電路而言，在具備多
個(gè)總線和單一的總線這一點(diǎn)上是相同的，但是在單一的總線上形成多個(gè)接 點(diǎn)凸臺(tái)的這一點(diǎn)上卻不相同。
如圖l (b)的平面圖所示，在IC芯片100內(nèi)，形成功率晶體管的有源 區(qū)域100A。在有源區(qū)域100A上，形成被3分割的總線140、 141、 142和 單一的總線150，覆蓋著功率晶體管的源極區(qū)及漏極區(qū)。此外，這樣地具有 被3分割的總線140、 141、 142后，能夠在提高IC集成度的同時(shí)，還實(shí)現(xiàn) 節(jié)省芯片化。另外，3個(gè)總線140、 141、 142，是由薄片狀金屬構(gòu)成的最上 層的金屬層(第3金屬層)，分別與源電極連接的同時(shí)，還互相被絕緣層分
割后形成。另外，單一的總線150，是由薄片狀金屬構(gòu)成的最上層的金屬層
(第3金屬層)，與漏電極連接地形成。在各總線140、 141、 142上，分別 形成一個(gè)接點(diǎn)凸臺(tái)304;在單一的總線150上，形成3個(gè)接點(diǎn)凸臺(tái)，以便與 各總線140、 141、 142上的接點(diǎn)凸臺(tái)304左右對(duì)稱。對(duì)于總線140、 141、 142，設(shè)置一個(gè)外部的引線框307 (電源)，還設(shè)置各接合線306，以便連接 該引線框307和各接點(diǎn)凸臺(tái)304。另外，對(duì)于單一的總線150，設(shè)置一個(gè)外 部的引線框307，還設(shè)置各接合線306，以便連接該引線框307和各接點(diǎn)凸 臺(tái)304。
另外，如圖1 (b)的平面圖所示，3個(gè)總線140、 141、 142的面積互 相不同，總線140、 141、 142各自的面積，從靠近引線框307的一側(cè)起， 隨著逐漸遠(yuǎn)去，被依次變大地形成。此外，總線140、 141、 142各自的面 積，也可以和圖l (a)同樣，從靠近引線框307的一側(cè)起，隨著逐漸遠(yuǎn)去， 被依次變小地形成。
在這里，具有圖1 (b)所示的結(jié)構(gòu)的本實(shí)施方式涉及的半導(dǎo)體集成電 路，具有圖l (b)的下部中的電氣電路圖所示的電氣性的特征。
就是說(shuō)，圖1 (b)的下部中的電氣電路圖，示意性地表示出離開引線 框307地配置連接部件后引起的與功率晶體管的動(dòng)作有關(guān)的電氣性的特征。 此外，在該電氣電路中，如上所述，將分別由3個(gè)左右對(duì)稱地配置的6個(gè) 接合線306構(gòu)成的布線電阻作為Rbl、 Rb2、 Rb3表示，而且布線電阻Rbl、 Rb2、 Rb3與引線框307并聯(lián)。在3個(gè)總線140、 141、 142上，對(duì)于流入這 些總線的電流而言的電阻，是總線的延展電阻，將該總線電阻作為Rnl、 Rn2、 Rn3表示。另外，同樣在單一的總線150中，對(duì)于流入這些總線的電 流而言的電阻，是總線的延展電阻，將該總線電阻作為Rml、 Rm2、 Rm3 表示。另外，將3個(gè)晶體管本身的源'漏間的電阻作為Rsl、 Rs2、 Rs3表 示。
如圖l(b)所示，從引線框307的角度觀察的電氣電路，總線電阻Rnl、 Rn2、Rn3分別和與引線框307并聯(lián)的3個(gè)接合線306的接線龜阻Rbl 、Rb2、 Rb3串聯(lián)，進(jìn)而與晶體管本身的源'漏之間電阻Rsl、 Rs2、 Rs3的一側(cè)連 接。該晶體管本身的源'漏之間電阻Rsl、 Rs2、 Rs3的另一側(cè)，被用單一 的總線150短接，通過(guò)單一的總線150中的延展電阻Rml、 Rm2、 Rm3做
媒介，與3個(gè)接合線306的接線電阻Rbl、 Rb2、 Rb3連接。這樣，成為與 引線框307連接的電阻電路。
此外，圖1 (a)及(b)所示的半導(dǎo)體集成電路，是有源電路，在這里， 所謂"有源電路"是指向IC提供功能性的各種電氣部件的電路。特別是在 本說(shuō)明書中，有源電路是指橫向配置的成為功率晶體管的電力總線的金屬 層。 '
以上講述的圖1 (a)所示的半導(dǎo)體集成電路和圖1 (b)所示的半導(dǎo)體 集成電路的差異如下。就是說(shuō)，圖1 (a)所示的半導(dǎo)體集成電路，由于能 夠在各接合線306的允許電流值大于實(shí)際流入功率晶體管的大電流時(shí)應(yīng)用， 所以能夠?qū)崿F(xiàn)接合線306的接合線長(zhǎng)度和各功率晶體管的尺寸設(shè)計(jì)及總線 設(shè)計(jì)，能夠使晶體管元件本身的負(fù)荷均勻化，從而使從引線框307的角度 觀察的各接合線306的電阻成分、各功率晶體管的元件電阻和總線電阻成 分的合成電阻值，在各功率晶體管中電流密度均勻。
另一方面，圖1 (b)所示的半導(dǎo)體集成電路，由于能夠在各接合線306 的允許電流值小于實(shí)際流入功率晶體管的大電流時(shí)應(yīng)用，所以能夠?qū)崿F(xiàn)接 合線306的接合線長(zhǎng)度和各功率晶體管的尺寸設(shè)計(jì)及總線設(shè)計(jì)，能夠使晶 體管元件本身的負(fù)荷均勻化，從而使從引線框307的角度觀察的各接合線 306的電阻成分、各功率晶體管的元件電阻和總線電阻成分的合成電阻值， 在各電流線路中均勻。
另外，圖l (b)所示的半導(dǎo)體集成電路，將多個(gè)接點(diǎn)凸臺(tái)304與單一 的總線150連接，從而能夠增加接合線306的根數(shù)，提高電流允許值，所 以能夠不受大電流化的接合線306的制約，'能夠削減功率晶體管總電阻內(nèi) 的接合線306的電阻成分。這樣，能夠一邊實(shí)現(xiàn)功率晶體管的低電阻化， 一邊明確流入各功率晶體管的電流線路，實(shí)現(xiàn)流入各功率晶體管的電流的 最佳化，從而能夠獲得進(jìn)一步提高作為整體的功率晶體管的電流允許值的 效果。
另外，比較圖1 (a)及(b)所示的電氣電路和現(xiàn)有技術(shù)例講述的圖 13所示的電氣電路后可知在現(xiàn)有技術(shù)例中，將多個(gè)接點(diǎn)凸臺(tái)與最上層的 金屬層的總線共同連接，功率晶體管本身的電流線路是一個(gè)。而在本實(shí)施 方式中，與2個(gè)接點(diǎn)凸臺(tái)304的每一個(gè)對(duì)應(yīng)地設(shè)置2個(gè)總線131、 132 (參
照?qǐng)Dl(a))或與3個(gè)接點(diǎn)凸臺(tái)304的每一個(gè)對(duì)應(yīng)地設(shè)置3個(gè)總線140、 141、 142 (參照?qǐng)D1 (b))，功率晶體管分別被分割成2個(gè)或3個(gè),以便對(duì)于一個(gè)接 點(diǎn)凸臺(tái)而言，具備一個(gè)總線。因此，能夠避免電流集中對(duì)功率晶體管造成 的損傷或應(yīng)力，在明確流入各功率晶體管的電流線路的同時(shí)，還能夠使流 入各功率晶體管的電流最佳化。這樣，由于能夠，作為整體的功率晶體管 的電流允許值上升，所以能夠?qū)崿F(xiàn)可靠性優(yōu)異的半導(dǎo)體集成電路。
進(jìn)而，將較大的總線面積分割成適當(dāng)?shù)拇笮。?個(gè)總線131、 132 (參 照?qǐng)D1 (a))或3個(gè)總線140、 141、 142 (參照?qǐng)D1 (b))上分別配置接點(diǎn) 凸臺(tái)304,分割電流線路，能夠獲得防止產(chǎn)生預(yù)料不到的電流集中對(duì)功率晶 體管造成的損傷的效果。
另外，在圖1 (a)及(b)中，作為總線布局，講述了上下配置多個(gè)總 線(在圖1 (a)中為總線131、 132，在圖1 (b)中為總線140、 141、 142) 的情況。但是大致上下、大致左右或大致傾斜地分割電流線路的總線的配 置，也能獲得同樣的效果。
在這里，使用具體的例子，講述采用上述圖1 (a)及(b)所示的半導(dǎo) 體集成電路的效果。
首先，對(duì)于圖1 (a)所示的半導(dǎo)體集成電路，作為例子，假設(shè)接合線 306的單位長(zhǎng)度的接合線電阻值為50mQ/mm后，用lmm、 2mm設(shè)計(jì)與源 極側(cè)連接的各接合線306的接合線長(zhǎng)度，用1.5mm設(shè)計(jì)與漏極側(cè)連接的各 接合線306的接合線長(zhǎng)度。這樣設(shè)計(jì)時(shí)，能夠?qū)⒏鹘雍暇€306的接合線長(zhǎng) 度形成的3個(gè)電阻設(shè)計(jì)成Ral=0.05 Q 、 Ra2=0.1 Q 、 Ra3=0.075 Q ，將2個(gè) 源極側(cè)的總線的延展電阻設(shè)計(jì)成Rg^0.07Q、 Rg2=0.14Q，考慮1個(gè)接點(diǎn) 凸臺(tái)304后，能夠?qū)?個(gè)漏極側(cè)的總線的延展電阻的合計(jì)設(shè)計(jì)成Rg3:0.047 Q，將晶體管本身的源 漏之間電阻設(shè)計(jì)成Rsl=0.07Q、 Rs2=0.14Q。于 是，如果用各接合線306的電阻成分和各功率晶體管的元件電阻、源極側(cè) 的總線電阻成分的各系列電阻值，表示從與功率晶體管的源極側(cè)連接的接 合線306到功率晶體管元件本身的漏極側(cè)為止的電阻值，那么下述簡(jiǎn)要的 公式就成立。
(Ral+Rgl + Rsl) X2 =Ra2+Rg2+Rs2=0.38Q
就是說(shuō)，使流入各功率晶體管元件本身的電流密度均勻地進(jìn)行接合線 的接合線長(zhǎng)度和各功率晶體管尺寸設(shè)計(jì)、總線設(shè)計(jì)后，與構(gòu)成源，漏間電 阻Rs2的功率晶體管元件相比，能夠使2倍的電流流過(guò)構(gòu)成電阻Rsl的功
率晶體管元件。因?yàn)榫w管尺寸大約是2倍，所以流入各功率晶體管元件
本身的電流密度均勻。
另外，如果用各接合線306的電阻成分和各功率晶體管的元件電阻、 源極側(cè)的總線電阻成分的各系列電阻值，表示從與功率晶體管的漏極側(cè)連 接的單一的總線150到與引線框307連接的接合線306為止的電阻值，那 么下述簡(jiǎn)要的公式就成立。<formula>formula see original document page 22</formula>
由以上情況可知引線框307的2端子間的功率晶體管的電阻，成為 0.248 Q 。
在圖1 (a)中，將各接合線306的接合線長(zhǎng)度形成的接合線電阻作為 Ral、 Ra2、 Ra3，進(jìn)而將源極側(cè)的總線130、 131形成的延展電阻作為Rgl、 Rg2，將漏極側(cè)的單一的總線形成的延展電阻作為Rg3，再進(jìn)而將晶體管本 身的源 漏間電阻作為Rsl、 Rs2，適當(dāng)?shù)卦O(shè)計(jì)各電阻的數(shù)值的參數(shù)。
包含各接合線306的電阻成分和各功率晶體管的元件電阻、總線電阻 成分的各系列電阻值的引線框307的2端子間的功率晶體管的電阻，下述 公式就成立。
引線框2端子間的功率晶體管的電阻 <formula>formula see original document page 22</formula>此外，在以上圖1 (a)所示的半導(dǎo)體集成電路中，講述了采用在源極 側(cè)配置2個(gè)總線130、 131在漏極側(cè)配置單一的總線150的結(jié)構(gòu)的情況。但 本實(shí)施方式并不局限于此。例如毫無(wú)疑問(wèn)源極側(cè)的總線的數(shù)量即使是3 個(gè)或4個(gè)等，也能獲得同樣的效果；另外，使源極側(cè)成為單一的總線，使 漏極側(cè)成為2個(gè)總線，也能獲得同樣的效果。就是說(shuō)，在本實(shí)施方式中， 因?yàn)榫哂蟹指钤礃O側(cè)或漏極側(cè)的一個(gè)總線的電流線路的總線配置，所以即 使大致上下、大致左右或大致傾斜地分割總線的配置，分割成為多個(gè)的總 線配置，毫無(wú)疑問(wèn)也能獲得同樣的效果。
接著，對(duì)于圖1 (b)所示的半導(dǎo)體集成電路，作為例子，假設(shè)接合線
306的單位長(zhǎng)度的電阻值為50mQ/mm后，用lmm、 1.5 mm、 2 mm設(shè)計(jì) 與源極側(cè)連接的各接合線306的接合線長(zhǎng)度，與漏極側(cè)連接的各接合線306 的接合線長(zhǎng)度，也進(jìn)行同樣的設(shè)計(jì)。這樣設(shè)計(jì)時(shí)，能夠?qū)⒏鹘雍暇€306的 接合線長(zhǎng)度形成的3個(gè)電阻設(shè)計(jì)成RM=0.05 Q 、 Rb2=0.075 Q 、 Rb3=0.1 Q ， 將3個(gè)源極側(cè)的總線的延展電阻設(shè)計(jì)成Rnl=0.15 Q 、 Rn2=0.14 Q 、 Rn3=0.13 Q ，考慮3個(gè)接點(diǎn)凸臺(tái)304后，能夠?qū)?個(gè)漏極側(cè)的總線的延展電阻的合 計(jì)設(shè)計(jì)成Rm=0.046Q ，將晶體管本身的源 漏之間電阻設(shè)計(jì)成Rsl=0.155 Q、 Rs2=0.14Q、 Rs3=0.125Q。于是，如果用各接合線306的電阻成分和 各功率晶體管的元件電阻、源極側(cè)的總線電阻成分的各系列電阻值，表示 從與功率晶體管的源極側(cè)連接的接合線306到功率晶體管元件本身的漏極
側(cè)為止的電阻值，那么下述簡(jiǎn)要的公式就成立。 Rbl+Rnl+Rsl =Rb2+Rn2+Rs2 =Rb3 +Rn3 +Rs3=0.355 Q 另外，如果用各接合線306的電阻成分Rb=0.023 Q 、源極側(cè)的總線電 阻成分Rm-0.046Q的各系列電阻值，表示從與功率晶體管的漏極側(cè)連接的 單一的總線150到與引線框307連接的接合線306為止的電阻值，那么下 述簡(jiǎn)要的公式就成立。
<formula>formula see original document page 23</formula>
由以上情況可知引線框307的2端子間的功率晶體管的電阻，成為 0.188Q。
在圖l (b)中，將各接合線306的接合線長(zhǎng)度形成的接合線電阻作為 Rbl、 Rb2、 Rb3，進(jìn)而將源極側(cè)的總線140、 141、 142形成的延展電阻作 為Rbl、 Rb2、 Rb3，將漏極側(cè)的單一的總線150形成的延展電阻作為Rml、 Rm2、 Rm3，再進(jìn)而將晶體管本身的源 漏間電阻作為Rsl、 Rs2，適當(dāng)?shù)?br> 設(shè)計(jì)各電阻的數(shù)值的參數(shù)。
包含各接合線306的電阻成分和各功率晶體管的元件電阻、總線電阻 成分的各系列電阻值的引線框307的2端子間的功率晶體管的電阻，下述 公式就成立。
引線框2端子間的功率晶體管的電阻
=1/ (1/ (Rbl+Rnl+Rsl) + 1/ (Rb2+Rn2+Rs2) +1/ (Rb3+Rn3+Rs3)) + 1/ (Rbl+Rml) +1/ (Rb2+Rm2) +1/ (Rb3+Rm3))
此外，在以上圖1 (b)所示的半導(dǎo)體集成電路中，講述了采用在源極 側(cè)配置3個(gè)總線140、 141、 142，在漏極側(cè)配置單一的總線150的結(jié)構(gòu)的情 況。但本實(shí)施方式并不局限于此。例如毫無(wú)疑問(wèn)源極側(cè)的總線的數(shù)量即 使是2個(gè)或4個(gè)等，也能獲得同樣的效果；另外，使源極側(cè)成為單一的總 線，使漏極側(cè)成為3個(gè)總線，也能獲得同樣的效果。就是說(shuō)，在本實(shí)施方 式中，因?yàn)榫哂蟹指钤礃O側(cè)或漏極側(cè)的一個(gè)總線的電流線路的總線配置， 所以即使大致上下、大致左右或大致傾斜地分割總線的配置，分割成為多 個(gè)的總線配置，毫無(wú)疑問(wèn)也能獲得同樣的效果。
如以上使用圖1 (a)及(b)所講述的那樣，具備與功率晶體管的第1 電極(例如源電極)連接的多個(gè)總線(例如總線130、 131，參照?qǐng)Dl (a); 總線140、 141、 142，參照?qǐng)Dl (b))和與功率晶體管的第2電極(例如漏 電極)連接的單一的總線(例如總線150，參照?qǐng)Dl (a)及(b))，多個(gè)總 線分別被1個(gè)接點(diǎn)凸臺(tái)分割，所以能夠考慮接合線306的接合線長(zhǎng)度形成 的電阻成分，利用多個(gè)總線的尺寸設(shè)計(jì)，調(diào)整被分割的多個(gè)總線的面積尺 寸。這樣，在圖1 (a)的結(jié)構(gòu)中，能夠?qū)崿F(xiàn)使各功率晶體管的電流密度均 勻地進(jìn)行接合線306的接合線長(zhǎng)度和各功率晶體管的尺寸設(shè)計(jì)、總線設(shè)計(jì)， 實(shí)現(xiàn)各功率晶體管元件本身的負(fù)荷的均勻化。另外，在圖1 (b)的結(jié)構(gòu)中， 能夠?qū)崿F(xiàn)使各電流線路的電流密度均勻地進(jìn)行接合線306的接合線長(zhǎng)度和 各功率晶體管的尺寸設(shè)計(jì)、總線設(shè)計(jì)，實(shí)現(xiàn)各功率晶體管元件本身的負(fù)荷 的均勻化，能夠明確各功率晶體管電流線路。進(jìn)而，在圖1 (b)的結(jié)構(gòu)中， 流入各功率晶體管的電流，即使大電流時(shí)，電流也不會(huì)集中地均勻地流過(guò)， 能夠?qū)崿F(xiàn)對(duì)接合線306、金屬層總線及通路孔而言的負(fù)荷均勻，能夠提高作 為整體的功率晶體管的電流允許值，能夠提高可靠性。
特別是雖然沒(méi)有圖示，但是在圖1 (b)的結(jié)構(gòu)中，為了實(shí)現(xiàn)利用圖1 (a)的結(jié)構(gòu)后獲得的效果，就是說(shuō)，為了使各功率晶體管的電流密度均勻， 能夠切換多個(gè)總線的面積大中小尺寸的3個(gè)總線140、 141、 142中具有大
小尺寸的面積的總線140和142的位置，實(shí)施總線尺寸的微調(diào)，從而能夠
實(shí)現(xiàn)接合線306的接合線長(zhǎng)度和各功率晶體管的尺寸設(shè)計(jì)、總線設(shè)計(jì)。這
樣，流入各功率晶體管的電流，即使大電流時(shí)，電流也不會(huì)集中，而是與 各功率晶體管的元件尺寸大致成正比地使電流流過(guò)，實(shí)現(xiàn)電流密度的均勻
化，實(shí)現(xiàn)對(duì)各功率晶體管、金屬層總線及通路孔而言的負(fù)荷的均勻化。從 而能夠提高作為整體的功率晶體管的電流允許值，能夠提高可靠性。
最后，講述上述圖1 (a)及(b)所示的半導(dǎo)體集成電路中的最上層的 金屬層——總線和在其下側(cè)設(shè)置的2個(gè)金屬層的位置關(guān)系。此外，以下以 圖1 (a)及(b)中圖1 (a)所示的半導(dǎo)體集成電路為例進(jìn)行講述，但是根 據(jù)以下的講述，當(dāng)然能夠想定圖1 (b)所示的半導(dǎo)體集成電路的情況。
圖2及圖3是示意性地表示與圖1 (a)所示的總線130、 131、 151的 下層的金屬層的位置關(guān)系的平面圖。此外，在圖2及圖3中，透視性地表 示各總線130、 131、 151，在圖3中，透視性地表示第2層的總線。
首先，如圖2所示，在本實(shí)施方式中，在成為第3層的總線130、 131、 151的下側(cè)，具有細(xì)長(zhǎng)的橫向的帶狀而且以一定的間距相互平行地交替形成 作為第2層的總線(第2金屬層)的源極線(第1金屬圖案)的金屬層11、 12、 13、 14、 15、 16和作為第2層的總線(第2金屬層)的漏極線(第2 金屬圖案)的金屬層21、 22、 23、 24、 25、 26。第3層的總線130、 131， 通過(guò)充填了金屬的多個(gè)通路孔X1作媒介，分別與第2層的總線——源極線 11及12、 13及14、 15及16連接；第3層的總線150，通過(guò)充填了金屬的 多個(gè)通路孔Y1作媒介，分別與漏極線21及22、 23及24、 25及26連接。
另外，如圖3所示，在作為第2層的總線的源極線及漏極線的金屬層 11 16、 21 26的下側(cè)，與這些第2層的總線正交的同時(shí)，具有細(xì)長(zhǎng)的縱 向的帶狀而且以一定的間距相互平行地交替形成作為第1層的總線(第1 金屬層)的源電極用線(第1金屬圖案)的金屬層S1 S15和作為第1層 的總線的漏電極用線(第2金屬圖案)的金屬層D1 D15。第l層的總線 的源電極用線的金屬層S1 S15，通過(guò)充填了金屬的多個(gè)通路孔X作媒介， 分別與第2層的總線——源極線11 16電連接；第1層的總線的漏電極用 線的金屬層D1 D15，通過(guò)充填了金屬的多個(gè)通路孔Y作媒介，分別與第 2層的總線——漏極線21 26電連接。此外，以上的圖1 圖3，是為了主要講述在半導(dǎo)體基板上形成的第1層的總線 第3層的總線、通路孔、接 點(diǎn)凸臺(tái)及接合線的位置關(guān)系而繪制的圖形，各總線之間形成的未圖示的層 間絕緣膜(例如參照后述的圖4)及開口部和其它具體結(jié)構(gòu)，將使用圖4所 示的具體的例子進(jìn)行講述。
在這里，圖4是與圖1 (a)的IV — IV線對(duì)應(yīng)的剖面圖，表示本實(shí)施方 式涉及的半導(dǎo)體集成電路的剖面結(jié)構(gòu)的一部分。
如圖4所示，在p型硅基板911上，形成功率晶體管100A和周邊元件 (CMOS晶體管)902a。在形成功率晶體管100A的區(qū)域，在p型硅基板 911上，形成n型埋入?yún)^(qū)913、 n型阱區(qū)917、源/漏接觸區(qū)921、柵極氧化 物930及多晶硅柵極931。覆蓋它們地形成第1電平間絕緣體層941，在該 第1電平間絕緣體層941中，形成到達(dá)源/漏接觸區(qū)921的第1通路孔942。 在第1電平間絕緣體層941上，形成由金屬層構(gòu)成的源電極用的線(第1 層的總線)SN及漏電極用的線(第1層的總線)DN，覆蓋該源電極用的 線SN及漏電極用的線DN地形成第2電平間絕緣體層944，在該第2電平 間絕緣體層944中，形成與源電極用的線SN連接的第2通路孔X。此外， 雖然未圖示，但是在第2電平間絕緣體層944中也同樣形成與漏電極用的 線DN連接的通路孔。在第2電平間絕緣體層944上，形成由金屬層構(gòu)成 的源極線(第2層的總線)15 (此外，在未圖示的斷面上也同樣形成漏極 線(第2層的總線))，形成覆蓋該源極線15及未圖示的漏極線的第3電平 間絕緣體層947，在該第3電平間絕緣體層947中，形成與源極線15連接 的第3通路孔X1 (此外，在未圖示的斷面上也同樣形成與漏極線連接的通 路孔)。在第3電平間絕緣體層947上，形成由金屬層構(gòu)成的第3層的總線 131，還形成覆蓋該總線131而且具有幵口部956的第4電平間絕緣體層950。 在開口部956中，形成接點(diǎn)凸臺(tái)304;在第4電平間絕緣體層950上，形成 露出接點(diǎn)凸臺(tái)304的保護(hù)用被覆層955;在接點(diǎn)凸臺(tái)304上，形成球961及 接合線306。
另外，在p型硅基板911上，通過(guò)具有基板接點(diǎn)區(qū)927的p型阱區(qū)916 和元件分離絕緣體層202作媒介，在與形成功率晶體管100A的區(qū)域相對(duì)的 一側(cè)，進(jìn)而形成n型埋入?yún)^(qū)913、 n型阱區(qū)917，在該區(qū)域上形成周邊元件 902a。然后，功率晶體管100Ah2周邊元件902a，被元件分離絕緣體層202
電氣性地分離。
綜上所述，本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電路，具備與功 率晶體管的第1電極(例如源電極)連接的多個(gè)總線(例如總線130、 131
(參照?qǐng)D1 (a))或總線140、 141、 142 (參照?qǐng)D1 (b))和與功率晶體管 的第2電極(例如漏電極)連接的單一的總線(例如總線150 (參照?qǐng)D1 (a) 及(b))，各總線在充填了金屬的通路孔的作用下，與對(duì)應(yīng)的電極連接，而 且這些總線配置在功率晶體管的正上方，每個(gè)總線與一個(gè)接點(diǎn)凸臺(tái)連接。 這樣地分割功率晶體管的電流線路，明確流入各功率晶體管的電流路線， 而且使流入各功率晶體管的電流的最佳化，以及使流入各接合線的電流的 最佳化，所以能夠使多個(gè)接點(diǎn)凸臺(tái)與單一的總線連接，使多個(gè)的總線的面 積成為互不相同的尺寸或互相相同的尺寸，從而可以獲得上述的效果。 (第2實(shí)施方式)
下面，參照附圖，講述本發(fā)明的第2實(shí)施方式涉及的半導(dǎo)體集成電路 及其制作方法。
圖5及上述的圖1 (b)分別表示本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體 集成電路的一部分的簡(jiǎn)要的平面圖和電氣電路圖。
圖5及上述的圖1 (b)所示的半導(dǎo)體集成電路具有的共同特征是具 備被分割的多個(gè)總線和單一的總線，多個(gè)總線的面積互不相同，各總線的 面積從靠近引線框的一側(cè)起，隨著逐漸遠(yuǎn)去，而被依次變小。此外，上述 的圖1 (b)所示的半導(dǎo)體集成電路的結(jié)構(gòu)，因?yàn)橐呀?jīng)在第1實(shí)施方式中講 過(guò)，所以下面講述圖5所示的半導(dǎo)體集成電路的結(jié)構(gòu)，但是對(duì)于和第1實(shí) 施方式中講過(guò)的部分重復(fù)的部分則不再贅述。
圖5所示的半導(dǎo)體集成電路，如該圖所示，對(duì)于圖1 (a)所示的半導(dǎo) 體集成電路的結(jié)構(gòu)而言，多個(gè)總線——2個(gè)總線130、 131的面積的大小互 相相反。此外，其它的結(jié)構(gòu)及圖5沒(méi)有表示出的下部的結(jié)構(gòu)，和使用上述 圖l (a)進(jìn)行的講述同樣，因?yàn)槟軌蚋鶕?jù)使用圖2及圖3進(jìn)行的講述，很 容易地想定，所以不再贅述。
另外，具有圖5所示的結(jié)構(gòu)的本實(shí)施方式涉及的半導(dǎo)體集成電路，具 有圖5的下部中的電氣電路圖所示的電氣性的特征。
就是說(shuō)，圖5的下部中的電氣電路圖，示意性地表示出離開引線框307
地配置連接部件后引起的與功率晶體管的動(dòng)作有關(guān)的電氣性的特征。此外，
在該電氣電路中，利用接合線306將3個(gè)電阻作為Ral、 Ra2、 Ra3表示， 其中的Ral、 Ra2，與引線框307并聯(lián)。在2個(gè)總線130、 131和單一的總 線150中，對(duì)于流入這些總線的電流而言電阻，是總線的延展電阻，將該 總線電阻作為Rhl、 Rh2、 Rh3表示，進(jìn)而將2個(gè)晶體管本身的源*漏間的 電阻作為Rsl、 Rs2表示。
如圖5所示，從引線框307的角度觀察的電氣電路，總線電阻Rhl、 Rh2分別和與引線框307并聯(lián)的2個(gè)接合線306的接線電阻Ral、Ra2串聯(lián)， 進(jìn)而與晶體管本身的源'漏之間的電阻Rsl、 Rs2的一側(cè)連接。該晶體管本 身的源'漏之間的電阻Rsl、 Rs2的另一側(cè)，被用單一的總線150短接，與 1個(gè)接合線306的接線電阻Ra3連接。這樣，成為與引線框307連接的電阻 電路。
此外，圖5及圖1 (b)所示的半導(dǎo)體集成電路，是有源電路，在這里， 所謂"有源電路"是指向IC提供功能性的各種電氣部件的電路。特別是在 本說(shuō)明書中，有源電路是指橫向配置的成為功率晶體管的電力總線的金屬 層。
在這里，以上講述的圖1 (b)所示的半導(dǎo)體集成電路和圖5所示的半 導(dǎo)體集成電路的差異如下。就是說(shuō)，多個(gè)接點(diǎn)凸臺(tái)304與單一的總線150 連接，從而增加接合線306的根數(shù)，提高電流允許值。這樣，因?yàn)槟軌虿?受大電流化的接合線306的制約，能夠削減功率晶體管總電阻內(nèi)的接合線 306的電阻成分，所以能夠一邊實(shí)現(xiàn)功率晶體管的低電阻化， 一邊明確流入 各功率晶體管的電流線路。從而能夠?qū)崿F(xiàn)流入各功率晶體管的電流的最佳
化，獲得進(jìn)一步提高作為整體的功率晶體管的電流允許值的效果。
另外，比較圖5及圖1 (b)所示的電氣電路和現(xiàn)有技術(shù)例講述的圖13 所示的電氣電路后可知在現(xiàn)有技術(shù)例中，將多個(gè)接點(diǎn)凸臺(tái)與最上層的金 屬層的總線共同連接，功率晶體管本身的電流線路是一個(gè)。而在本實(shí)施方 式中，與2個(gè)接點(diǎn)凸臺(tái)304的每一個(gè)對(duì)應(yīng)地設(shè)置2個(gè)總線130、 131 (參照 圖5)或與3個(gè)接點(diǎn)凸臺(tái)304的每一個(gè)對(duì)應(yīng)地設(shè)置3個(gè)總線140、 141、 142 (參照?qǐng)D1 (b)),功率晶體管分別被分割成2個(gè)或3個(gè)，功率晶體管的電流 線路也被分割成2個(gè)或3個(gè)。因此，能夠避免電流集中對(duì)功率晶體管造成
的損傷或應(yīng)力，在明確流入各功率晶體管的電流線路的同時(shí)，還能夠使流 入各功率晶體管的電流最佳化。這樣，由于能夠使作為整體的功率晶體管
的電流允許值上升，所以能夠?qū)崿F(xiàn)可靠性優(yōu)異的半導(dǎo)體集成電路。
進(jìn)而，將較大的總線面積分割成適當(dāng)?shù)拇笮?，?個(gè)總線131、 132 (參
照?qǐng)D5)或3個(gè)總線140、 141、 142 (參照?qǐng)D1 (b))上分別配置接點(diǎn)凸臺(tái) 304，分割電流線路，能夠獲得防止產(chǎn)生預(yù)料不到的電流集中對(duì)功率晶體管 造成的損傷的效果。
另外，在圖5及圖1 (b)中，作為總線布局，講述了上下配置多個(gè)總 線(在圖5中為總線131、 132，在圖1 (b)中為總線140、 141、 142)的 情況。但是大致上下、大致左右或大致傾斜地分割電流線路的總線的配置， 也能獲得同樣的效果。
另外，采用圖5所示的結(jié)構(gòu)后，能夠考慮接合線306的接合線長(zhǎng)度形 成的電阻成分，在源極側(cè)的兩個(gè)總線130、 131的尺寸設(shè)計(jì)中加以利用，能 夠調(diào)整被分割的源極側(cè)的各總線130、 131的面積尺寸。這樣，能夠?qū)崿F(xiàn)使 從引線框307的角度觀察的各接合線306的電阻成分和各功率晶體管的元 件電阻和總線電阻成分的合成電阻值在各電流線路中均勻地進(jìn)行接合線 306的接合線長(zhǎng)和各功率晶體管的尺寸設(shè)計(jì)和總線設(shè)計(jì)，能夠明確流入功率 晶體管元件本身的電流線路。
在這里，使用具體的例子，講述采用上述圖5所示的半導(dǎo)體集成電路 的效果。
例如，假設(shè)接合線306的單位長(zhǎng)度的接合線電阻值為50mQ/mm后， 用lmm、2mm設(shè)計(jì)與源極側(cè)連接的各接合線306的接合線長(zhǎng)度，用1.5 mm 設(shè)計(jì)與漏極側(cè)連接的各接合線306的接合線長(zhǎng)度。這樣設(shè)計(jì)時(shí)，能夠?qū)⒏?接合線306的接合線長(zhǎng)度形成的3個(gè)電阻設(shè)計(jì)成Ral=0.05 Q 、 Ra2=0,l Q 、 Ra3=0.075 Q，將2個(gè)源極側(cè)的總線的延展電阻設(shè)計(jì)成Rhl=0.13 Q 、 Rii2=0.105Q，考慮1個(gè)接點(diǎn)凸臺(tái)304后，能夠?qū)?個(gè)漏極側(cè)的總線的延展 電阻的合計(jì)設(shè)計(jì)成Rh3=0.058Q，將晶體管本身的源 漏之間電阻設(shè)計(jì)成 Rsl=0.125Q、 Rs2=0.1Q。于是，如果用各接合線306的電阻成分和各功率 晶體管的元件電阻、源極側(cè)的總線電阻成分的各系列電阻值，表示從與功 率晶體管的源極側(cè)連接的接合線306到功率晶體管元件本身的漏極側(cè)為止 的電阻值，那么下述簡(jiǎn)要的公式就成立。
Ral+Rhl+Rsl =Ra2+Rh2+Rs2=0.305 Q
另外，如果用各接合線306的電阻成分和各功率晶體管的元件電阻、 源極側(cè)的總線電阻成分的各系列電阻值，表示從與功率晶體管的漏極側(cè)連 接的單一的總線150到與引線框307連接的接合線306為止的電阻值，那 么下述簡(jiǎn)要的公式就成立。
Ra3+Rh3=0.133Q
由以上情況可知引線框307的2端子間的功率晶體管的電阻，成為 1.286 Q 。
在圖5中，將各接合線306的接合線長(zhǎng)度形成的接合線電阻作為Ral、 Ra2、 Ra3，進(jìn)而將源極側(cè)的總線130、 131形成的延展電阻作為Rhl、 Rh2， 將漏極側(cè)的單一的總線形成的延展電阻作為Rh3，再進(jìn)而將晶體管本身的 源'漏間電阻作為Rsl、 Rs2，適當(dāng)?shù)卦O(shè)計(jì)各電阻的數(shù)值的參數(shù)。
包含各接合線306的電阻成分和各功率晶體管的元件電阻、總線電阻 成分的各系列電阻值的引線框307的2端子間的功率晶體管的電阻，下述 公式就成立。
引線框2端子間的功率晶體管的電阻 =1/ (1/ (Ral+Rhl+Rsl)
+ 1/ (Ra2+Rh2+Rs2))十Ra3+Rh3
此外，在以上圖5所示的半導(dǎo)體集成電路中，講述了采用在源極側(cè)配 置2個(gè)總線130、 131在漏極側(cè)配置單一的總線150的結(jié)構(gòu)的情況。但本實(shí) 施方式并不局限于此。例如毫無(wú)疑問(wèn)源極側(cè)的總線的數(shù)量即使是3個(gè)或4 個(gè)等，也能獲得同樣的效果；另外，使源極側(cè)成為單一的總線，使漏極側(cè) 成為2個(gè)總線，也能獲得同樣的效果。就是說(shuō)，在本實(shí)施方式中，因?yàn)榫?有分割源極側(cè)或漏極側(cè)的一個(gè)總線的電流線路的總線配置，所以即使大致 上下、大致左右或大致傾斜地分割總線的配置，分割成為多個(gè)的總線配置， 毫無(wú)疑問(wèn)也能獲得同樣的效果。
如以上使用圖5及圖1 (b)講述的那樣，因?yàn)榫邆渑c功率晶體管的第 1電極(例如源電極)連接的多個(gè)總線(例如總線130、 131 (參照?qǐng)D5)、
總線140、 141、 142 (參照?qǐng)Dl (b))和與功率晶體管的第2電極(例如漏 電極)連接的單一的總線(例如150 (參照?qǐng)D5及圖1 (b))，多個(gè)總線分 別被一個(gè)接點(diǎn)凸臺(tái)分割，所以能夠考慮接合線306的接合線長(zhǎng)度形成的電 阻成分，在多個(gè)總線的尺寸設(shè)計(jì)中加以利用，調(diào)整被分割的多個(gè)總線的面 積尺寸。這樣，由于各功率晶體管的電流線路的電阻值被均勻地分割，所 以能夠使流入被分割的各功率晶體管本身的電流均勻，能夠明確電流線路。 特別是在圖5中，即使是大電流時(shí)，也能夠使電流不集中地均勻流過(guò)，能 夠使對(duì)于金屬層總線及通路孔的負(fù)荷均勻，能夠提高作為整體的功率晶體 管的電流允許值，提高可靠性。 (第3實(shí)施方式)
下面，參照附圖，講述本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成電路 及其制作方法。
圖6 (a)及(b)分別表示本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成電 路的一部分的簡(jiǎn)要的平面圖。
圖6 (a)及(b)所示的半導(dǎo)體集成電路具有的共同的特征是具備被 分割的多個(gè)總線和單一的總線，多個(gè)總線的面積互相相等。此外，在以下 關(guān)于圖6 (a)及(b)所示的半導(dǎo)體集成電路的結(jié)構(gòu)的講述中，省略與第l 實(shí)施方式講述的部分重復(fù)的部分。
在圖6 (a)所示的半導(dǎo)體集成電路中，設(shè)置與源電極連接而且面積互 相相等的2個(gè)總線130、 131，在各總線130、 131上分別配置一個(gè)接點(diǎn)凸臺(tái) 304，另外，在與漏電極連接的單一的總線150上配置一個(gè)接點(diǎn)凸臺(tái)304。
在這里，使用具體的例子，講述采用上述圖6 (a)所示的半導(dǎo)體集成 電路的效果。
例如將源極側(cè)的2個(gè)總線130、 131的延展電阻設(shè)計(jì)成Rhh(U16Q、 Rh2-0.116Q，將晶體管本身的源'漏之間電阻設(shè)計(jì)成Rsl-0.11Q、Rs2^.11
Q后，各功率晶體管的元件電阻和總線電阻成分的各系列電阻值，下述公 式就成立。
Rhl+Rsl
=Rh2+Rs2=0.226Q
另一方面，在圖6 (b)所示的半導(dǎo)體集成電路中，設(shè)置與源電極連接
而且面積互相相等的3個(gè)總線140、 141、 142，在各總線140、 141、 142上 分別配置一個(gè)接點(diǎn)凸臺(tái)304，另外，在與漏電極連接的單一的總線150上， 和各總線140、 141、 142設(shè)置的3個(gè)接點(diǎn)凸臺(tái)304互相左右對(duì)稱地配置3 個(gè)接點(diǎn)凸臺(tái)304。
在這里，使用具體的例子，講述采用上述圖6 (b)所示的半導(dǎo)體集成 電路的效果。
例如將源極側(cè)的3個(gè)總線140、 141、 142的延展電阻設(shè)計(jì)成Rhb0，14 Q、 Rn2=0.14Q、 Rn3==0.14 Q ，將晶體管本身的源 漏之間電阻設(shè)計(jì)成 Rsl=0.14Q、 Rs2=0.14Q、 Rs3二0.14Q后，各功率晶體管的元件電阻和總線 電阻成分的各系列電阻值，下述公式就成立。
Rnl+Rsl =Rn2+Rs2 =Rn3+Rs3=0.28Q
另外，如上所述，圖6 (a)及(b),因?yàn)槎鄠€(gè)總線(在圖6 (a)中是 2個(gè)總線130、 131，在圖6 (b)中是3個(gè)總線140、 141、 142)被分割成 具有互相相等的面積，所以能夠減少大尺寸的總線的金屬層的ESD導(dǎo)致的 損傷。就是說(shuō)，源極側(cè)的多個(gè)總線被引線框307均勻地分割，通過(guò)接合線 306作媒介被施加ESD能量后，作用于具有被均等地分割的電阻成分的各 功率晶體管元件的ESD能量的峰值，和被分割的比例同樣，使ESD能量分 散地作用。因此，提高了用ESD能量的峰值決定的功率晶體管的ESD耐量， 提高了半導(dǎo)體集成電路的可靠性。
進(jìn)而，在圖6 (a)和圖6 (b)中，因?yàn)榫哂薪Y(jié)構(gòu)不同的部分，所以有 關(guān)ESD的效果也不同。在圖6 (b)中，漏極側(cè)的單一的總線150具有3個(gè) 接點(diǎn)凸臺(tái)304，與多個(gè)接合線306連接，所以與圖6 (a)相比，包含漏極 側(cè)的2個(gè)總線130、 131及接合線306形成的電阻成分在內(nèi)的合成阻抗成分 降低，不容易受到ESD的損傷。
此外，在以上圖6 (a)所示的半導(dǎo)體集成電路中，講述了在源極惻配 置2個(gè)總線130、 131，在漏極側(cè)配置單一的總線150的結(jié)構(gòu)的情況。但是 本實(shí)施方式并不局限于此。例如毫無(wú)疑問(wèn)源極側(cè)的總線的數(shù)量即使是3 個(gè)或4個(gè)等，也能獲得同樣的效果；另外，使源極側(cè)成為單一的總線，使
漏極側(cè)成為2個(gè)總線，也能獲得同樣的效果。就是說(shuō)，在本實(shí)施方式中， 因?yàn)榫哂蟹指钤礃O側(cè)或漏極側(cè)的一個(gè)總線的電流線路的總線配置，所以即 使大致上下、大致左右或大致傾斜地分割總線的配置，分割成為多個(gè)的總 線配置，毫無(wú)疑問(wèn)也能獲得同樣的效果。另外，以上這一點(diǎn)，在圖6 (b) 所示的半導(dǎo)體集成電路中也同樣。 (第4實(shí)施方式)
下面，參照附圖，講述本發(fā)明的第3實(shí)施方式涉及的半導(dǎo)體集成電路 及其制作方法。
在第4實(shí)施方式中，講述可以在上述第1 第3實(shí)施方式涉及的半導(dǎo)體 集成電路中應(yīng)用的第1 第3變形例。此外，作為第1 第3變形例的講述， 以下以在圖6 (a)及(b)所示的半導(dǎo)體集成電路即擁有多個(gè)總線被具有均 等的面積地分割的結(jié)構(gòu)的半導(dǎo)體集成電路中的應(yīng)用為例，進(jìn)行講述。
第1變形例
圖7 (a)及(b)所示的第1變形例，其特征在于功率晶體管的有源 區(qū)被分離層相互電器性地分離。
具體地說(shuō)，在圖7 (a)中，功率晶體管的有源區(qū)被分割成2個(gè)有源區(qū) 100al、馳2，在2個(gè)有源區(qū)100al、麵2中，形成被分離層相互電器性 地分離的2個(gè)功率晶體管的這一點(diǎn)上，和圖6 (a)所示的半導(dǎo)體集成電路 不同。此外，其它的結(jié)構(gòu)，和圖6 (a)所示的半導(dǎo)體集成電路一樣，另外 圖7 (a)的IV — IV線中的剖面圖，和圖4同樣，如上所述，功率晶體管的 有源區(qū)和周邊元件，被分離層電氣性地分離。
另外，在圖7(b)中，功率晶體管的有源區(qū)被分割成3個(gè)有源區(qū)100al、 隱2、脂a3，在3個(gè)有源區(qū)100al、馳2、 10'C'a3中，形成被分離層相 互電器性地分離的3個(gè)功率晶體管的這一點(diǎn)上，和圖6 (b)所示的半導(dǎo)體 集成電路不同。此外，其它的結(jié)構(gòu)，和圖6 (b)所示的半導(dǎo)體集成電路一 樣。
這樣，和與源電極連接的多個(gè)總線(在圖7 (a)中是總線130、 131， 在圖7 (b)中是總線140、 141、 142)對(duì)應(yīng)，功率晶體管被分離層分割，
從而使具有分布在與源電極連接的上述多個(gè)總線的每一個(gè)上的一個(gè)接點(diǎn)凸 臺(tái)304的功率晶體管，被分離層包圍。因此，不容易產(chǎn)生閂鎖或寄生的誤動(dòng)作，從而使半導(dǎo)體集成電路的可靠性得到提高。 第2變形例
圖8 (a)及(b)所示的第2變形例，其特征在于離引線框一側(cè)最遠(yuǎn) 的位置的總線形成的接點(diǎn)凸臺(tái)，其一部分露出。
在圖8 (a)及(b)所示的第2變形例中，如圖8 (a)及(b)所示， 功率晶體管的有源區(qū)IOOB狹窄，在其上形成的各總線(在圖8 (a)中是總 線130、 131、 150，在圖8 (b)中是總線140、 141、 142、 150)的面積較 小時(shí)，使其一部分露出地形成離引線框307 —側(cè)最遠(yuǎn)的位置的總線的接點(diǎn) 凸臺(tái)(在圖8 (a)中是總線130形成的接點(diǎn)凸臺(tái)304，在圖8 (b)中是總 線142形成的接點(diǎn)凸臺(tái)304和與其左右對(duì)稱的位置的總線150形成的接點(diǎn) 凸臺(tái)304)的這一點(diǎn)上，和圖6 (a)及(b)所示的半導(dǎo)體集成電路不同。 此外，其它的結(jié)構(gòu)，和圖6 (a)及(b)所示的半導(dǎo)體集成電路一樣。
這樣，能夠防止接合線306彼此接觸，防止輸出間短路。因此，能夠 使接合線306適當(dāng)?shù)亟佑|引線框307，同時(shí)獲得上述第1 第3實(shí)施方式獲 得的效果。
另外，半導(dǎo)體集成電路，通過(guò)排列分布在功率晶體管之上的電力供給 接點(diǎn)凸臺(tái)304，在包含從接點(diǎn)凸臺(tái)304向功率晶體管分散的主要供給垂直方 向的電流的單元及旨在將電源與各接點(diǎn)凸臺(tái)304連接的單元在內(nèi)的功率晶 體管的正上方配置電力供給接點(diǎn)凸臺(tái)304，從而能夠節(jié)約貴重的硅資產(chǎn)。就 是說(shuō)，通過(guò)減少接點(diǎn)凸臺(tái)304消費(fèi)的芯片面積，從而能夠削減IC芯片的成 本。這樣，能夠?qū)崿F(xiàn)IC的省芯片面積化，實(shí)現(xiàn)IC的低成本化。此外，在 這一點(diǎn)上，與本第2變形例的結(jié)構(gòu)相比，上述第1 第3實(shí)施方式的結(jié)構(gòu)的 省芯片面積化的效果更佳。
第3變形例
圖9 (a)及(b)所示的第3變形例，其特征在于使離引線框一側(cè)最 遠(yuǎn)的位置的總線形成的接點(diǎn)凸臺(tái)全部露出。
在圖9 (a)及(b)所示的第3變形例中，如圖9 (a)及(b)所示， 功率晶體管的有源區(qū)IOOC狹窄，在其上形成的各總線(在圖9 (a)中是總 線130、31、 150，在圖9 (b)中是總線140、 141、 142、 150)的面積較 小時(shí)，使其全部露出地形成離引線框307 —側(cè)最遠(yuǎn)的位置的總線的接點(diǎn)凸
臺(tái)(在圖9 (a)中是總線130形成的接點(diǎn)凸臺(tái)304，在圖9 (b)中是總線 142形成的接點(diǎn)凸臺(tái)304和與其左右對(duì)稱的位置的總線150形成的接點(diǎn)凸臺(tái) 304)的這一點(diǎn)上，和圖6 (a)及(b)所示的半導(dǎo)體集成電路不同。此外， 其它的結(jié)構(gòu)，和圖6 (a)及(b)所示的半導(dǎo)體集成電路一樣。
這樣，能夠防止接合線306彼此接觸，防止輸出間短路。因此，能夠 使接合線306適當(dāng)?shù)亟佑|引線框307，同時(shí)獲得上述第1 第3實(shí)施方式獲 得的效果。
另外，半導(dǎo)體集成電路，通過(guò)排列分布在功率晶體管之上的電力供給 接點(diǎn)凸臺(tái)304，在包含從接點(diǎn)凸臺(tái)304向功率晶體管分散的主要供給垂直方 向的電流的單元及旨在將電源與各接點(diǎn)凸臺(tái)304連接的單元在內(nèi)的功率晶 體管的正上方配置電力供給接點(diǎn)凸臺(tái)304，從而能夠節(jié)約貴重的硅資產(chǎn)。就 是說(shuō)，通過(guò)減少接點(diǎn)凸臺(tái)304消費(fèi)的芯片面積，從而能夠削減IC芯片的成 本。這樣，能夠?qū)崿F(xiàn)IC的省芯片面積化，實(shí)現(xiàn)IC的低成本化。此外，在 這一點(diǎn)上，與本第2變形例的結(jié)構(gòu)相比，上述第1 第3實(shí)施方式的結(jié)構(gòu)的 省芯片面積化的效果更佳。 (第5實(shí)施方式)
下面，參照附圖，講述本發(fā)明的第5實(shí)施方式涉及的半導(dǎo)體集成電路。 在本實(shí)施方式中，講述具體地應(yīng)用上述第1 第4的各實(shí)施方式涉及的
半導(dǎo)體集成電路的共同的特征的結(jié)構(gòu)即具備被分割的多個(gè)的總線和單一的
總線的例子。
圖10 (a) (c)是關(guān)于上述第1實(shí)施方式中的圖1所示的功率晶體 管元件部的簡(jiǎn)化等值電氣電路圖的一個(gè)例子。
在圖IO (a)中，表示出Nch功率晶體管的簡(jiǎn)化等值電氣電路圖。
如圖10 (a)所示，Nch功率晶體管的漏極側(cè)被用總線分割成兩個(gè)，漏 極輸出QA一D、 (^8_0分別具有一個(gè)接點(diǎn)凸臺(tái)(圖中用黑點(diǎn)表示)304a。 另外，Nch功率晶體管的源極側(cè)，被用一個(gè)總線連接，源極輸出QA_S、 QB_S 成為共同，具有一個(gè)接點(diǎn)凸臺(tái)304a。
另外，在圖10 (b)中，表示出Nch功率晶體管的簡(jiǎn)化等值電氣電路圖。
如圖10 (b)所示，Nch功率晶體管的源極側(cè)被用總線分割成兩個(gè)，源
極輸出QA—S、 QB_S分別具有一個(gè)接點(diǎn)凸臺(tái)304a。另外，Nch功率晶體 管的漏極側(cè)，被用一個(gè)總線連接，漏極輸出QA一D、 QB—D成為共同，具有 一個(gè)接點(diǎn)凸臺(tái)304a。
進(jìn)而，在圖IO (c)中，表示出Pch功率晶體管的簡(jiǎn)化等值電氣電路圖。
如圖IO (c)所示，Pch功率晶體管的漏極側(cè)被用總線分割成兩個(gè)，漏 極輸出QA—D、 QB—D分別具有一個(gè)接點(diǎn)凸臺(tái)304a。另外，Nch功率晶體 管的源極側(cè)，被用一個(gè)總線連接，源極輸出QA—S、 QB—S成為共同，具有 一個(gè)接點(diǎn)凸臺(tái)304a。
接著，圖11 (a)及(b)是使用上述圖10 (a) (c)的功率晶體管 的輸出電路的簡(jiǎn)化等值電氣電路圖。
在圖11 (a)中，表示出使用圖10 (a)及(c)所示的功率晶體管的等 值電氣電路，將多個(gè)功率晶體管作為輸出電路構(gòu)成時(shí)的等值電氣電路。
如圖11 (a)所示，Pch功率晶體管Ql的源極側(cè)(Q1A—S、 Q1B—S) 被用總線共同連接，通過(guò)一個(gè)接點(diǎn)凸臺(tái)304a作媒介，被用接合線306與引線 框L1連接。同樣，Nch功率晶體管Q3的源極側(cè)(Q3A—S、 Q3B_S)被用 總線共同連接，通過(guò)一個(gè)接點(diǎn)凸臺(tái)304a作媒介，被用接合線306與引線框 LI連接。
另夕卜，Nch功率晶體管Q2的源極側(cè)(Q2A一S、 Q2B一S)被用總線共同 連接，通過(guò)一個(gè)接點(diǎn)凸臺(tái)304a作媒介,被用接合線306與引線框L4連接。 同樣，Pch功率晶體管Q4的源極側(cè)(Q4A一S、 Q4B一S)被用總線共同連接， 通過(guò)一個(gè)接點(diǎn)凸臺(tái)304a作媒介,被用接合線306與引線框L4連接。
另外，Pch功率晶體管Ql的漏極側(cè)(Q1A一D、 Q1B—D)分別用2個(gè) 總線與Nch功率晶體管Q2的漏極側(cè)(Q2A—D、 Q2B—D)連接，2個(gè)總線 各具有一個(gè)接點(diǎn)凸臺(tái)304a。就是說(shuō)，Pch功率晶體管的2個(gè)漏極輸出，分 別用2個(gè)總線共同連接，通過(guò)2個(gè)接點(diǎn)凸臺(tái)304a作媒介,被用接合線306與 引線框L2連接。
另外，Pch功率晶體管Q3的漏極側(cè)(Q3A—D、 Q3B—D)分別用2個(gè) 總線與Nch功率晶體管Q4的漏極側(cè)(Q4A一D、 Q4B一D)連接，2個(gè)總線 各具有一個(gè)接點(diǎn)凸臺(tái)304a。就是說(shuō)，Pch功率晶體管的2個(gè)漏極輸出，分 別用2個(gè)總線共同連接，通過(guò)2個(gè)接點(diǎn)凸臺(tái)304a作媒介,被用接合線306與
引線框L3連接。
另一方面，作為和圖11 (a)的結(jié)構(gòu)不同的結(jié)構(gòu)的例子，在圖11 (b) 中，表示出使用圖10 (a)及(b)所示的功率晶體管的等值電氣電路，將
多個(gè)功率晶體管作為輸出電路構(gòu)成時(shí)的等值電氣電路。
如圖11 (b)所示，Nch功率晶體管Ql的漏極側(cè)(Q1A一D、 Q1B_D) 被用總線共同連接，通過(guò)1個(gè)接點(diǎn)凸臺(tái)304a作媒齊,被用接合線306與引線 框L1連接。同樣，Nch功率晶體管Q3的漏極側(cè)(Q3A—D、 Q3B—D)被用 總線共同連接，通過(guò)1個(gè)接點(diǎn)凸臺(tái)304a作媒介，被用接合線306與引線框 Ll連接。
另夕卜，Nch功率晶體管Q2的源極側(cè)(Q2A一S、 Q2B_S)被用總線共同 連接，通過(guò)1個(gè)接點(diǎn)凸臺(tái)304a作媒介,被用接合線306與引線框L4連接。 同樣，Nch功率晶體管Q4的源極側(cè)(Q4A—S、 Q4B—S)被用總線共同連接， 通過(guò)1個(gè)接點(diǎn)凸臺(tái)304a作媒介,被用接合線306與引線框L4連接。
另夕卜，Nch功率晶體管Ql的源極側(cè)(Q1A—S、 Q1B—S)，分別用2個(gè) 總線與Nch功率晶體管Q2的漏極側(cè)(Q2A—D、 Q2B—D)連接，2個(gè)總線 各具有一個(gè)接點(diǎn)凸臺(tái)304a。就是說(shuō)，Nch功率晶體管的2個(gè)源極輸出，和 Nch功率晶體管的2個(gè)漏極輸出，分別用2個(gè)總線共同連接，通過(guò)2個(gè)接 點(diǎn)凸臺(tái)304a作媒介，被用接合線306與引線框L2連接。
另外，Nch功率晶體管Q3的源極側(cè)(Q3A—S、 Q3B—S)，分別用2個(gè) 總線與Nch功率晶體管Q4的漏極側(cè)(Q4A—D、 Q4B_D)連接，2個(gè)總線 各具有一個(gè)接點(diǎn)凸臺(tái)304a。就是說(shuō)，Nch功率晶體管的2個(gè)源極輸出，和 Nch功率晶體管的2個(gè)漏極輸出，分別用2個(gè)總線共同連接，通過(guò)2個(gè)接 點(diǎn)凸臺(tái)304a作媒介,被用接合線306與引線框L3連接。
進(jìn)而，圖12表示出將上述圖11 (a)或(b)所示的簡(jiǎn)化等值電氣電路 作為等值IC芯片100的一部分的簡(jiǎn)化平面圖。此外，以下講述根據(jù)圖11 (a)的簡(jiǎn)化等值電氣電路圖構(gòu)成了圖12的簡(jiǎn)化平面圖。
如圖12所示，假設(shè)在等值IC芯片IOO的拐角部(角部)，配置4個(gè)功 率晶體管Q1、 Q2、 Q3、 Q4， 4個(gè)功率晶體管Q1 Q4的有源區(qū)域被虛線 包圍。
Pch功率晶體管Ql之上的片狀金屬層，構(gòu)成一個(gè)連接所有的源電極的
寬度大的總線180，在該總線180的正上方配置的接點(diǎn)凸臺(tái)304 a，通過(guò)接 合線306作媒介，與引線框組的拐角部——配置在縱軸上的引線框L1連接。
Nch功率晶體管Q2之上的片狀金屬層，構(gòu)成一個(gè)連接所有的源電極的 寬度大的總線183，在該總線183的正上方配置的接點(diǎn)凸臺(tái)304 a，通過(guò)接 合線306作媒介，與引線框組的拐角部——配置在橫軸上的引線框L4連接。
另外，Pch功率晶體管Ql的漏極側(cè)(Q1A—D、 Q1B—D)分別用由2 個(gè)片狀金屬層構(gòu)成的總線181、182與Nch功率晶體管Q2的漏極側(cè)(Q2A—D、 Q2B一D)連接。就是說(shuō)，Pch功率晶體管Ql的2個(gè)漏極輸出，和Nch功率 晶體管Q2的2個(gè)漏極輸出，分別用2個(gè)由片狀金屬層構(gòu)成的總線181、 182 共同連接，分別在總線181、 182的正上方配置的1個(gè)接點(diǎn)凸臺(tái)304 a，通 過(guò)接合線306作媒介，與引線框組的拐角部——配置在縱軸上的引線框L2 連接。
Pch功率晶體管Q3之上的片狀金屬層，構(gòu)成一個(gè)連接所有的源電極的 寬度大的總線184，在該總線184的正上方配置的接點(diǎn)凸臺(tái)304 a，通過(guò)接 合線306作媒介，與引線框307的拐角部——配置在縱軸上的引線框L1連接。
Nch功率晶體管Q4之上的片狀金屬層，構(gòu)成一個(gè)連接所有的源電極的 寬度大的總線187，在該總線187的正上方配置的接點(diǎn)凸臺(tái)304 a，通過(guò)接 合線306作媒介，與引線框307的拐角部——配置在橫軸上的引線框L4連 接。
另外，Pch功率晶體管Q3的漏極側(cè)(Q3A—D、 Q3B_D)分別用由2 個(gè)片狀金屬層構(gòu)成的總線185、186與Nch功率晶體管Q4的漏極側(cè)(Q4A—D、 Q4B_D)連接。就是說(shuō)，Pch功率晶體管Q3的2個(gè)漏極輸出，和Nch功率 晶體管Q4的2個(gè)漏極輸出，分別用2個(gè)由片狀金屬層構(gòu)成的總線185、 186 共同連接，分別在總線181、 182的正上方配置的1個(gè)接點(diǎn)凸臺(tái)304 a，通 過(guò)接合線306作媒介，與引線框307的拐角部——配置在橫軸上的引線框 L3連接。
這樣，因?yàn)閷⒘魅敫鞴β示w管的電流線路分開，按照電路形式，將 多個(gè)功率晶體管配置在集成電路芯片的拐角部，所以在引線接合法中，能
夠利用配置在封裝的縱軸、橫軸上的封裝的引出線的兩軸。這樣，能夠增 加集成電路芯片的布局的自由度，有利于芯片尺寸的最小化，能夠按照電 路形式配置功率晶體管，使多個(gè)功率晶體管的各總線上配置的接點(diǎn)凸臺(tái)和 引線框的位置關(guān)系適當(dāng)，能夠縮短接點(diǎn)凸臺(tái)和封裝的引出線的實(shí)質(zhì)性的距 離，能夠通過(guò)多個(gè)接點(diǎn)凸臺(tái)作媒介，實(shí)現(xiàn)向引線框的各端子迸行多個(gè)引線 接合。另外，因?yàn)槟軌蚩s短接合線長(zhǎng)度，所以還能夠減少功率晶體管的電 阻成分之一——接合線的電阻成分。
采用這種集成電路芯片的功率晶體管的布局后，能夠明確流入各功率 晶體管的電流線路，能夠在功率晶體管正上方配置電力供給接點(diǎn)凸臺(tái)，能 夠節(jié)約貴重的硅資產(chǎn)。
另外，不應(yīng)該認(rèn)為本發(fā)明局限于上述各實(shí)施方式的講述。對(duì)于例示的 實(shí)施方式進(jìn)行的各種修正及組合，和本發(fā)明的其它實(shí)施方式一樣，都是可 能的，參照本說(shuō)明后，業(yè)內(nèi)人士對(duì)此是心知肚明的。作為一個(gè)例子，本發(fā) 明一般包括下述半導(dǎo)體集成電路，該半導(dǎo)體集成電路包含位于有源部件之 上的接點(diǎn)凸臺(tái)，這些凸臺(tái)的位置被選擇成能夠向凸臺(tái)下的有源部件提供電 力的控制和分配。另外，作為別的例子，本發(fā)明還包括半導(dǎo)體ic，該半導(dǎo) 體IC包含位于有源部件之上的接點(diǎn)凸臺(tái)，這些凸臺(tái)被配置成使選擇的1個(gè) 凸臺(tái)和與應(yīng)該提供電力的1個(gè)凸臺(tái)或多個(gè)凸臺(tái)對(duì)應(yīng)的有源部件之間的電力 分配的距離最小化。這樣，添附的《權(quán)利要求書》可以完全包含這種修正 及實(shí)施方式。
本發(fā)明涉及半導(dǎo)體集成電路及其制作方法，充分利用器件正上方的凸 臺(tái)技術(shù)，在有源電路區(qū)域部分的正上方實(shí)施引線接合法的功率集成電路上 下功夫，從而在電源、電動(dòng)機(jī)驅(qū)動(dòng)器或音頻放大器等骨干的半導(dǎo)體電子部 件的性能上，同時(shí)實(shí)現(xiàn)降低耗電量和提高可靠性。這樣，因?yàn)楸景l(fā)明在制 造中能夠有效利用現(xiàn)有設(shè)備，所以容易用低成本付諸實(shí)施，對(duì)于低價(jià)格、 高品位而且高性能的功率集成電路而言，非常有用。
權(quán)利要求
1、一種半導(dǎo)體集成電路，其特征在于，具備功率晶體管，該功率晶體管形成在半導(dǎo)體基板上，并且被集成化；層間絕緣膜，該層間絕緣膜形成在所述功率晶體管上；至少一個(gè)以上的第1金屬圖案，這些第1金屬圖案由在所述層間絕緣膜中的所述功率晶體管的正上方形成的第1金屬層構(gòu)成，并作為所述功率晶體管的第1電極發(fā)揮作用；至少一個(gè)以上的第2金屬圖案，這些第2金屬圖案由所述第1金屬層構(gòu)成，并作為所述功率晶體管的第2電極發(fā)揮作用；至少一個(gè)以上的第1總線，這些第1總線由在所述層間絕緣膜中的所述第1金屬層的正上方形成的第2金屬層構(gòu)成，并與至少一個(gè)以上的所述第1金屬圖案中的對(duì)應(yīng)的第1金屬圖案電連接；單一的第2總線，該第2總線由所述第2金屬層構(gòu)成，并與所述至少一個(gè)以上的第2金屬圖案電連接；以及接點(diǎn)凸臺(tái)，該接點(diǎn)凸臺(tái)在所述至少一個(gè)以上的第1總線的每一個(gè)上和所述單一的第2總線上，各設(shè)置一個(gè)。
2、 如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于在所述單一 的第2總線上，設(shè)置至少一個(gè)以上的接點(diǎn)凸臺(tái)。
3、 如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述功 率晶體管，在該半導(dǎo)體集成電路芯片的拐角部設(shè)置多個(gè)；配置在所述至少一個(gè)以上的功率晶體管正上方的接點(diǎn)凸臺(tái)的每一個(gè)， 通過(guò)連接部件，與對(duì)應(yīng)的引線框連接。
4、 如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述至少一個(gè)以上的第1總線的每一個(gè)，具有互不相同的表面積。
5、 如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述至少一個(gè)以上的第1總線的每一個(gè)，具有互相相同的表面積。
6、 如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述功率晶體管，被分離層分割成多個(gè)，并與所述至少一個(gè)以上的第1總線的每一個(gè)對(duì)應(yīng)。
7、 如權(quán)利要求1或2所述的半導(dǎo)體集成電路，其特征在于所述功 率晶體管的尺寸，在平面圖上看，具有所述接點(diǎn)凸臺(tái)的每一個(gè)的尺寸以上 的大小。
8、 如權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于所述接點(diǎn)凸 臺(tái)的每一個(gè)，在平面圖上看，被包含在形成有所述功率晶體管的區(qū)域內(nèi)。
9、 如權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于各所述接點(diǎn) 凸臺(tái)中，在平面圖上看，有的所述接點(diǎn)凸臺(tái)的一部分從形成有所述功率晶 體管的區(qū)域內(nèi)露出。
10、 如權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于各所述接點(diǎn) 凸臺(tái)中，在平面圖上看，有的所述接點(diǎn)凸臺(tái)的全部從形成有所述功率晶體 管的區(qū)域內(nèi)露出。
11、 一種半導(dǎo)體集成電路的制造方法，其特征在于，具備 在半導(dǎo)體基板上，形成集成化的功率晶體管的工序； 在所述功率晶體管上，形成第1層間絕緣膜的工序；在所述功率晶體管的正上方，隔著所述第1層間絕緣膜，堆積第1金 屬層后，對(duì)該第1金屬層布圖，從而形成作為所述功率晶體管的第1電極發(fā)揮作用的至少一個(gè)以上的第1金屬圖案及作為所述功率晶體管的第2電 極發(fā)揮作用的至少一個(gè)以上的第2金屬圖案的工序；在所述第l層間絕緣膜上，形成第2層間絕緣膜，覆蓋所述至少一個(gè)以上的第1金屬圖案及所述至少一個(gè)以上的第2金屬圖案的工序；在所述第1金屬層的正上方，隔著所述第2層間絕緣膜，堆積第2金 屬層后，對(duì)該第2金屬層布圖，從而形成與所述至少一個(gè)以上的第1金屬 圖案中對(duì)應(yīng)的第1金屬圖案電連接的至少一個(gè)以上的第1總線及與所述至 少一個(gè)以上的第2金屬圖案電連接的單一的第2總線的工序；在所述第2層間絕緣膜上，形成第3層間絕緣膜，覆蓋所述至少一個(gè)以上的第1總線及和所述單一的第2總線的工序;'在所述第3層間絕緣膜上，形成至少一個(gè)以上的開口部，以便露出所 述至少一個(gè)以上的第1總線的每一個(gè)和所述單一的第2總線，而且在所述 至少一個(gè)以上的第1總線的每一個(gè)和所述單一的第2總線上各設(shè)置一個(gè)的工序；在從所述至少一個(gè)以上的開口部的每一個(gè)中露出的所述至少一個(gè)以上的第1總線的每一個(gè)和所述單一的第2總線上，設(shè)置接點(diǎn)凸臺(tái)的工序； 以及將至少一個(gè)連接部件安裝到所述接點(diǎn)凸臺(tái)上的工序。
12、如權(quán)利要求ll所述的半導(dǎo)體集成電路的制作方法，其特征在于形成所述至少一個(gè)以上的開口部的工序，在所述第3層間絕緣膜上，在所述單一的第2總線上，設(shè)置多個(gè)。
全文摘要
半導(dǎo)體集成電路，具備在半導(dǎo)體基板(100)上形成的功率晶體管(100A)；形成在功率晶體管(100A)的正上方，作為功率晶體管(100A)的第1電極和第2電極發(fā)揮作用的多個(gè)第1金屬圖案及多個(gè)第2金屬圖案；和與多個(gè)第1金屬圖案中對(duì)應(yīng)的第1金屬圖案電連接的多個(gè)第1總線(130、131)；和與多個(gè)第2金屬圖案電連接的單一的第2總線(150)；在多個(gè)第1總線(130、131)及單一的第2總線(150)上，各設(shè)置一個(gè)接點(diǎn)凸臺(tái)(304)。提供在明確流入各功率晶體管的電流路線的同時(shí)，實(shí)現(xiàn)流入各功率晶體管的電流的最佳化，從而減少對(duì)功率晶體管的損傷或應(yīng)力，并且使可靠性優(yōu)異的半導(dǎo)體集成電路。
文檔編號(hào)H01L27/04GK101192608SQ20071019332
公開日2008年6月4日 申請(qǐng)日期2007年12月3日 優(yōu)先權(quán)日2006年12月1日
發(fā)明者山本泰永, 深水新吾, 鍋島有 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社