專利名稱：：非易失性多位存儲器件、其制造方法及其操作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種非易失性存儲器、及其制造方法與操作方法，且特別涉及一種適于建構(gòu)大尺寸超小型存儲系統(tǒng)的器件、及其制造方法與操作方法。
背景技術(shù)：
：隨著非易失性存儲器件，特別是快閃存儲器件，對于穩(wěn)定度、密集度以及可靠度需求的增加，使得許多不同的器件相繼問世。目前有一種非常有用的技術(shù)可與動態(tài)隨機存取存儲器(DRAM)匹敵，其存儲器單元可以在兩種或多種狀態(tài)之間轉(zhuǎn)變，其各狀態(tài)具有特征阻抗準位。在狀態(tài)之間轉(zhuǎn)變的能力，可以輕易轉(zhuǎn)換為顯示兩種阻抗準位的能力，其可以輕易地等于邏輯值0或1。目前已有許多的材料可以用于此種存儲器應(yīng)用。其中之一種是稱為硫?qū)倩衔锏牟牧?，其至少具有兩個固相。這些材料可以通過施加適合用于集成電路的準位的電流來產(chǎn)生相變。一般非結(jié)晶固相(generallyamorphoussolidstate)的阻值高于一般結(jié)晶固相的阻值，其可快速感測指示出數(shù)據(jù)。這一些特性已經(jīng)被研究使用來作為可編程阻抗材料，以形成可被讀取、寫入以及隨機存取的非易失性存儲器電路。從非晶相轉(zhuǎn)變到結(jié)晶相一般是在低電流下操作。從結(jié)晶相改變到非晶相，此處作為重置，一般是在高電流下操作，其包括一個短而高電流密度脈沖以熔化或破壞結(jié)晶結(jié)構(gòu)，之后，相變材料很快冷卻，終止相變程序，允許至少一部分的相變結(jié)構(gòu)穩(wěn)定于非晶態(tài)。一般都希望能使得相變材料由結(jié)晶態(tài)轉(zhuǎn)變?yōu)榉蔷B(tài)的重置電流的大小愈小愈好。重置電流的大小可以通過減少存儲單元中相變材料單元的尺寸來減少，以期能以小的絕對電流值通過相變材料單元，來達到較高的電流密度。目前發(fā)展的方向是在集成電路結(jié)構(gòu)中形成小孔洞，再以少量的可編程化阻抗材料來填充小孔洞。有關(guān)小孔洞的發(fā)展的專利包括Ovshinsky于1997年ll月11日核準的名稱為"具有錐形接觸窗的多位單胞存儲器單元"的美國專利第5,687,112號；Zahorik等人于1998年8月4日獲準的名稱為"硫?qū)倩衔锏拇鎯ζ骷?，，的美國專利?,789,277號;Doan等人于2000年11月21曰獲準的名稱為"可控制Ovnic相變半導(dǎo)體存儲器件"的美國專利第6,150,253號。生的變異，會衍生一些問題。再者，隨著電容量的增加，元件尺寸縮小，業(yè)界已到達一領(lǐng)域，其受物理限制，如原子尺寸，因而阻礙了未來的發(fā)展。因此，需要持續(xù)發(fā)展一種優(yōu)選的技術(shù)，以在間距減少下增加存儲器的效能。
發(fā)明內(nèi)容本發(fā)明是提供一種存儲器件及其制造方法，其可以在間距減少下增加存儲器的效能。本發(fā)明是提供一種存儲器件的制造方法，其可以在間距減少下增加存儲器的效能。本發(fā)明是提供一種存儲器件的操作方法，其可以在間距減少下增加存儲器的效能。本發(fā)明一方面是提供一種存儲器件，其可選擇性顯示第一和第二邏輯準位。其包括第一導(dǎo)電材料，具有第一表面，且其上有第一存儲層；第二導(dǎo)電材料，具有第二表面，且其上有第二存儲層；連結(jié)導(dǎo)電層，連接第一和第二存儲層且電性接觸，其中第一存儲層的截面積小于第二存儲層的截面積。本發(fā)明提供一種選擇存儲器單元的邏輯狀態(tài)的方法，此存儲器單元延伸至位線bl和b2之間且具有彼此成直角的RRAM單元，此RRAM單元是由L型導(dǎo)電連結(jié)構(gòu)件構(gòu)成，且其中的第一存儲層的截面積小于第二存儲層的截面積。此方法包括在位線bl施加電壓VI，并在位線b2施加電壓V2，其中電壓VI和V2超過各存儲器單元的重置電壓；以及通過施加選擇的準位V1和V2，從第一、第二、第三以及第四存儲器單元邏輯準位中選擇其一。本發(fā)明又提出一種存儲器件，其包括第一導(dǎo)電材料、第二導(dǎo)電材料與連結(jié)導(dǎo)電層。第一導(dǎo)電材料，具有第一表面，且其上有第一存儲層；第二導(dǎo)電材料，具有第二表面，且其上有第二存儲層。第一和第二存儲層可選擇性顯示第一和第二邏輯準位，各邏輯準位相應(yīng)于該層的已知電性阻抗；連結(jié)導(dǎo)電層，連接且電性接觸第一和第二存儲層。第一存儲層的截面積小于第二存儲層的截面積。本發(fā)明提出一種存儲器件，其包括二插塞、共源極線、導(dǎo)電材料、二第一存儲層、二第二存儲層、二連結(jié)導(dǎo)電層與位線。二插塞，位于基底上。共源極線位于二插塞之間。二字線分別位于各插塞與共源極線之間。導(dǎo)電材料位于共源極線與二字線上方，并與共源極線電性連接。二第一存儲層分別位于二插塞的表面上。二第二存儲層分別位于第一導(dǎo)電材料的側(cè)壁上，且各第二存儲層的截面積大于各第二存儲層的截面積。二連結(jié)導(dǎo)電層分別連接且電性接觸各第一和各第二存儲層，分別構(gòu)成存儲器單元。位線電性連接第一導(dǎo)電材料。本發(fā)明又提出一種存儲器單元，包括至少一字線、介電層、插塞、共源極線、至少一導(dǎo)電材料、第一存儲層、第二存儲層、連結(jié)導(dǎo)電層與位線。字線位于基底上。介電層位于基底上。插塞與共源極線分別位于字線兩側(cè)的介電層中。導(dǎo)電材料，具有一截面，且位于介電層上，與共源極線電性連接。第一存儲層位于插塞的表面上并與其電性接觸。第二存儲層位于于導(dǎo)電材料的截面上并與其電性接觸，且第二存儲層的截面積大于第二存儲層的截面積。連結(jié)導(dǎo)電層電性連接第一和第二存儲層。位線電性連接導(dǎo)電材料層。為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉一優(yōu)選實施例，并配合所附圖示，作詳細說明如下圖l繪示如權(quán)利要求的存儲器單元的實施例。圖2繪示圖1所示的元件的電路的示意圖。圖3A-3D繪示圖1所示的元件可達成的邏輯狀態(tài)的阻抗值。圖4繪示圖1的元件的電壓與電流的關(guān)系圖。圖5繪示圖1的元件的電流流動的情形。圖6A-6H繪示圖1的存儲器件的制造流程的實施例。附圖標記說明100:實施例100a、100b:存儲器單元101:下方結(jié)構(gòu)104:插塞構(gòu)件106:字線108:共源極線110、112:存儲層118:SiN層114:阻障層116:介電材料U8a、118b:阻障層/絕緣層120:122:位線124:介電填充材料具體實施例方式此種存儲單元的多位存儲單元、陣列及其制造方法將配合圖1至圖6H詳細i兌明3口下。圖1是繪示具有存儲器單元100a、100b的存儲單元的實施例100。如同一般實際的存儲器單元設(shè)計，此處所繪示和討論的存儲器單元只是一個較大存儲器電路的一部分，其中存儲器單元100a和100b構(gòu)成存儲單元100。存儲單元排成陣列以控制其存取，且一個完整的存儲單位可能包含十億個以上的存儲器單元。存儲器單元以外的電路并非本發(fā)明的范圍。典型的存儲器電路可參照美國專利申請第11/155067號，其名稱為"薄膜熔化相變隨機存取記體及其制造方法，，，申請人與本案者相同，其全部內(nèi)容通過引用的方式參考。存儲單元100建構(gòu)于下方結(jié)構(gòu)101之上，其為傳統(tǒng)的共源極存儲器陣列結(jié)構(gòu)。其架構(gòu)詳細說明如下，但是值得注意的是，其單元是一種面對稱環(huán)繞于共源極線108的軸心的結(jié)構(gòu)。各半個部分分別相當(dāng)于單個存儲器單元結(jié)構(gòu)。在傳統(tǒng)的共源極結(jié)構(gòu)中，各單元結(jié)構(gòu)包括字線106以及插塞構(gòu)件104。插塞構(gòu)件104優(yōu)選的是以耐熱金屬來形成的，耐熱金屬例如是鴒。其他合適的耐熱金屬包括Ti、Mo、Al、Ta、Cu、Pt、Ir、La、Ni以及Ru,及其氧化物與氮化物。例如TiN、RuO或NiO則是已知有用的耐熱金屬。優(yōu)選的字線106是以多晶硅、金屬硅化物或是相似的材料來形成。這一些構(gòu)件被埋在傳統(tǒng)的內(nèi)層介電層/內(nèi)金屬介電層(ILD/IMD)中。如已知，這些材料盡可能以具有低介電常數(shù)者優(yōu)選，優(yōu)選的材料是二氧化硅或相似的材料。在所示的實施例中，覆蓋共源極層的結(jié)構(gòu)位于金屬層120中心的上方，其可以使用銅金屬化。其他的金屬，包括鋁、氮化鈦以及鎢為主的材料都是可以采用的。此外，也可以使用非金屬導(dǎo)電材料例如是摻雜多晶硅。金屬層位于SiN層118之間，分別位于金屬層的上方和下方。以下將更詳細說明。這三層組件延伸到接近、但未覆蓋插塞構(gòu)件104處。再者，SiN材料并未覆蓋金屬層。金屬層的厚度優(yōu)選的是介于10至200nm之間，更佳的是約為20nm。兩個SiN層的厚度優(yōu)選的是介于20至100nm之間，更佳的是約為30nm。在各插塞構(gòu)件的頂面以及金屬層的側(cè)壁分別設(shè)置存儲層.IIO和112。這些材料層的組成將說明如后。而其形狀一般呈扁平狀，其厚度范圍在2nm至300nm,優(yōu)選的是約為10nm。各存儲層110、112是以一種采用至少具有兩種穩(wěn)定阻抗準位的材料形成的，此材料稱的為電阻式隨機存取存儲器RRAM材料。目前，已有數(shù)種材料被證實可以用于制造RRAM，其說明如后。硫?qū)倩衔镒迦菏且环N重要的RRAM材料。硫族元素包括周期表VIA的元素中的氧、硫、硒、碲四種元素中任何一種。硫?qū)倩衔锇蜃逶睾完栯娦?electropositive)的元素或自由基的化合物。硫?qū)倩衔锖辖鸢驅(qū)倩衔锖推渌牧侠缡沁^渡金屬的組合物。通常硫?qū)倩衔锖辖鸢ㄒ环N或多種周期表的元素，例如鍺和鋅。通常，硫?qū)倩衔锖辖鸢ㄤR(Sb)、鎵(Ga)、銦(In)和銀(Ag)中一種或多種的組合物。由于硫?qū)倩衔锟砂▋煞N固態(tài)相，且分別具有特征阻抗，可達成雙存儲的特性，周此，這一些材料稱的為"相變"材料或合金?？萍嘉墨I中已披露多種相變型存儲器材料，其合金包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S。在Ge/Sb/Te合金族群中，可實施的合金組成的范圍非常廣。其組成可以TeaGebSb,o()-(a,來表示的。研究人員研究大部分有用的合金中的Te在沉積材料中的平均濃度最好低于70%,典型的是小于60%，通常的范圍是約為23%至58%,更佳的是約為48%至58%。Ge在材料中的平均濃度是大于5%，其范圍為8%至約為30%,通常是低于50%。優(yōu)選的是Ge的濃度范圍為約為8%至40%。組成物中剩下的主要組成元素是Sb。所述的這一些百分比為原子百分比，其全部組成元素的原子為100%。(Ovshinsky'112專利，第10-11行)。其他的研究人員研究的特定合金包括Ge2SbTe5、GeSb2Te4以及GeSb4Te7。(NoboruYamada,高數(shù)據(jù)率紀錄的Ge-Sb-Te相變光碟片的電位，SPIE第3109期，第28-37頁，1997年)。通常，過渡金屬例如是鉻(Cr)、鐵(Fe)、鎳(Ni)以及鈮(Nb)、釔(Pd)、鉬(Pt)及其混合物或合金，可與Ge/Sb/Te結(jié)合成一相變合金，其具有防程序化的特性。可以使用的記憶材料的具體實例如()vshinsky，112專利第11-13行所述，其實例并入本案參考的。在存儲單元的有源通道區(qū)的局部范圍(localorder)中，相變合金可以在第一個結(jié)構(gòu)態(tài)和第二結(jié)構(gòu)態(tài)之間轉(zhuǎn)換，第一個結(jié)構(gòu)態(tài)是一種為一般非晶形固態(tài)的材料；第二結(jié)構(gòu)態(tài)是一種為一般結(jié)晶固態(tài)材料。這一些合金至少為雙穩(wěn)態(tài)(bistable)。"非晶形，，表示有序性相對較低的結(jié)構(gòu)，比單結(jié)晶無序，其具有可偵測的特性，如電阻較高于結(jié)晶相。"結(jié)晶，，表示有序性相對較高的結(jié)構(gòu)，比非晶形有序，其具有可偵測的特性，如電阻較低于非晶相。典型的相變材料可以在完全非晶態(tài)和完全結(jié)晶態(tài)之間的整個光譜的局部范圍的不同的可偵測的狀態(tài)之間轉(zhuǎn)換。改變非晶相和結(jié)晶相所影響的材料的其他特性包括原子的排列；自由電子的密度以及活化能。材料可轉(zhuǎn)換到不同的固相，或轉(zhuǎn)換到兩個或更多個固相，提供介于完全非晶態(tài)和完全結(jié)晶態(tài)之間的灰階。其材料的電性也隨的而改變。相變合金可通過施加電脈沖(electricalpluses)而由一個相態(tài)改變到另一個相態(tài)。短而高振幅的脈沖可以使得相變材料改變?yōu)橐话愕姆蔷B(tài)。長而低振幅的脈沖可以使得相變材料改變?yōu)橐话愕慕Y(jié)晶相。短而高振幅的脈沖如果夠高則足以打斷晶體結(jié)構(gòu)的鍵；如果夠短則可以避免原子再結(jié)晶成結(jié)晶態(tài)。適當(dāng)?shù)拿}沖輪廓可以依據(jù)經(jīng)驗或模擬(Modeling)來決定的，并且具體施加于特定的相變合金。在以下的內(nèi)容中，相變材料以GST來表示的，而其他種類的相變材料也是可以使用的。此處用于PCRAM的材料為Ge2Sb2Te5。本發(fā)明的其他實施例，也可以使用其他的可編程阻抗材料。其中之一種材料是超巨磁電阻(CMR)阻抗材料，其可以在石茲場存在下，大幅改變阻抗的準位。這一些材料通常是錳型鈣鈥礦氧化物(perovskiteoxide)，且在一定范圍的》茲場下可改變其阻抗。應(yīng)用于RRAM時，其優(yōu)選的化學(xué)式為PrxCayMn03，其中x:y=0.5:0.5,或是其他的組成為x:0~1;y:01。其他的CMR材料包括Mn的氧化物也是可以被使用的。其他的RRAM材料是二元素化合物，例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CiixOy等，其中x:y=0.5:0.5?；蚴?，其他的組成x:0~1;y:01?；蛘?，也可以使用摻雜的聚合物，其摻雜例如是銅、C6G、銀，其聚合物例如是7,7，8,8-四氰基對醌二曱烷(TCNQ)、[6,6]苯基C61丁酸曱脂(PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCVQ、摻雜其他金屬的TCNQ,或是其他任何具有雙穩(wěn)態(tài)或多穩(wěn)態(tài)阻抗態(tài)且可以以電脈沖控制的聚合物材料。覆蓋金屬層的阻障層，其在所示的實施例中為L型層。此層必須具有三種特性。第一，與下述的變化材料具有絕佳的粘著性。第二，良好的電導(dǎo)電性；第三，擴散阻障特性，特別是在升溫的操作溫度下，對于金屬例如是插塞材料或是金屬材料具有良好的阻擋擴散的特性。這些膜層優(yōu)選的材料是TiN或TaN?；蛘?，阻障層可以是TiAIN或TaAlN，或是還包括一種或多種的元素，其選自Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni以及Ru,及其組合所組成的族群。優(yōu)選的阻障層是橫越過插塞構(gòu)件的寬度并向上延伸至金屬層的表面，優(yōu)選的是完全覆蓋金屬層IIO和112。介電材料層116覆蓋阻障層114,其可采用介電填充材料，且可選自內(nèi)層介電層124的材料。此膜層作為自對準阻障層114的間隙壁，以圖6E更清楚說明。內(nèi)金屬介電層124包覆存儲單元，優(yōu)選的包括二氧化硅、聚酰亞胺、氮化硅或其他的介電填充材料。在實施例中，此層是經(jīng)過平坦化，優(yōu)選的是以化學(xué)機械拋光工藝進行平坦化工藝，以提供一個平坦的表面來進行下層材料層的沉積工藝。位線122位于內(nèi)金屬介電層的頂面，其延伸到內(nèi)金屬介電層中，以通過介層窗123連接金屬層120。此層可與存儲器電路的其他部分接觸，如本領(lǐng)域的技術(shù)人員所知，在此不在贅述。此構(gòu)件可以采用已知的任何一種材料來形成。在一實施例中，位線的材料是Ti化合物，例如是TiN,或n+多晶硅，或是包含鈦層的多層材料，例如是TiN/W/TiN三層材料，或是相似結(jié)構(gòu)TiN/Ti/Al/TiN材料。圖1的結(jié)構(gòu)的等效電路可以圖2來表示。兩個電阻R1和R2串接，介于位線BL1和BL2之間。施加于位線的電壓分別以Vbl、Vb2來表示的。兩個電阻Rl和R2的壓降為VI和V2。因此兩個位線之間的壓降為Vb2-Vbl,其等于V1+V2。如圖所示，RRAM單元R1的面積小于單元R2的面積，因此，阻抗R1會大于R2。表1狀態(tài)/值<table>tableseeoriginaldocumentpage12</column></row><table>RRAM的狀態(tài)組合，及其存儲單元值的結(jié)果，如表1所示。存儲單元值對應(yīng)相對的所有的阻抗值。值得注意的是，表1所示的實施例采用"small-endian，，結(jié)構(gòu)。也就是，最后單元是最低有效位數(shù)字(LSD)，第一單元是最高有效位數(shù)字(MSD)。其他的實施例則可以采用"big-endian"模式，其數(shù)字是相反的，以下所述的程序是相同的，但是兩存儲器單元是相反的。各存儲單元狀態(tài)的關(guān)系繪示于圖3A-3D。圖3A繪示具有第一存儲單元單元112和導(dǎo)電阻障層114以及第二存儲器單元110的存儲單元。在此，兩單元均在重置狀態(tài)，具有低阻值。若是R表示較大RRAM單元112的阻值，其他單元110的阻值相對于單元112為定值f。在所示的實施例中，單元110的阻抗高于單元112,因此，定值f大于l,但在其他的實施例中，可以相反的方式來說明。f值決定了元件的操作的空間，亦即，可允許的阻值變化量。元件運作時，f值足以進行2位操作。如上所述，在圖3A-3D的實施例中顯示尺寸不同的兩個RRAM單元產(chǎn)生不同阻抗的結(jié)果。其中，較小的單元具有較高的阻抗。在其他的實施例(未繪示)中，兩個單元可以采用不同的材料來產(chǎn)生具有同樣差異的阻抗。兩個實施例之間的結(jié)構(gòu)差異不影響其彼此關(guān)系的描述,但差異仍以定值f來表示。在此實施例中，兩個RRAM單元的厚度大致相同(詳細說明如后)，但寬度不同，以產(chǎn)生不同的阻抗。兩個RRAM單元串接，因此，整個存儲單元的阻抗可以表示成R+fR或(l+f)R。將低階單元112轉(zhuǎn)變?yōu)榫哂休^高阻抗準位的設(shè)定狀態(tài)，如圖3B所示。在此，阻抗準位以定值n的比例增加。不同材料具有不同的定值，依特定的化合物或可選擇的特性而定，但給定材料的重置和設(shè)定狀態(tài)的關(guān)系如圖3B圖所示，可以以R—nR來表示。因此，圖3B所示的狀態(tài)可以表示成fR+nR或是(n+f)R。同樣地，圖3C表示RRAM單元110轉(zhuǎn)變?yōu)樵O(shè)定狀態(tài)；而單元112維持在重置狀態(tài)的結(jié)果示意圖。在所示的實施例中，兩個單元是以相同的材料形成，定值n表示設(shè)定和重置狀態(tài)的差值，可以以nfR表示其阻值。其可以(l+nf)R來表示存儲單元的阻值。最后，圖3D繪示RRAM單元112和110轉(zhuǎn)變?yōu)樵O(shè)定狀態(tài)的結(jié)果，產(chǎn)生nR以及fR—nfR轉(zhuǎn)變。其狀態(tài)可表示為nR+nfR，或n(l+f)R。這四個存儲單元值的關(guān)系可以下表2來表示。表2存儲單元值的關(guān)系關(guān)系存儲單元值(l+f)R0U+f)R1(l+nf)R2n(l+f)R3值得注意的是，n值和f值分別選擇在n-100以及f二2。這些值可產(chǎn)生表1所示的所有阻值3R、102R、21OR以及300R。在位線BL1和BL2施加電壓，可將存儲單元設(shè)定在所需值(圖2)。四個電壓值全部足以達成表1所有的可能值。本領(lǐng)域的技術(shù)人員可知，實際電壓有多種可能。在一實施例中，采用兩個正電壓(相對于Vb,在Vb2的測量是正值)以及兩個負電壓，其所得的電壓表示為V腦h、Vlow、-V腦h和-Vlqw。所施加電壓的絕對值與存儲器單元的特性有關(guān)，其相關(guān)的特性包括所使用的材料和尺寸。在所示的實施例中，有效的高值為3.3伏特，低值為1.5伏特。首先，最關(guān)鍵的程序是一般重置(RESET)，其可使兩個RRAM單元轉(zhuǎn)為重置狀態(tài)，產(chǎn)生存儲單元值0。此程序如下表3所示。表3全部轉(zhuǎn)變?yōu)橹刂脝卧獱顟B(tài)存儲單元動作單元狀態(tài)存儲單元Ml1IV1I〉V腿t0.0M21|V2|>Vreset0(Vb2-Vbi)=-Vhigh如所示，進行這種轉(zhuǎn)變的合適電壓為-VffiGH，其可使得V1和V2的壓降絕對值分別超過重置值。在重置狀態(tài)的兩個RRAM單元，其存儲單元全部的值為0。重置的狀態(tài)是所有進一部操作的起始點。由于中間態(tài)之間的轉(zhuǎn)換可能發(fā)生不可預(yù)期的結(jié)果，因此，優(yōu)選的是將單元回復(fù)到重置狀態(tài)，作為改變狀態(tài)的操作的第一個步驟。相反的狀態(tài)的存儲單元值為3,如下表4所示者。表40~3的轉(zhuǎn)變<table>tableseeoriginaldocumentpage14</column></row><table>此處所施加的VfflGH電壓，足以使得兩個單元產(chǎn)生超過VsET的壓降。當(dāng)兩個單元在設(shè)定狀態(tài)時，存儲單元值為二位11或3。產(chǎn)生存儲單元值2的程序如下表5所示。表502的轉(zhuǎn)變<table>tableseeoriginaldocumentpage14</column></row><table>在此設(shè)定狀態(tài)下，壓降V1大于產(chǎn)生設(shè)定狀態(tài)所需要的壓降，因此，Rl是在設(shè)定狀態(tài)，但壓降V2小于設(shè)定的需求，留下的單元則是在重置狀態(tài)。Rl在設(shè)定狀態(tài)，而R2在重置狀態(tài)的結(jié)果，將使得存儲單元值為兩位元01或2。下表6為產(chǎn)生存儲單元值為1的例示。達到l值，是比其他的轉(zhuǎn)變困難的。顯而易見的是，假設(shè)一開始有兩個單元在重置，施加足以在V2產(chǎn)生設(shè)定狀態(tài)的電壓也必須設(shè)定為VI,所得到的值為3，而不是l。解決的方法是讓存儲單元回到完全^1定狀態(tài)，如上表3所示。然后，再從存儲單元值3開始，施加-Vu)w的電壓，足以在R1，而非R2產(chǎn)生重置，產(chǎn)生存儲單元值為雙位元01或1。表6轉(zhuǎn)變?yōu)?-1<table>complextableseeoriginaldocumentpage15</column></row><table>(Vb2-Vbl)=-Vl。w圖1的存儲單元的電壓電流特性如圖4所示。在圖中，有兩條曲線，其一是從重置到設(shè)定的轉(zhuǎn)變；其二是想反的情況。所得到的流經(jīng)存儲單元100的電流流動的情形如圖5所示。為清楚起見，僅以其中一個單元來說明的。如箭頭所示，電流由下方的電路經(jīng)由插塞構(gòu)件104流到存儲器單元。然后，電流再通過存儲層110、阻障導(dǎo)電層114以及第二存儲層112。當(dāng)然，如以上所說明，依照各個存儲層的阻抗狀態(tài)，電流量是規(guī)則的。然后，電流會通過金屬層120，并且經(jīng)由位線122向外流到存儲器電路。依照以上所述的原理，存儲單元的制造方法的實施例如圖6A-6H所示。請參照圖6A，以傳統(tǒng)的方法形成下層結(jié)構(gòu)101，具體的結(jié)構(gòu)如上所述。為使以下的說明更為清楚起見，在以下圖示中的下層結(jié)構(gòu)的構(gòu)件中相同符號不再重復(fù)標示。圖6B繪示沉積兩阻障層/絕緣層118a和118b以及位于其中的金屬層120。此工藝優(yōu)選的是采用傳統(tǒng)的化學(xué)氣相沉積技術(shù)來施行的。然后，以已知的技術(shù)進行圖案化與修整，以形成圖6C所示的結(jié)構(gòu)。圖6D繪示形成RRAM單元112和110。各RRAM單元的形成方法是分別將金屬層120的材料以及插塞單元104氧化。優(yōu)選的，是使用等離子體氧化工藝，以可變比例的氧氣和氮氣的混合氣體作為氣體源。已知此工藝可以采用直接或是間接法，后者在微波產(chǎn)生器中產(chǎn)生下流(downstream)等離子體，再以導(dǎo)波器將其注入反應(yīng)腔室中。在任一情況下，所需要功率范圍是800至3000瓦特，對于直接工藝來說，腔室的壓力范圍是10至500托；對間接工藝來說，腔室的壓力范圍是1000至3000托。如上所述，氧氣和氮氣的比例可以是1:1至100%的氧氣，優(yōu)選的是9:1。腔室溫度范圍是從室溫至攝氏250度，優(yōu)選的是攝氏200度。工藝的時間與氧化的金屬的厚度有關(guān)，優(yōu)選的是約為400秒。此工藝可形成兩個RRAM單元，其呈L型圖案，如圖6E所示。這一些構(gòu)件的實際尺寸與金屬層120以及插塞構(gòu)件104的尺寸有關(guān)，這是因為這些構(gòu)件是在該處進行氧化而成的。此構(gòu)件的厚度與氧化或其他的工藝有關(guān)，如已知所知者。RRAM單元之間通過導(dǎo)電層114來電性接觸，導(dǎo)電層114呈L型，其覆蓋第一RRAM單元110并且在第二方向上(優(yōu)選的是相對于第一方向大約呈卯度)覆蓋第二RRAM單元112,導(dǎo)電層114可以采用此領(lǐng)域的任何的已知材料來形成。在一實施例中，導(dǎo)電層以Ti化合物形成，例如是TiN或是n+多晶硅，或是以多層材料形成而成，例如是TiN/Ti/Al/TiN材料。L型層，如導(dǎo)電層114,可以采用已知所知的任何一種方法來沉積。在一實施例中，是將共形的導(dǎo)電材料沉積在整個阻障層/金屬層118/120結(jié)構(gòu)上。然后，再將一層氧化材料116沉積在阻障材料上。接著，在氧化材料116中覆蓋L型層114上方涂上光致抗蝕劑材料，然后，利用兩步驟蝕刻程序移除氧化材料以及阻障材料。這兩個蝕刻步驟均可以采用反應(yīng)性離子蝕刻程序來進行各向異性蝕刻。優(yōu)選的氧化物的蝕刻步驟是采用含氟的化學(xué)品，例如是CF4、F4Cs等。對于TiN阻障材料來說，優(yōu)選的是含氯的蝕刻程序，例如是Cl2、BC13、以及已知的其他含氯化學(xué)品。由于各種材料層的材料具有明顯差異，因此，優(yōu)選的是采用終點偵測控制方法，雖然，若是特定材料具有合適的蝕刻速率，也是可以采用時間控制的方式進行蝕刻。值得注意的是，優(yōu)選的氧化物和TiN被過度蝕刻，以由殘留的TiN產(chǎn)生漏電路徑。同樣地，通過增加各向異性，可確保L型層114的形狀，例如是減少腔室的壓力、增加等離子體偏壓或是調(diào)整蝕刻聚合物保護層的蝕刻速率。在圖6F中，存儲單元被介電填充材料124包覆。此材料層可以選自用來作為內(nèi)層介電層/內(nèi)金屬介電層102的材料，或是已知所知道的一些等效材料。介電填充材料優(yōu)選的是包括二氧化硅、聚酰亞胺、氮化硅或其他的介電填充材料。在實施例中，此介電填充材料包括對熱和電具有相對優(yōu)選絕緣特性者，以達到對橋接的熱和電絕緣。圖6G和6H描述連結(jié)構(gòu)件的形成，其電性連接到存儲單元下方的電路部分。首先，請參照圖6G,在介電材料124中形成介層孔121,此介層通道由介電層的上表面經(jīng)由阻障/絕緣層118延伸至與金屬層120接觸。綜上所述，雖然本發(fā)明已以優(yōu)選實施例披露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬
技術(shù)領(lǐng)域：
中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當(dāng)視所附的權(quán)利要求所界定者為準。權(quán)利要求1.一種存儲器件，包括第一導(dǎo)電材料，具有第一表面，其上有第一存儲層；第二導(dǎo)電材料，具有第二表面，其上有第二存儲層；以及連結(jié)導(dǎo)電層，連接該第一和該第二存儲層且電性接觸，其中該第一存儲層的截面積小于該第二存儲層的截面積。2.如權(quán)利要求1所述的元件，其中該存儲器件的邏輯準位選自第一、第二、第三以及第四邏輯準位。3.—種選擇存儲器單元的邏輯狀態(tài)的方法，該存儲器單元延伸至位線bl和b2之間且具有彼此成直角的RRAM單元，該RRAM單元是由L型導(dǎo)電連結(jié)構(gòu)件構(gòu)成，且其中的第一存儲層的截面積小于第二存儲層的截面積，該方法包括在該位線bl施加電壓VI，并于該4立線b2施加電壓V2,該電壓VI和V2超過各該存儲器單元的重置電壓；以及通過施加選擇的準位VI和V2，從第一、第二、第三以及第四存儲器單元邏輯準位中選擇其一。4.如權(quán)利要求3所述的選擇存儲器單元的邏輯狀態(tài)的方法，其中該存儲器單元邏輯準位由重置邏輯準位改變?yōu)閮晌贿壿嫓饰?,通過在位線施加一電壓，使得各該存儲層的電壓超過各層的VSET。5.如權(quán)利要求3所述的選擇存儲器單元的邏輯狀態(tài)的方法，其中該存儲器單元邏輯準位由重置邏輯準位改變?yōu)閮晌辉壿嫓饰?，通過在位線施加一電壓，使得該第一存儲層的電壓超過各層的VSET,并且使得該第二存儲層的電壓小于該層的Vset。6.如權(quán)利要求3所述的選擇存儲器單元的邏輯狀態(tài)的方法，其中該存儲器單元邏輯準位由兩位元邏輯準位3改變?yōu)閮晌辉壿嫓饰?,通過在位線施加一電壓，使得該第一存儲層的電壓的絕對值超過各層的Vreset,并且使得該第二存儲層的電壓的絕對值小于該層的Vreset。7.—種存儲器件，包括第一導(dǎo)電材料，具有第一表面，且其上有第一存儲層；第二導(dǎo)電材料，具有第二表面，且其上有第二存儲層；其中各該存儲層可選^^性顯示第一和第二邏輯準位，各邏輯準位相應(yīng)于該層的已知電性阻抗；以及連結(jié)導(dǎo)電層，連接該第一和該第二存儲層，且電性接觸，其中該第一存儲層的截面積小于該第二存儲層的截面積。8.—種存儲器件，包括至少二插塞，位于基底上；至少一共源極線，位于該至少二插塞之間；至少二字線，分別位于各該至少二插塞與該至少一共源極線之間；導(dǎo)電材料，位于該至少一共源極線與該至少二字線上方，并與該至少一共源極線電性連接；至少二第一存儲層，分別位于該至少二插塞的表面上；至少二第二存儲層，分別位于該導(dǎo)電材料的側(cè)壁上，且各該第二存儲層的截面積大于各該第一存儲層的截面積；至少二連結(jié)導(dǎo)電層，分別連接且電性接觸各該至少二第一和各該至少二第二存儲層，分別構(gòu)成存儲器單元；以及至少一位線，電性連接該導(dǎo)電材料。9.一種存儲器單元單元，包括至少一字線，位于基底上；介電層，位于該基底上；插塞與共源極線，分別位于該字線兩側(cè)的該介電層中；至少一導(dǎo)電材料，具有一截面，且位于該介電層上，與該共源極線電性連接；第一存儲層，位于該插塞的表面上并與其電性接觸；第二存儲層，位于該導(dǎo)電材料的該截面上并與其電性接觸，且該第二存儲層的截面積大于該第二存儲層的截面積；至少一連結(jié)導(dǎo)電層，電性連接該第一和該第二存儲層；以及位線，電性連接該導(dǎo)電材料層。10.—種存儲器件的制造方法，包括在基底上形成介電層；在該介電層中形成共源極線與插塞；在介電層上形成圖案化導(dǎo)電材料，其未覆蓋該插塞但與該共源極線電性連接；在該插塞的表面上形成第一存儲層；在該圖案化導(dǎo)電材料的側(cè)壁形成第二存儲層；以及形成連接該第一存儲層與該第二存儲層的連結(jié)導(dǎo)電層。11.如權(quán)利要求IO所述的存儲器件的制造方法，其中該連結(jié)導(dǎo)電層的形成方法包4舌在該基底上形成材料層，覆蓋該圖案化導(dǎo)電材料層與該插塞；該材料層上形成介電材料層；以及回蝕刻該介電材料層與該材料層，以形成該連結(jié)導(dǎo)電層。12.如權(quán)利要求IO所述的存儲器件的制造方法，還包括在該介電層與圖案化導(dǎo)電層之間形成阻障層。13.如權(quán)利要求IO所述的存儲器件的制造方法，還包括在形成該介電層之前，在該基底上形成字線。14.如權(quán)利要求IO所述的存儲器件的制造方法，還包括在該圖案化導(dǎo)電材料層形成位線，與該圖案化導(dǎo)電材料層電性連接。15.如權(quán)利要求IO所述的存儲器件的制造方法，還包括在形成該位線之前，在該圖案化導(dǎo)電材料層上形成阻障層。全文摘要本發(fā)明公開了一種存儲器件，其可選擇性顯示第一和第二邏輯準位，其包括第一導(dǎo)電材料，具有第一表面，且其上有第一存儲層；第二導(dǎo)電材料，具有第二表面，且其上有第二存儲層；連結(jié)導(dǎo)電層，連接第一和第二存儲層，且電性接觸，其中第一存儲層的截面積小于第二存儲層的截面積。文檔編號H01L27/24GK101170122SQ20071016688公開日2008年4月30日申請日期2007年10月23日優(yōu)先權(quán)日2006年10月23日發(fā)明者何家驊,謝光宇,賴二琨申請人:旺宏電子股份有限公司