專利名稱：閃存結(jié)構的制備方法
技術領域：
本發(fā)明關于一種閃存結(jié)構的制備方法，特別關于一種可制備寬度小于光
刻工藝關鍵尺寸(Critical Dimension, CD)的閃存結(jié)構的制備方法。
背景技術：
閃存結(jié)構由于具有低功率消耗、存取迅速及存入的數(shù)據(jù)在斷電后也不會 消失等優(yōu)點，已經(jīng)廣泛應用在筆記型電腦、電子記事薄、行動電話、數(shù)碼相 機、數(shù)碼錄音筆及MP3播放器等電子產(chǎn)品的數(shù)據(jù)儲存上。 一種典型的閃存 結(jié)構具有硅-氧化硅-氮化硅-氧化硅-硅(SONOS)結(jié)構，其具有較薄的存儲單元 且制作容易等優(yōu)點，因而已廣泛應用于閃存結(jié)構之中。
圖1例示一習知的SONOS(硅-氧化硅-氮化硅-氧化硅-硅)型閃存結(jié)構單 元10。所述閃存結(jié)構10包含硅基板12、兩個摻雜區(qū)14及16、隧穿氧化層 22、氮化硅層24、氧化層26以及多晶硅層28,其中所述隧穿氧化層22、所 述氮化硅層24及所述氧化層26構成氧化硅-氮化硅-氧化硅(ONO)介電堆疊 結(jié)構20。所述氮化物層24可捕捉穿過所述隧穿氧化層22的電子或空穴。所 述氧化層26用以避免存儲器在寫入或抹除期間，電子或空穴脫離所述氮化 物層24而進入所述多晶硅層28。
當該多晶硅層28(作為柵極)被正向充電時，所述硅基板12內(nèi)的電子會 射入所述氮化硅層24之中。相反地，當所述多晶硅層28被負向充電時，所
層24內(nèi)形成空穴。陷于所述氮化硅層24內(nèi)的電子與空穴改變所述閃存結(jié)構 單元10的臨P艮電壓，而不同的臨限電壓代表所述閃存結(jié)構單元IO儲存數(shù)據(jù) ^立元"0"或'T，。
所述閃存結(jié)構單元10占用硅晶體的面積取決于光刻工藝的關鍵尺寸， 其是光刻工藝所能制備的最小線寬。習知技藝嘗試使用光學接近修正(Optical Proximity Correction, OPC)、偏軸曝光(Off-axis illumination, OAI)、相移光 掩模(Phase-shift mask)及雙重曝光(Double exposure)等技術縮小光刻工藝的關鍵尺寸，而增加閃存的儲存密度。

發(fā)明內(nèi)容
本發(fā)明的目的之一是提供一種閃存結(jié)構的制備方法，其利用間隙壁縮小 蝕刻掩模的開口大小，因而得以制備寬度小于光刻工藝的關鍵尺寸的閃存結(jié) 構，增加閃存的儲存密度。
為達成上述目的，本發(fā)明提出一種閃存結(jié)構的制備方法，其用以工藝閃 存的淺溝槽隔離結(jié)構。首先，形成多個介電區(qū)塊于基板上并形成多個第一間 隙壁于所述多個介電區(qū)塊的側(cè)壁，再利用蝕刻工藝局部去除未被所述第一間 隙壁及所述介電區(qū)塊覆蓋的基板以形成多個第 一 溝槽于所述基板之中。之 后，進行一沉積工藝以形成填滿所述第一溝槽的隔離介電層并去除所述多個 介電區(qū)塊，再形成多個第二間隙壁于所述多個第一間隙壁的側(cè)壁以及利用蝕 刻工藝局部去除未被所述第 一 間隙壁、所述第二間隙壁及所述隔離介電層覆 蓋的基板以形成多個第二溝槽于所述基板之中。
根據(jù)上述目的，本發(fā)明提出一種閃存結(jié)構的制備方法，其用以制備閃存 的存儲單元結(jié)構。首先，形成多個介電區(qū)塊于基板上并形成多個第一間隙壁 于所述多個介電區(qū)塊的側(cè)壁，再利用蝕刻工藝局部去除未被所述第一間隙壁 及所述介電區(qū)塊覆蓋的基板以形成多個第一溝槽于所述基板之中。之后，進 行第 一摻雜工藝以形成多個第 一摻雜區(qū)于所述第 一 凹部底部的基板中，再進 行一沉積工藝以形成填滿所述第一凹部的隔離介電層并去除所述多個介電 區(qū)塊。接著，形成多個第二間隙壁于所述多個第一間隙壁的側(cè)壁，再利用蝕 刻工藝局部去除未被所述第 一 間隙壁、所述第二間隙壁及所述隔離介電層覆 蓋的基板以形成多個第二凹部于所述基板之中，并進行第二摻雜工藝以形成 多個第二摻雜區(qū)于所述第二凹部底部的基板中。
本發(fā)明將所述閃存的淺溝槽隔離結(jié)構(存儲單元結(jié)構亦同)分成兩組，并 利用包含間隙壁的蝕刻掩模定義兩組淺溝槽隔離結(jié)構的位置及尺寸，再采用 二階段方式蝕刻工藝形成完整的淺溝槽隔離結(jié)構。具體而言，本發(fā)明利用間 隙壁縮小光刻工藝定義的蝕刻掩模的開口大小，因而得以制務寬度小于關鍵 尺寸的淺溝槽隔離結(jié)構，增加閃存的儲存密度。


圖1例示一習知的SONOS(硅-氧化硅-氮化硅-氧化硅-硅)型閃存結(jié)構單
元；
圖2至圖20例示本發(fā)明第一實施的閃存結(jié)構的制備方法；以及 圖21至圖23例示本發(fā)明第二實施例的閃存結(jié)構的制備方法。 主要元件符號說明
10閃存單元
12硅基板
14摻雜區(qū)
16摻雜區(qū)
18載流子通道
20介電堆疊結(jié)構
22隧穿氧化層
24氮化硅層
26氧化層
28多晶硅層
30閃存結(jié)
30'閃存結(jié)
30A淺溝槽隔離結(jié)構
30B存儲單元結(jié)構
32基板
32,多晶硅區(qū)塊
32A硅基板
32B介電結(jié)構
32C多晶硅層
32D氧化硅層
34介電層
34'介電區(qū)塊
36開口
38掩模
40介電層
40'間隙壁42蝕刻掩模
42'開口
44溝槽
46A隔離介電層
46B隔離介電層
48介電層
48'間隙壁
50蝕刻掩模
50,開口
52溝槽
54介電層
54，介電區(qū)塊
56開口
58掩模
60,間隙壁
62蝕刻掩模
62'開口
64凹部
65A摻雜區(qū)
65B摻雜區(qū)
66A隔離介電層
66B隔離介電層
68介電層
68'間隙壁
70蝕刻掩模
70,開口
72凹部
132基板
132B介電結(jié)構
132C多晶娃層
132D氧化硅層
具體實施例方式
圖2至圖20例示本發(fā)明第一實施的閃存結(jié)構30的制備方法，其中圖2 至圖11是沿著字線的剖示圖，而圖12至圖20是沿位線的剖示圖。首先利 用沉積工藝形成介電層34于基板32上，再利用光刻工藝形成多個掩才莫38 于所述介電層34上，所述多個掩才莫38由多個開口 36予以隔離。較佳地， 所迷介電層34包含氮化硅，而所述掩模38由光致抗蝕劑構成。
具體而言，所述開口 36及所述掩模38的寬度相等，且其尺寸等于光刻 工藝的關鍵尺寸。所述基板32包含硅基板32A、介電結(jié)構32B、多晶硅層 32C以及氧化硅層32D。所述介電結(jié)構32B可由氧化硅-氮化硅-氧化硅三層 介電層堆疊構成，其與所述硅基板32A及所述多晶硅層32C構成硅-氧化硅-氮化硅-氧化硅-硅(SONOS)，用以制備一 SONOS型閃存。
參考圖3，進行一非等向性干蝕刻工藝，局部去除所述多個開口 36下方 的介電層34直到所述基板32表面，再將所述掩模38去除以形成所述多個 介電區(qū)塊34'于所述基板32上。所述多個介電區(qū)塊34'的寬度等于所述掩模 38的寬度，而其間距等于所述開口 36的寬度，亦即所述多個介電區(qū)塊34' 的寬度及間距等于光刻工藝的關鍵尺寸(CD)。之后，進行一沉積工藝以形成 由氧化硅構成的介電層40,其覆蓋所述基板32及所述多個介電區(qū)塊34'，如 圖4所示。
參考圖5，進行一非等向性干蝕刻工藝以局部去除所述介電層40而形成 多個間隙壁40'于所述多個介電區(qū)塊34'的側(cè)壁。所述間隙壁40'及所述介電區(qū) 塊34'構成具有多個開口 42'的蝕刻掩模42,且其寬度(W1)是其間距(S1)的3 倍，亦即其寬度大于其間距。所述非等向性干蝕刻工藝亦局部去除未被所述 蝕刻掩模42覆蓋的氧化硅層32D。具體而言，所述介電區(qū)塊34'兩側(cè)的間隙 壁40'使得所述開口 42'的寬度(S1)小于所述開口 36的寬度，其等于光刻工藝 的關鍵尺寸(CD)。
參考圖6,進行一非等向性干蝕刻工藝以局部去除未被所述蝕刻掩模42 覆蓋的基板32以形成多個溝槽44于所述基板32內(nèi)部。所述非等向性干蝕 刻工藝局部去除所述開口 42'下方的基板32直到所述硅基板32A之中，使得 所述溝槽44的底部設置于所述硅基板32A內(nèi)部。由于所述介電區(qū)塊34'兩側(cè) 的間隙壁40'使得所述開口 42'的寬度(S1)小于光刻工藝的關鍵尺寸(CD)，而所述溝槽44的寬度等于所述開口 42'寬度(S1)，因此所述溝槽44的寬度亦小 于光刻工藝的關^T建尺寸(CD)。
參考圖7，利用高密度等離子體化學氣相沉積工藝及蝕刻工藝形成填滿 所述溝槽44的隔離介電層46A。之后，進行一濕蝕刻工藝以去除所述多個 介電區(qū)塊34'，再進行一沉積工藝以形成由氧化硅構成的介電層48,其覆蓋 所述基板32、所述間隙壁40'及所述隔離介電層46A，如圖8所示。
參考圖9,進行一非等向性干蝕刻工藝以局部去除所述介電層48而形成 多個間隙壁48'于所述多個間隙壁40'的側(cè)壁。具體而言，所述間隙壁40'、所 述間隙壁48'及所述隔離介電層46A構成具有多個開口 50'的蝕刻掩模50， 其寬度(W2)是其間距(S2)的3倍。所述蝕刻掩模50的開口 50'形成于所述蝕 刻掩模42的開口 42'的中間。相似于圖5的間隙壁40'使得所述開口 42'的寬 度小于光刻工藝的關鍵尺寸(CD)，所述間隙壁48'亦〗吏得所述開口 50'的寬度 小于光刻工藝的關鍵尺寸(CD)。
參考圖10,進行一非等向性干蝕刻工藝以局部去除未被所述蝕刻掩模 50覆蓋的基板32以形成多個溝槽52于所述基板32內(nèi)部。所述非等向性干 蝕刻工藝局部所述開口 50'下方的基板32直到所述硅基板32A之中，使得所 述溝槽52的底部設置于所述硅基板32A內(nèi)部。之后，利用高密度等離子體 化學氣相沉積工藝及蝕刻工藝形成填滿所述溝槽52的隔離介電層46B，再 進行一化學機械研磨工藝以局部去除所述氧化硅層32D上的蝕刻掩模50而 完成淺溝槽隔離(shallow trench isolation, STI)結(jié)構30A,如圖11所示。
所述溝槽44內(nèi)的隔離介電層46A及所述溝槽52內(nèi)的隔離介電層46B 構成所述淺溝槽隔離結(jié)構30A。本發(fā)明是將所述淺溝槽隔離結(jié)構30A分成兩 組，并利用包含間隙壁40'、 48'的蝕刻掩模42、 50定義兩組溝槽的位置及尺 寸，再采用二階段蝕刻工藝形成完整的淺溝槽隔離結(jié)構30A。簡言之，本發(fā) 明是利用間隙壁40'、 48'縮小所述蝕刻掩模42、 50的開口 42'、 50'大小，使 得該因而得以制備寬度(CD')小于光刻工藝的關鍵尺寸(CD)的溝槽44、 52， 其寬度小于所述介電區(qū)塊34'的寬度。
參考圖12至圖19,其是沿著位線(垂直于字線)的剖示圖。首先利用沉 積工藝形成介電層54于所述基板32上，再利用光刻工藝形成多個掩模58 于所述介電層54上，所述多個掩模58由多個開口 56予以隔離。之后，進 行一非等向性干蝕刻工藝，局部去除所述多個開口 56下方的介電層54直到所述基板32表面，再將所述掩才莫58去除以形成多個介電區(qū)塊54'于所述基 板32上，如圖13所示。所述多個介電區(qū)塊54'的寬度相等并以等間距方式 形成于所述基板32上，且其寬度等于其間距。 .
參考圖14，進行一沉積工藝以形成由氧化硅構成介電層，其覆蓋所述基 板32及所述多個介電區(qū)塊54'，再進行一非等向性干蝕刻工藝以局部去除所 述介電層而形成多個間隙壁60'于所述多個介電區(qū)塊54'的側(cè)壁。所述間隙壁 60'及所述介電區(qū)塊54'構成具有多個開口 62'的蝕刻掩模62，且其寬度(W3) 是其間距(S3)的3倍，亦即其寬度大于其間距。所述非等向性干蝕刻工藝亦 局部去除未被所述蝕刻掩模62覆蓋的氧化硅層32D。
參考圖15,進行一非等向性干蝕刻工藝以局部去除未被所述蝕刻掩模 62覆蓋的基板32以形成多個凹部64于所述基板32內(nèi)。所述非等向性干蝕 刻工藝局部去除所述開口 62'下方的基板32直到所述介電結(jié)構32B之中，使 得所述凹部64的底部設置于所述介電結(jié)構32B內(nèi)部。之后，進行一摻雜工 藝以形成多個摻雜區(qū)65A于所述凹部64下方的硅基板32A中，再利用高密 度等離子體化學氣相沉積工藝及蝕刻工藝形成填滿所述凹部'64的隔離介電 層66A,如圖16所示。
參考圖17，進行一濕蝕刻工藝以去除所述多個介電區(qū)塊54',再進行一 沉積工藝以形成由氧化硅構成的介電層68,其覆蓋所述基板32、所述間隙 壁60'及所述隔離介電層66A。之后，進行一非等向性千蝕刻工藝以局部去 除所述介電層68而形成多個間隙壁68'于所述多個間隙壁60'的側(cè)壁，如圖 18所示。具體而言，所述間隙壁60'、所述間隙壁68'及所述隔離介電層66A 構成具有多個開口 70'的蝕刻掩模70，其寬度(W4)是其間距(S4)的3倍。所 述蝕刻掩模70的開口 70'形成于所述蝕刻掩模62的開口 62'的中間。
參考圖19，進行一非等向性干蝕刻工藝以局部去除未被所述蝕刻掩模 70覆蓋的基板32以形成多個凹部72于所述基板32內(nèi)。所述非等向性干蝕 刻工藝局部所述開口 70'下方的基板32直到所述介電結(jié)構32B之中，使得所 述凹部72的底部設置于所述介電結(jié)構32B內(nèi)部。之后，進行一4參雜工藝以 形成多個摻雜區(qū)65B于所述凹部64下方的硅基板32A中，再利用高密度等 離子體化學氣相沉積工藝及蝕刻工藝形成填滿所述凹部72的隔離介電層 66B,而完成所述閃存結(jié)構30，如圖20所示。具體而言，所述#^雜區(qū)65A 及所述摻雜區(qū)65B與介于二者間的多晶硅區(qū)塊32'構成存儲單元結(jié)構30B。圖21至圖23例示本發(fā)明第二實施例的閃存結(jié)構30'的制備方法，其用 以制備一浮置柵極(floating gate)型閃存。相較于圖2至圖20所示用以制備 SONOS型閃存結(jié)構30的制備方法，制備浮置柵極型閃存在完成圖11所示 的工藝后，必須進行一濕蝕刻工藝以去除所述多晶硅層32C上的氧化硅層 32D，并局部蝕刻所述隔離介電層46A及所述隔離介電層46B，如圖21所 示，其是沿著字線的剖示圖。具體而言，所述介電結(jié)構32B作為隧穿氧化層， 而所述多晶硅層32C作為浮置柵極。
圖22是沿著字線的剖示圖。利用沉積工藝依序形成介電結(jié)構132B、多 晶硅層132C及氧化硅層132D而形成基板132。之后，進行圖12至圖20所 示的工藝，即可完成所述閃存結(jié)構30',如圖23所示，其是沿著位線的剖示 圖。
簡言之，本發(fā)明將該閃存的淺溝槽隔離結(jié)構(存儲單元結(jié)構亦同)分成兩
組，并利用包含間隙壁的蝕刻掩模定義兩組淺溝槽隔離結(jié)構的位置及尺寸， 再采用二階段方式蝕刻工藝形成完整的淺溝槽隔離結(jié)構。具體而言，本發(fā)明
利用間隙壁縮小光刻工藝定義的蝕刻掩模的開口大小，因而得以制備寬度小 于關鍵尺寸的淺溝槽隔離結(jié)構，增加閃存的儲存密度。
本發(fā)明的技術內(nèi)容及技術特點已揭示如上，然而熟悉本項技術的人士仍 可能基于本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修飾。因 此，本發(fā)明的保護范圍應不限于實施例所揭示者，而應包括各種不背離本發(fā) 明的替換及修飾，并為權利要求所涵蓋。
權利要求
1、一種閃存結(jié)構的制備方法，包含下列步驟形成多個介電區(qū)塊于基板上；形成多個第一間隙壁于所述多個介電區(qū)塊的側(cè)壁；局部去除未被所述多個第一間隙壁及所述多個介電區(qū)塊覆蓋的基板以形成多個第一溝槽于所述基板之中；進行一沉積工藝以形成填滿所述第一溝槽的隔離介電層；去除所述多個介電區(qū)塊；形成多個第二間隙壁于所述多個第一間隙壁的側(cè)壁；以及局部去除未被所述第一間隙壁、所述第二間隙壁及所述隔離介電層覆蓋的基板以形成多個第二溝槽于所述基板之中。
2、 根據(jù)權利要求1的閃存結(jié)構的制備方法，其中所述基板包含硅基板 以及設置于所述硅基板上的介電結(jié)構，而所述第 一 溝槽的底部形成于所述硅 基板之中。
3、 根據(jù)權利要求1的閃存結(jié)構的制備方法，其中形成多個第一間隙壁 于所述多個介電區(qū)塊的側(cè)壁的步驟包含形成間隙壁介電層，其覆蓋所述基板及所述多個介電區(qū)塊；以及 進行蝕刻工藝，局部去除所述間隙壁介電層以形成所述多個第 一間隙壁。
4、 根據(jù)權利要求3的閃存結(jié)構的制備方法，其中所述介電區(qū)塊包含氮 化硅，所述間隙壁介電層包含氧化硅。
5、 根據(jù)權利要求1的閃存結(jié)構的制備方法，其中所述多個介電區(qū)塊的 寬度相等，且以等間距方式形成于所述基板上。
6、 根據(jù)權利要求1的閃存結(jié)構的制備方法，其中所述多個介電區(qū)塊的 寬度等于其間距。
7、 根據(jù)權利要求1的閃存結(jié)構的制備方法，其中所述第一間隙壁及所 述介電區(qū)塊構成第一蝕刻掩模，其寬度大于間距。
8、 根據(jù)權利要求1的閃存結(jié)構的制備方法，其中所述第一間隙壁、所 述第二間隙壁及所述隔離介電層構成第二蝕刻掩模，其寬度大于間距。
9、 根據(jù)權利要求1的閃存結(jié)構的制備方法，其中所述第一間隙壁及所述介電區(qū)塊構成具有多個第一開口的所述第一蝕刻掩^f莫，所述第一間隙壁、 所述第二間隙壁及所述隔離介電層構成具有多個第二開口的所述第二蝕刻掩模，所述第二開口形成于所述第一開口之間。
10、 根據(jù)權利要求1的閃存結(jié)構的制備方法，其中所述第一溝槽的寬度 小于所述介電區(qū)塊的寬度。
11、 一種閃存結(jié)構的制備方法，包含下列步驟 形成多個介電區(qū)塊于基板上；形成多個第一間隙壁于所述多個介電區(qū)塊的側(cè)壁； 局部去除未被所述第 一 間隙壁及所述介電區(qū)塊覆蓋的基板以形成多個 第 一 凹部于所述基板之中；進行第 一摻雜工藝以形成多個第 一摻雜區(qū)于所述第 一凹部底部的基板中； . 進行沉積工藝以形成填滿所述第 一 凹部的隔離介電層； 去除所述多個介電區(qū)塊；形成多個第二間隙壁于所述多個第一間隙壁的側(cè)壁； 局部去除未被所述第一間隙壁、所述第二間隙壁及所述隔離介電層覆蓋 的所述基板以形成多個第二凹部于所述基板之中；以及進行第二摻雜工藝以形成多個第二摻雜區(qū)于所述第二凹部底部的所述基板中。
12、 根據(jù)權利要求11的閃存結(jié)構的制備方法，其中所述基板包含硅基 板以及設置于所述硅基板上的介電結(jié)構，而所述第 一 凹部的底部形成于所述介電結(jié)構之中。
13、 根據(jù)權利要求11的閃存結(jié)構的制備方法，其中形成多個第一間隙 壁于所述多個介電區(qū)塊的側(cè)壁的步驟包含形成間隙壁介電層，其覆蓋所述基板及所述多個介電區(qū)塊；以及 進行蝕刻工藝，局部去除所述間隙壁介電層以形成所述多個第一間隙壁。
14、 根據(jù)權利要求13的閃存結(jié)構的制備方法，其中所述介電區(qū)塊包含 氮化硅，所述間隙壁介電層包含氧化硅。
15、 根據(jù)權利要求11的閃存結(jié)構的制備方法，其中所述多個介電區(qū)塊 的寬度相等，且以等間距方式形成于所述基板上。
16、 根據(jù)權利要求11的閃存結(jié)構的制備方法，其中所述多個介電區(qū)塊的寬度等于其間距。 .
17、 根據(jù)權利要求11的閃存結(jié)構的制備方法，其中所述第一間隙壁及 所述介電區(qū)塊構成第一蝕刻掩模，其寬度大于間距。
18、 根據(jù)權利要求11的閃存結(jié)構的制備方法，其中所述第一間隙壁、 所述第二間隙壁及所述隔離介電層構成第二蝕刻掩模，其寬度大于間距。
19、 根據(jù)權利要求11的閃存結(jié)構的制備方法，其中所述第一間隙壁及 所述介電區(qū)塊構成具有多個第一開口的所述第一蝕刻掩模，所述第一間隙 壁、所述第二間隙壁及所述隔離介電層構成具有多個第二開口的所述第二蝕 刻掩模，所述第二開口形成于所述第一開口之間。
20、 根據(jù)權利要求11的閃存結(jié)構的制備方法，其中所述第一凹部的寬 度小于所述介電區(qū)塊的寬度。
全文摘要
本發(fā)明提出一種閃存結(jié)構的制備方法，首先形成多個介電區(qū)塊于基板上并形成多個第一間隙壁于所述多個介電區(qū)塊的側(cè)壁，再利用蝕刻工藝局部去除未被所述第一間隙壁及所述介電區(qū)塊覆蓋的基板以形成多個第一溝槽于所述基板之中。之后，進行一沉積工藝以形成填滿所述第一溝槽的隔離介電層并去除所述多個介電區(qū)塊，再形成多個第二間隙壁于所述多個第一間隙壁的側(cè)壁以及利用蝕刻工藝局部去除未被所述第一間隙壁、所述第二間隙壁及所述隔離介電層覆蓋的基板以形成多個第二溝槽于所述基板之中。
文檔編號H01L21/8247GK101431044SQ20071016668
公開日2009年5月13日 申請日期2007年11月5日 優(yōu)先權日2007年11月5日
發(fā)明者何明佑, 傅景鴻, 曾增文, 潘建尉, 許延有, 鐘志平 申請人:茂德科技股份有限公司